CN113257296A - 存储阵列 - Google Patents

Abstract

本公开提供了一种存储阵列。该存储阵列包括硅衬底、控制电路，以及至少一层阵列排布的存储器单元；控制电路设置于硅衬底上，至少一层存储器单元层叠设置于硅衬底上或控制电路远离硅衬底的一侧；存储器单元包括选通器；其中，选通器包括二维材料制备的基底。本公开存储阵列通过选用二维材料制备选通器的基底，再由制备的选通器形成存储器单元时，不同的存储器单元可以进行层叠设置。当存储器单元形成存储阵列时，存储阵列可以形成层叠设置的多层阵列排布的存储器单元，从而可以减小包括多层阵列排布的存储器单元的占用面积，实现存储阵列的高度集成。

Description

存储阵列

技术领域

本公开实施例涉及存储电路技术领域，尤其涉及一种存储阵列。

背景技术

存储阵列中的存储器单元通常包括选通器和存储器，工作过程中通过控制选通器的选通可以选取指定的存储器进行存储或读取信息。相关技术中，存储器单元大多由三维选通器与存储器形成。该方式中，当存储阵列包括多个存储器单元时，存储器单元只能同层排布，导致存储阵列占用面积大、体积大，不利于存储阵列的集成。

发明内容

本公开提供一种存储阵列，以减小包括多个存储器单元的存储阵列的占用面积，实现存储阵列的高度集成。

第一方面，本公开实施例提供了一种存储阵列，包括硅衬底、控制电路，以及至少一层阵列排布的存储器单元；

控制电路设置于硅衬底上，至少一层存储器单元层叠设置于硅衬底上或控制电路远离硅衬底的一侧；

存储器单元包括选通器；

其中，选通器包括二维材料制备的基底。

进一步地，存储阵列还包括至少一层导电层；至少一层存储器单元层叠设置于控制电路远离硅衬底的一侧；沿硅衬底的厚度方向，导电层设置于控制电路与存储器单元之间，控制电路通过导电层与存储器单元连接。

进一步地，存储阵列还包括至少一层导电层，导电层设置于硅衬底上；至少一层存储器单元层叠设置于硅衬底上，控制电路通过导电层与存储器单元连接。

进一步地，控制电路包括检测电路、字选通电路和位选通电路；

检测电路、字选通电路和位选通电路分别通过导电层与存储器单元连接。

进一步地，存储阵列包括至少两层存储器单元，还包括绝缘层，绝缘层设置于相邻两层存储器单元之间。

进一步地，存储阵列包括至少两层存储器单元，还包括层选通器；层选通器的数量与存储器单元的层数相同，每一层选通器与一层存储器单元串接；

层选通器用于选通至少两层存储器单元中的一层。

进一步地，层选通器的结构与选通器的结构相同。

进一步地，二维材料包括石墨烯、氮化硼、二硫化钼、二硫化钨和Mxene中的至少一种。

进一步地，选通器还包括设置于基底上的选通管，选通管为晶体管类型选通管；

选通管的第一极与选通线连接，选通管的栅极与字线连接，选通管的第二极与位线连接。

进一步地，控制电路包括检测电路，同列排布的存储器单元的字线与同一字线连接，同行排布的存储器单元的位线与同一位线连接，同层排布的存储器单元的选通线与检测电路连接。

进一步地，存储器单元还包括存储器，存储器包括非易失性存储器。

本公开存储阵列通过选用二维材料制备选通器的基底，再由制备的选通器形成存储器单元时，不同的存储器单元可以进行层叠设置。当存储器单元形成存储阵列时，存储阵列可以形成层叠设置的多层阵列排布的存储器单元，从而可以减小包括多层阵列排布的存储器单元的占用面积，实现存储阵列的高度集成。

附图说明

图1为相关技术提供的一种存储阵列的结构示意图；

图2为相关技术提供的一种存储器单元的结构示意图；

图3为本公开实施例提供的一种存储阵列的结构示意图；

图4为本公开实施例提供的另一种存储阵列的结构示意图；

图5为本公开实施例提供的一种存储器单元的结构示意图；

图6为本公开实施例提供的另一种存储阵列的结构示意图；

图7为本公开实施例提供的另一种存储阵列的结构示意图；

图8为本公开实施例提供的另一种存储阵列的结构示意图；

图9为本公开实施例提供的一种存储阵列的俯视结构示意图；

图10为本公开实施例提供的另一种存储阵列的结构示意图；

图11为本公开实施例提供的另一种存储阵列的结构示意图；

图12为本公开实施例提供的另一种存储阵列的结构示意图；

图13为本公开实施例提供的一种选通器的结构示意图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

随着存储器的发展，选通电路或选通器在存储器中起着至关重要的作用，通过控制选通电路或选通器可以选取指定存储器进行存储或读取信息。

图1为相关技术提供的一种存储阵列的结构示意图。如图1所示，存储阵列包括多个存储器单元，存储器单元由一个选通管与一个存储器组成。其中，存储器单元的选通管是根据二极管单向导通的特性，通过选通指定二极管来控制指定存储器进行存储或读取，但是二极管的可控性差，容易导致选通管失效。

图2为相关技术提供的一种存储器单元的结构示意图。如图2所示，存储器单元包括选通器101和存储器102。其中，选通器101是由具有阻变特性的两端器件组成的。选通器101与存储器102连接，只有当选通器101的选通电压达到阈值后变为低阻状态时，存储器102才能被感知到，进而在存储器102中读写内容。

由此，选通器101存在以下问题：选通器101的导通原理是基于原子移动或相位变化，当开关次数增加时，会产生原子或相位的滞留效果，导致选通电压不稳定，甚至导致选通器101失效，进而可重复性差、稳定性差以及使用寿命不可控。由此可知，上述存储器单元选通器101的选通控制调节难度大，进而由多个上述存储器单元组成的存储阵列，也存在选通器101的选通控制调节难度大的问题。

为简化对上述存储器单元选通器101的控制过程，相关技术中的存储器单元还可以采用三维选通管和存储器制备。其中，三维选通管包括硅衬底，以及在硅衬底上设置的栅极、第一极和第二极。其中，栅极与字线连接，第一极与控制线连接，第二极通过金属层与存储器连接。三维选通管通过直接控制控制线就可以将字线的内容传输给存储器，不需对选通电压进行控制，由此相比于图2的存储器单元，采用三维选通管的存储器单元简化了对选通管的控制过程。

但是，采用三维选通管制备的存储器单元，由于三维选通管采用的硅基底，当多个存储器单元形成存储阵列时，存储器单元只能同层排布，使得存储阵列占用面积比较大，导致存储阵列的体积比较大，不利于存储阵列的集成。

图3为本公开实施例提供的一种存储阵列的结构示意图，图4为本公开实施例提供的另一种存储阵列的结构示意图，图5为本公开实施例提供的一种存储器单元的结构示意图。参考图3、图4和图5，该存储阵列包括硅衬底110、控制电路120，以及至少一层阵列排布的存储器单元130；控制电路120设置于硅衬底110上，至少一层存储器单元130层叠设置于硅衬底110上或控制电路120远离硅衬底110的一侧；存储器单元130包括选通器131；其中，选通器131包括二维材料制备的基底132。

其中，存储器单元130的主要功能为存储数据信息。控制电路120与阵列排布的存储器单元130连接，可以控制存储器单元130是否存储或读取数据信息。硅衬底110为支撑控制电路120和至少一层阵列排布的存储器单元130的基板。至少一层存储器单元130可以层叠设置于硅衬底110上，或可以设置于控制电路120远离硅衬底110的一侧。

示例性地，参考图3，至少一层存储器单元130可以层叠设置于硅衬底110上，此时控制电路120和至少一层存储器单元130均设置在硅衬底110上。控制电路120与至少一层阵列排布的存储器单元130可以通过导线或导电金属层进行电连接，使控制电路120对至少一层阵列排布的存储器单元130进行存储或读取数据信息。

在其他实施例中，参考图4，控制电路120还可以设置在硅衬底110上，至少一层存储器单元130层叠设置在控制电路120远离硅衬底110的一侧。控制电路120上可以通过设置导电层与存储器单元130进行电连接，使控制电路120对至少一层阵列排布的存储器单元130进行存储或读取数据信息。

此外，参考图5，存储器单元130包括选通器131，选通器131包括二维材料制备的基底132。其中，厚度在单原子层到几个原子层厚度的材料称为二维材料。选通器131的基底132采用的二维材料是一种结构有序、在二维平面生长，在第三维度超薄，不需要层间堆叠即可实现电导通的新兴材料。二维材料在第三维度的超薄特性有望解决常规半导体面临的短沟道效应，可以使得选通器131的尺寸进一步缩小，在选通器131形成存储器单元130时，可以减小存储器单元130的体积。

另外，本公开通过选用二维材料制备选通器131的基底132，再由制备的选通器131形成存储器单元130时，不同的存储器单元130可以进行层叠设置。当存储器单元130形成存储阵列时，存储阵列可以形成层叠设置的多层阵列排布的存储器单元130，从而可以减小包括多层阵列排布的存储器单元130的占用面积，实现存储阵列的高度集成。

图6为本公开实施例提供的另一种存储阵列的结构示意图。如图6所示，存储阵列还包括至少一层导电层140；至少一层存储器单元130层叠设置于控制电路120远离硅衬底110的一侧；沿硅衬底110的厚度方向，导电层140设置于控制电路120与存储器单元130之间，控制电路120通过导电层140与存储器单元130连接。

其中，导电层140为设置在控制电路120远离硅衬底110的一侧与存储器单元130靠近硅衬底110的一侧之间，并且与控制电路120远离硅衬底110一侧和存储器单元130靠近硅衬底110的一侧进行连接，从而可以实现控制电路120通过导电层140与存储器单元130连接。

具体地，在控制电路120和存储器单元130之间设置一层绝缘层并在绝缘层上设置对准控制电路120和存储器单元130的通孔。在形成导电层140时可以在绝缘层对准控制电路120和存储器单元130的通孔中填充导电物质，从而实现控制电路120通过导电层140与存储器单元130连接，使控制电路120对存储器单元130进行存储或读取数据信息。

图7为本公开实施例提供的另一种存储阵列的结构示意图。如图7所示，存储阵列还包括至少一层导电层140，导电层140设置于硅衬底110上；至少一层存储器单元130层叠设置于硅衬底110上，控制电路120通过导电层140与存储器单元130连接。

其中，控制电路120、存储器单元130和导电层140均设置在硅衬底110上，导电层140两端分别与控制电路120和存储器单元130进行连接，从而可以实现控制电路120通过导电层140与存储器单元130连接。具体地，在控制电路120与存储器单元130之间设置导电层140，实现控制电路120通过导电层140与存储器单元130连接，从而使控制电路120对存储器单元130进行存储或读取数据信息。

图8为本公开实施例提供的另一种存储阵列的结构示意图。如图8所示，控制电路120包括检测电路121、字选通电路122和位选通电路123；检测电路121、字选通电路122和位选通电路123分别通过导电层140与存储器单元130连接。

其中，控制电路120包括检测电路121、字选通电路122和位选通电路123。检测电路121、字选通电路122和位选通电路123设置在硅衬底110上，至少一层存储器单元130层叠设置在检测电路121、字选通电路122和位选通电路123远离硅衬底110的一侧。导电层140设置在检测电路121、字选通电路122和位选通电路123远离硅衬底110的一侧与存储器单元130靠近硅衬底110的一侧之间，并且与控制电路120远离硅衬底110一侧和存储器单元130靠近硅衬底110的一侧进行连接，从而可以实现控制电路120通过导电层140与存储器单元130连接。具体地，在控制电路120和存储器单元130之间设置一层绝缘层，并在绝缘层上设置三个通孔，在形成导电层140时通过在绝缘层的通孔中填充导电物质，从而实现检测电路121、字选通电路122和位选通电路123通过导电层140与存储器单元130连接，使控制电路120对存储器单元130进行存储或读取数据信息。

图9为本公开实施例提供的一种存储阵列的俯视结构示意图。如图9所示，控制电路120包括的检测电路121、字选通电路122和位选通电路123 设置在衬底上，导电层140和存储器单元130也设置在硅衬底110上。其中，在硅衬底110上分别设置有连通检测电路121、字选通电路122和位选通电路123与存储器单元130的导电层140，使检测电路121、字选通电路122和位选通电路123通过导电层140与存储器单元130连接，从而实现控制电路120对存储器单元130进行存储或读取数据信息。

在一些可选实施例中，存储器单元130包括选通线、字线和位线。图10为本公开实施例提供的另一种存储阵列的结构示意图。如图10所示，同列排布的存储器单元的字线与同一字线连接，同行排布的存储器单元的位线与同一位线连接，同层排布的存储器单元的选通线与检测电路121连接。检测电路121可以为同层存储器单元提供固定电位。字选通电路与每层存储器单元的各列字线连接，用于控制各列存储器单元的字线电位变化，从而根据选通管的导通状态来控制给字线写入或读出。位选通电路与每层存储器单元的各行位线连接，用于控制各行存储器单元的位线电位变化，从而控制存储器单元选通管的选通状态，实现选取指定的存储器进行存储或读取信息。

以图10为例进行示例性说明，其中，存储阵列包括一层2行3列呈阵列排布的存储器单元①、存储器单元②、存储器单元③、存储器单元④、存储器单元⑤和存储器单元⑥。其中，检测电路121与存储器单元连接；字选通电路分别与字线411、字线412和字线413连接；位选通电路分别与位线431、位线432连接。例如，检测电路121可以为存储器单元提供固定电位，字选通电路可以通过字线411为存储器单元提供字信号，位选通电路可以通过位线431为存储器单元提供位信号；此时，存储器单元①能够存储或读取数据。由此，检测电路121、字选通电路和位选通电路可以控制存储阵列中各个存储器单元存储或读取数据。

图11为本公开实施例提供的另一种存储阵列的结构示意图。如图11所示，存储阵列包括至少两层存储器单元130，还包括绝缘层141，绝缘层141设置于相邻两层存储器单元130之间。

其中，绝缘层141设置在相邻两层存储器单元130之间。绝缘层141采用绝缘材料层，可以隔绝相邻两层存储器单元130之间的发生电连接，减小相邻两层存储器单元130之间的相互影响。由此，相邻两层存储器单元130之间设置绝缘层141可以保证相邻层存储器单元130之间不会因漏电等原因发生电连接，能够有效阻隔相邻层存储器单元130之间的相互影响。

图12为本公开实施例提供的另一种存储阵列的结构示意图。如图12所示，存储阵列包括至少两层存储器单元130，还包括层选通器150；其中，层选通器150的数量可以与存储器单元130的层数相同，每一层选通器150与一层存储器单元130串接；层选通器150用于选通至少两层存储器单元130中的一层。

其中，每层存储器单元130是与一层选通器150对应设置的。如图12所示，字选通电路122与每一层选通器150连接，层选通器150可以控制一层存储器单元130的字线是否可以写入或读出。当层选通器150导通，控制一层存储器单元130的字线可以写入或读出时，字选通电路122能够通过字线为存储器单元130提供字信号。

需要说明的是，上述实施例仅是示例性的示出了层选通器150的一种连接方式。其中，位选通电路123也可与层选通器150连接；或者字选通电路122和位选通电路123同时与层选通器150连接，设计人员可根据实际需要自行设置。

示例性的，参考图10，存储阵列可以包括两层均如图10所示的2行3列呈阵列排布的存储器单元①、存储器单元②、存储器单元③、存储器单元④、存储器单元⑤和存储器单元⑥。例如，字选通电路可以分别连接第一层选通器和第二层选通器。第一层选通器可以控制第一层存储器单元的字线是否可以写入或读出，第二层选通器可以控制第二层存储器单元的字线是否可以写入或读出。

在一些可选实施例中，第一层存储阵列与第二层存储阵列的同一列字线可以串联后与字选通电路连接；第一层存储阵列与第二层存储阵列的同一行位线可以串联后与位选通电路连接；第一层存储阵列和第二层存储阵列，分别与检测电路121连接。

当第一层选通器导通，可以使第一层存储阵列的字线写入或读出，位选通电路可以通过位线为存储器单元提供位信号，检测电路121可以为第一层存储阵列提供固定电位。例如，字选通电路可以通过字线411为存储器单元提供字信号，位选通电路可以通过位线431为存储器单元提供位信号，检测电路121可以为第一层存储阵列提供固定电位；此时，第一层存储器单元①能够存储或读取数据。由此，通过层选通器、检测电路121、字选通电路和位选通电路便可以控制存储阵列中各个存储器单元存储或读取数据。

可选地，层选通器的结构与选通器的结构相同。

其中，层选通器的结构与选通器的结构相同，即层选通器包括二维材料制备的基底。根据二维材料在第三维度超薄，不需要层间堆叠即可实现电导通的特性，可以使得层选通器的尺寸减小。

可选的，二维材料包括石墨烯、氮化硼、二硫化钼、二硫化钨和Mxene中的至少一种。

其中，石墨烯是二维材料最为典型的代表，仅具有一个原子厚度，碳原子在面内以共价键的形式键合，构成六角蜂窝状平面结构。除石墨烯外，二维材料还包括氮化硼、二硫化钼、二硫化钨以及Mxene。本公开选通器的基底的二维材料可以采用石墨烯、氮化硼、二硫化钼、二硫化钨和Mxene中的一种或多种，可以去除对硅基底的依赖，减少硅材料的浪费，增加存储阵列的集成度。

图13为本实施例提供的一种选通器的结构示意图。如图13所示，选通器131还包括设置于基底132上的选通管133，选通管133为晶体管类型选通管；选通管133的第一极221与选通线连接，选通管133的栅极222与字线连接，选通管133的第二极223与位线连接。

其中，选通管133为晶体管类型选通管。晶体管具有成本低、体积小、寿命长、抗机械冲击以及效率高的特点，由此得到了广泛的应用。具体地，选通线与选通管133的第一极221连接，用于控制选通管133的选通状态；选通管133的栅极222与字线连接，可以根据选通管133的导通状态来控制给字线写入或读出信号；选通管133的第二极223与位线连接，由于位线可以是接地线，也就是选通管133的第二极223接地。示例性的，若选通管133为N型晶体管，控制选通管133的字线提供高电压给选通管133的栅极222，位线提供低电压给选通管133第二极223，当控制选通线提供正电压给选通管133的第一极221，且字线与选通线压差大于选通管133的阈值电压时，选通管133会导通。控制选通管133的字线提供高电压给选通管133的栅极222，位线提供低电压给选通管133第二极223，当控制选通线未提供正电压或未提供电压给选通管133的第一极221时，选通管133会关闭。由此，在控制选通管133的字线提供高电压写入，位线提供低电压给选通管133第二极223的情况下，只需要通过控制选通线电位就能控制选通管133处于导通状态或闭合状态。

需要说明的是，选通管133的第一极221和选通管133的第二极223可以互换，在其他实施例中，可以根据实际情况自行设定，本公开实施例对此不进行限制。

继续参考图10，控制电路包括检测电路121，同列排布的存储器单元的字线与同一字线连接，同行排布的存储器单元的位线与同一位线连接，同层排布的存储器单元的选通线与检测电路121连接。

示例性的，图示为2行3列呈阵列排布的存储器单元①、存储器单元②、存储器单元③、存储器单元④、存储器单元⑤和存储器单元⑥。其中，第一列排布的储器单元①和存储器单元④的字线均与字线411连接；第二列排布的储器单元②和存储器单元⑤的字线均与字线412连接；第三列排布的储器单元③和存储器单元⑥的字线均与字线413连接。第一行排布的存储器单元①、存储器单元②和存储器单元③的位线均与位线431连接；第二行排布的存储器单元④、存储器单元⑤和存储器单元⑥的位线均与位线432连接。存储器单元①、存储器单元②、存储器单元③、存储器单元④、存储器单元⑤和存储器单元⑥的选通线均与检测电路121连接。

具体地，若存储器单元①、存储器单元②、存储器单元③、存储器单元④、存储器单元⑤和存储器单元⑥中的选通管均为N型晶体管，检测电路121为所有存储器单元的选通线提供固定电位，例如接地。当字线412传输写入数据时，位线432提供正电压时，此时存储器单元⑤能够存储字线412传输的写入数据。

可选地，存储器单元还包括存储器，存储器包括非易失性存储器。

其中，非易失存储器是指当电流关掉后，所存储的数据不会消失的存储器。例如，磁性随机存储器 (Magnetic Random Access Memory，MRAM)是一种非挥发性的磁性随机存储器，具有静态随机存储器的高速读取写入能力，以及动态随机存储器的高集成度，而且基本上可以无限次地重复写入。阻变式存储器(Resistive Random Access Memory RRAM)，可显著提高耐久性和数据传输速度的可擦写内存技术。相变存储器具有存储器单元尺寸小、非挥发性、循环寿命长、稳定性好、功耗低和可嵌入功能强等优点，特别是在器件特征尺寸的微缩方面的优势尤为突出。铁电存储器是一种在断电时不会丢失内容的非易失存储器，具有高速、高密度、低功耗和抗辐射等优点。

最后应说明的是：以上实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的精神和范围。

Claims (11)

1.一种存储阵列，其特征在于，包括硅衬底、控制电路，以及至少一层阵列排布的存储器单元；

所述控制电路设置于所述硅衬底上，至少一层所述存储器单元层叠设置于所述硅衬底上或所述控制电路远离所述硅衬底的一侧；

所述存储器单元包括选通器；

其中，所述选通器包括二维材料制备的基底。

2.根据权利要求1所述的存储阵列，其特征在于，还包括至少一层导电层；至少一层所述存储器单元层叠设置于所述控制电路远离所述硅衬底的一侧；沿所述硅衬底的厚度方向，所述导电层设置于所述控制电路与所述存储器单元之间，所述控制电路通过所述导电层与所述存储器单元连接。

3.根据权利要求1所述的存储阵列，其特征在于，还包括至少一层导电层，所述导电层设置于所述硅衬底上；至少一层所述存储器单元层叠设置于所述硅衬底上，所述控制电路通过所述导电层与所述存储器单元连接。

4.根据权利要求2或3所述的存储阵列，其特征在于，所述控制电路包括检测电路、字选通电路和位选通电路；

所述检测电路、字选通电路和位选通电路分别通过所述导电层与所述存储器单元连接。

5.根据权利要求1所述的存储阵列，其特征在于，所述存储阵列包括至少两层所述存储器单元，还包括绝缘层，所述绝缘层设置于相邻两层所述存储器单元之间。

6.根据权利要求1所述的存储阵列，其特征在于，所述存储阵列包括至少两层所述存储器单元，还包括层选通器；所述层选通器的数量与所述存储器单元的层数相同，每一所述层选通器与一层所述存储器单元串接；

所述层选通器用于选通至少两层所述存储器单元中的一层。

7.根据权利要求6所述的存储阵列，其特征在于，所述层选通器的结构与所述选通器的结构相同。

8.根据权利要求1所述的存储阵列，其特征在于，所述二维材料包括石墨烯、氮化硼、二硫化钼、二硫化钨和Mxene中的至少一种。

9.根据权利要求1所述的存储阵列，其特征在于，所述选通器还包括设置于所述基底上的选通管，所述选通管为晶体管类型选通管；

所述选通管的第一极与选通线连接，所述选通管的栅极与字线连接，所述选通管的第二极与位线连接。

10.根据权利要求9所述的存储阵列，其特征在于，所述控制电路包括检测电路，同列排布的所述存储器单元的字线与同一字线连接，同行排布的所述存储器单元的位线与同一位线连接，同层排布的所述存储器单元的选通线与所述检测电路连接。

11.根据权利要求1所述的存储阵列，其特征在于，所述存储器单元还包括存储器，所述存储器包括非易失性存储器。

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