CN113257190B - 信号输出电路和显示装置驱动器 - Google Patents

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Abstract

一种信号输出电路(1)，具备用于输出信号的输出缓冲电路(5)，输出缓冲电路(5)包含：N型晶体管(N1)，其用于输出高电平的信号；以及N型晶体管(N0)，其用于输出低电平的信号。

Description

信号输出电路和显示装置驱动器
技术领域
本发明涉及将逻辑信号向输入输出信号进行电平移位并输出的信号输出电路和使用其的显示装置驱动器，特别是涉及需要多电源的显示装置驱动器所使用的信号输出电路。
背景技术
进行运算、存储的半导体元件由于低消耗电力化、高速动作而其动作电压下降。然而，显示元件一般为高电压的驱动。
在对显示元件进行驱动的显示驱动器IC的情况下，除了逻辑信号用的控制电源(例如+1.1V)以外，还需要灰度级电压用电源(例如+8V)、面板内晶体管驱动用电源(例如+20V、-10V)。而且，还需要用于与显示装置的其它逻辑设备连接的输入输出系电源(例如1.8V)。
然而，在面向一般的显示驱动器IC的工艺中，虽然准备适合于灰度级电压用电源(例如+8V)、面板内晶体管驱动用电源(例如+20V、-10V)的晶体管但未准备对于输入输出系电源最佳的耐压的晶体管的情况较多，而不得不使用适合于灰度级电压用电源(例如+8V)的晶体管来设计输入输出电路。因此，高速驱动输出缓冲电路是非常困难的。
已知一种信号输出电路，为了使用适合于灰度级电压用电源(例如+8V)的晶体管来高速驱动输出缓冲电路，而具备包括用于进行信号输出的P(Positive charge，正电荷)型晶体管和N(Negative charge，负电荷)型晶体管的输出缓冲电路，使P型晶体管导通的栅极信号电平是比输出缓冲电路的负侧电源电位低的电位，使上述N型晶体管导通的栅极信号电平是比输出缓冲电路的正侧电源电位高的电位(特开2019-101067号公报(2019年6月24日公开))。
并且，已知一种信号输出电路，具备包括用于进行信号输出的P型晶体管和N型晶体管的输出缓冲电路，并包含当P型晶体管通过上拉控制信号导通时使上拉节点的电压变化为负电压的负电压产生电路(特开2016-116157号公报(2016年6月23日公开))。
发明内容
设置于输出缓冲电路的P型晶体管和N型晶体管一般由适合于灰度级电压用电源(例如+8V)的工艺生成，但是由于实际上通过输入输出系电源(例如1.8V)进行动作，因此存在高速驱动非常困难的问题。
专利文献1的信号输出电路虽然解决了该问题而能进行高速驱动，但是需要生成负电压，因此会产生需要追加用于生成该负电压的构成和控制的问题。
在专利文献2的信号输出电路中，说明了在构成输出缓冲电路的最终一级P型晶体管导通时使用电容元件和延迟元件将其栅极设为负电压来高速驱动输出缓冲电路的技术。该信号输出电路有不需要准备负电压的优点。
另一方面，有时逻辑信号用的控制电源电压例如为+1.1V，输出缓冲电路的输入输出系电源电压为+1.8V，构成该输出缓冲电路的晶体管由灰度级电压用电源(+8V)的工艺生成。在该情况下，存在难以充分提高高速驱动输出缓冲电路的效果的问题。
本发明的一方案的目的在于，实现如下信号输出电路和显示装置驱动器：能够以不需要追加为了专用于输出缓冲电路进行了最佳化的工艺的简单构成，通过显示驱动器所使用的工艺充分提升驱动能力。
用于解决问题的方案
为了解决上述问题，本发明的一方案的信号输出电路的特征在于，具备用于输出信号的输出缓冲电路，上述输出缓冲电路包含：第一N型晶体管，其用于输出高电平的信号；以及第二N型晶体管，其用于输出低电平的信号。
为了解决上述问题，本发明的一方案的另一信号输出电路的特征在于，具备：电平移位模块，其对逻辑信号的电平进行移位；以及输出缓冲电路，其用于输出上述逻辑信号的电平被移位后的电平移位信号，上述输出缓冲电路包含：第一N型晶体管，其用于输出高电平的电平移位信号；以及第二N型晶体管，其用于输出低电平的电平移位信号，上述电平移位模块包含：第一电平移位器，其将驱动上述第一N型晶体管的信号的振幅电平向正侧扩展；以及第二电平移位器，其将驱动上述第二N型晶体管的信号的振幅电平向正侧扩展。
为了解决上述问题，本发明的一方案的显示装置驱动器的特征在于，具备：本发明的一方案的信号输出电路；以及源极驱动电路，其基于由上述灰度级电压生成电路生成的灰度级电压来驱动上述显示装置。
发明效果
根据本发明的一方案，能够实现如下信号输出电路和显示装置驱动器：能够以不需要追加为了专用于输出缓冲电路进行了最佳化的工艺的简单构成，通过显示驱动器所使用的工艺充分提升驱动能力。
附图说明
图1是实施方式的显示装置的框图。
图2是设置于上述显示装置的驱动器的框图。
图3是设置于上述驱动器的信号输出电路的框图。
图4是设置于上述信号输出电路的电平移位器的电路图。
图5是比较例的信号输出电路的框图。
图6是设置于上述信号输出电路的电平移位器的电路图。
图7是另一比较例的信号输出电路的框图。
图8是设置于上述信号输出电路的第一电平移位器的电路图。
图9是设置于上述信号输出电路的第二电平移位器的电路图。
具体实施方式
(实施方式)
以下，详细说明本发明的一实施方式。图1是示出有源矩阵型有机EL显示器的显示装置101的主要部分的框图。该显示装置101具备形成为矩阵状的多个像素102、驱动器8以及闪存(Flash Memory)104。并且，各像素102连接到栅极线121和数据线122。另外，各像素102包含第一薄膜晶体管123、电容124、第二薄膜晶体管125以及有机发光二极管(发光元件)126。
第一薄膜晶体管123包括N型晶体管。该第一薄膜晶体管123的栅极连接到栅极线121。另外，第一薄膜晶体管123的漏极连接到数据线122。另外，电容124连接到第一薄膜晶体管123的源极。
另一方面，第二薄膜晶体管125包括P型晶体管。该第二薄膜晶体管125的栅极经由电容124连接到第一薄膜晶体管123的源极。并且，有机发光二极管126的阳极连接到第二薄膜晶体管125的漏极。
另外，栅极线121连接到驱动器8的栅极驱动信号(Gate drive signals)端子，数据线122连接到驱动器8的源极驱动信号(Source drive signals)端子，第二薄膜晶体管125的源极连接到有机发光二极管电源105的电压Elvdd的端子，有机发光二极管126的阴极连接到有机发光二极管电源105的电压Elvss的端子。
而且，驱动器8连接到闪存104，被从外部供应同步信号CLK、输出信号DATA、高电压源IOVCC、电压AVDD。
图2示出驱动器8的框图。此外，记载的电压的值是一例，本发明不限于这些值。
驱动器8被从外部供应高电压源IOVCC和电压AVDD。高电压源IOVCC是控制电路系的电源，被提供1.8V的电压。电压AVDD是显示驱动系的电源的电压，例如被提供+8V的电压。
线性稳压器(LDO)201将来自高电压源IOVCC的电压转换为驱动器8的内部的逻辑动作电压(VDDD)1.1V。
串行外设接口(Serial Peripheral Interface，SPI I/F)202是与所连接的闪存104的接口。将由驱动器8的内部逻辑作成的逻辑动作电压(VDDD)电平的信号(1.1V)向访问闪存104的信号(Interface Signals：接口信号)的信号电平(IOVCC，1.8V)进行电平移位并由串行外设接口202输出。设置于串行外设接口202的信号输出电路1将后述。
MIPI(Mobile Industry Processor Interface：移动行业处理器接口)I/F204是从外部的图像处理用设备接收显示数据DATA和同步信号CLK的接口。
灰度级电压生成电路6(GAMMA VOLTAGE GENERATE BLK)是作成与图像数据对应的显示电压(Gamma Voltage)的模块。显示电压是与显示的面板的伽马特性匹配地作成，并施加到对从有机发光二极管126的阳极向阴极流动的电流进行控制的第二薄膜晶体管125的栅极。在图1所示的其它像素102中也为同样的连接。
有机发光二极管126的阳极经由第二薄膜晶体管125连接着作为有机发光二极管电源105的正侧电源的端子的电压Elvdd的端子，阴极连接着作为负侧电源的端子的电压Elvss的端子。该正侧的电压Elvdd的端子和负侧的电压Elvss的端子共同连接到多个像素102。电压Elvdd和电压Elvss与本发明没有紧密的关系，因此在此省略详细的说明。
数据锁存DA转换器(DATA LATCH，D/A converter)206将与图像数据一致的电压从显示电压(Gamma Voltage)向源极驱动电路(SOURCE DRIVER)7输出。
源极驱动电路7具备用于驱动数据线122的缓冲器。GIP电压生成模块(GIP(gatedrivers in panel：面板中栅极驱动器)VOLTAGE GENERATE BLK)208作成GIP电压。GIP电压是能够使第一薄膜晶体管123导通的电压。定时发生器(Timing Generator)209作成使第一薄膜晶体管123导通的定时。
GIP驱动器(GIP DRIVER)210具备用于驱动栅极线121的缓冲器。
逻辑模块(LOGIC BLK)212与本发明没有紧密的关系，因此省略详细的说明。
在这样的构成中，各像素102的驱动如下进行。首先，经由GIP驱动器210、栅极线121对第一薄膜晶体管123的栅极施加GIP电压。由此，第一薄膜晶体管123导通。接下来，从源极驱动电路7向数据线122输出源极驱动信号。源极驱动信号是与显示对象的像素102对应的伽马电压。数据线122的电压通过第一薄膜晶体管123，经由电容124施加到第二薄膜晶体管125的栅极，在第二薄膜晶体管125流过与栅极电压对应的电流。由此，对有机发光二极管126供应电流，有机发光二极管126以希望的亮度发光。
接下来，图3示出设置于串行外设接口202的信号输出电路1。示出该信号输出电路1在输出控制信号OE为启用(enabled)的情况下将输出信号DATA和同步信号CLK向外部输出的例子。
信号输出电路1具备：电平移位模块2，其对逻辑信号的电平进行移位；以及输出缓冲电路5，其用于输出逻辑信号的电平被移位后的电平移位信号。
输出缓冲电路5包含：N型晶体管N1(第一N型晶体管)，其用于输出高电平的电平移位信号；以及N型晶体管N0(第二N型晶体管)，其用于输出低电平的电平移位信号。
电平移位模块2包含：电平移位器(Level Shifter)3(第一电平移位器)，其将驱动N型晶体管N1的信号的振幅电平向正侧扩展；以及电平移位器4(第二电平移位器)，其将驱动N型晶体管N0的信号的振幅电平向正侧扩展。
电平移位器3基于向生成用于显示装置101的灰度级电压的灰度级电压生成电路6供应的电压AVDD(电源电压)，将驱动N型晶体管N1的信号的振幅电平向正侧扩展。与由电平移位器3向正侧扩展后的振幅电平对应的电压是不超过晶体管N1的耐压的电压。
第二电平移位器4基于向生成用于显示装置101的灰度级电压的灰度级电压生成电路6供应的电压AVDD(电源电压)，将驱动N型晶体管N0的信号的振幅电平向正侧扩展。与由电平移位器4向正侧扩展后的振幅电平对应的电压是不超过N型晶体管N0的耐压的电压。
这样，N型晶体管N1连接到最终一级的输出缓冲电路5的电源电压IOVCC。并且，使对向N型晶体管N1供应的栅极信号进行驱动的电平移位器3的高电压源VPOS的电压为+8V，使其低电压源的电压为GND(0V)。而且，向电平移位器3输出栅极信号的逻辑门为AND(与)逻辑门12。
输出控制信号OE、输出信号DATA以及同步信号CLK是逻辑系的信号的VDD-GND电平(1.1V)。因此，设置于信号输出电路1的逻辑电路10的逆变器11、AND逻辑门12以及NOR(或非)逻辑门13由通过控制逻辑用电源(1.1V)而成为最佳的动作这样的工艺来作成。电平移位模块2、以及输出缓冲电路5的N型晶体管N1和N型晶体管N0需要将逻辑系的信号(1.1V)向输入输出系的信号(1.8V)转换并进行输出，因此希望由通过输入输出系电源(1.8V)而成为最佳的动作的工艺来作成。然而，由于没有专用的该工艺，因此由耐压为1.8V以上且最佳的动作电压接近输入输出系电源(1.8V)的灰度级用电源(+8V)的工艺来作成电平移位模块2以及输出缓冲电路5的N型晶体管N1和N型晶体管N0。
通过该信号输出电路1，逻辑系的信号(1.1V)的输出信号DATA和同步信号CLK由电平移位模块2和输出缓冲电路5转换为输入输出系的信号(1.8V)并被向外部输出。
供应构成输出缓冲电路5的N型晶体管N1和N型晶体管N0各自的栅极信号的电平移位器3和电平移位器4具有相同的构成。
图4是设置于信号输出电路1的电平移位器4的电路图。此外，电平移位器3的电路图也是与电平移位器4的电路图同样的。
电平移位器4具备：电平移位电路L700，其将逻辑系信号(1.1V)的振幅扩大为高电压源IOVCC系电源电压(1.8V)；以及电平移位电路L710，其将电平移位电路L700的高电压源IOVCC系输出信号(1.8V)转换为具有高电压源VPOS(+8V)与GND之间的振幅的信号。
电平移位器4是以使输出缓冲电路5的N型晶体管N0的导通动作高速化为目的，因此对输入信号IN从L(GND)变化为H(1.1V)的情况进行说明。
在通常时输入信号IN为L电平时，电平移位电路L700的N型晶体管N701是截止的，N型晶体管N702是导通的。此时，节点W702为GND电平，因此P型晶体管P701导通而节点W701为高电压源IOVCC电平。
此时，连接有节点W701的N型晶体管N712导通，电平移位电路L710的输出节点OUT成为GND电平。
而且，连接有输出节点OUT的P型晶体管P711导通，使节点W711成为高电压源VPOS电平(+8V)，因此P型晶体管P712截止。另外，连接有处于高电压源VPOS电平的节点W711的N型晶体管N711是截止的。
当输入信号IN从L电平的通常时转移到H电平时，电平移位电路L700的N型晶体管N702截止，N型晶体管N701导通。此时，连接到N型晶体管N701的节点W701成为GND电平，因此P型晶体管P702导通，节点W702成为高电压源IOVCC电平，P型晶体管P701截止。
而且，节点W701和节点W702所连接的电平移位电路L710的N型晶体管N711导通，因此所连接的节点W711成为GND电平。因此，连接到节点W711的P型晶体管P712导通，电平移位电路L710的输出节点OUT成为高电压源VPOS电平(+8V)。
另一方面，连接有输出节点OUT的P型晶体管P711是截止的，连接到处于高电压VPOS电平(+8V)的输出节点OUT的N型晶体管N712也成为截止。
该输出节点OUT连接到图3的将源极电位与GND相连接的N型晶体管N0，因此在导通动作时N型晶体管N0的栅极电位成为高电压源VPOS电平(+8V)。因此，能够充分确保N型晶体管N0的栅极源极间电压。因此，能够使驱动电流较多地流过N型晶体管N0。其结果是，不用增大输出缓冲电路5的晶体管尺寸就能确保用于驱动输出缓冲电路5的规格的驱动能力。
在此，作为一例，说明了高电压源VPOS的电压为+8V，但是本发明不限于此。高电压源VPOS的电压与电平移位器4的GND电平之差只要不超过N型晶体管N0的耐压即可，这自不必说。
如图2的框图所示，高电压源VPOS(+8V)使用从外部供应的电压AVDD来作成。
输出控制信号OE(输出启用)、输出信号DATA(数据)以及同步信号CLK被供应到设置于逻辑电路10的AND逻辑门12的输入。如果输出信号OE(输出启用)为H电平(1.1V)，输出信号DATA和同步信号CLK为H电平(1.1V)，则双输入的AND逻辑门12的输出成为高电压源IOVCC的电平(1.8V)，将其作为输入的电平移位器3的输出成为高电压源VPOS的电平(+8V)，构成输出缓冲电路5的N型晶体管N1导通。
另外，电平移位器4的输入是由双输入的NOR逻辑门13输出的，在该情况下，双输入的NOR逻辑门13的输出成为GND电平(0V)，将其作为输入的电平移位器4的输出成为GND电平(0V)，构成输出缓冲电路5的N型晶体管N0截止。
另一方面，如果输出信号OE(输出启用)为H电平(1.1V)，输出信号DATA和同步信号CLK为L电平(0V)，则双输入的AND逻辑门12的输出成为GND电平(0V)，将其作为输入的电平移位器3的输出成为GND电平(0V)，构成输出缓冲电路5的N型晶体管N1截止。
另外，双输入的NOR逻辑门13的输出成为H电平(1.1V)，将其作为输入的电平移位器4的输出成为高电压源VPOS电平(+8V)，构成输出缓冲电路5的N型晶体管N0导通。
在先前说明的输出缓冲电路5输出H电平的状态下，相对于高电压源IOVCC电平(1.8V)，构成输出缓冲电路5的N型晶体管N1的栅极电位较高，为高电压源VPOS电平(+8V)，能够充分确保N型晶体管N1的栅极源极间电压。因此，能够使驱动电流较多地流过N型晶体管N1。其结果是，不用增大输出缓冲电路5的晶体管尺寸就能确保驱动输出缓冲电路5的驱动能力。
另外，在输出缓冲电路5输出L电平的状态下，相对于GND电平(0V)，构成输出缓冲电路5的N型晶体管N0的栅极电位较高，为高电压源VPOS电平(+8V)，能够充分确保N型晶体管N0的栅极源极间电压。因此，能够使驱动电流较多地流过N型晶体管N0。其结果是，不用增大输出缓冲电路5的晶体管尺寸就能确保驱动输出缓冲电路5的驱动能力。
在此，作为一例，说明了高电压源VPOS的电压为+8V，但是本发明不限于此。高电压源VPOS的电压与电平移位器3及电平移位器4的GND电平之差只要不超过N型晶体管N1和N型晶体管N0的耐压即可，这自不必说。
如图2的框图所示，高电压源VPOS(+8V)使用从外部供应的电压AVDD来作成。另外，至此为止说明了逻辑信号的电压电平为1.1V，但是其根据工艺而不同，因此不限于此。
这样，由于高电压源VPOS(+8V)使用从外部供应的电压AVDD来作成，因此本实施方式的信号输出电路1不需要新的电源。信号输出电路1利用显示装置101所需要的电压(电压AVDD)来构成，因此电路不会由于新的电源而增大，能够使对芯片面积的影响最小。另外，不用准备对于输入输出最佳的晶体管，通过用于驱动显示装置的迄今为止的设备的制造工艺就能够作成信号输出电路1，因此也不用追加制造工艺，对制造TAT(周转时间，Turn AroundTime)也没有影响。
另外，作为一例，说明了输出缓冲电路5的正侧的高电压源IOVCC为1.8V，但是本发明不限于此。为了引发出N型晶体管N1的电流供应能力，希望在不超出N型晶体管N1的耐压的范围内将栅极电压与高电压源IOVCC电平之间的电压差确保为最大限度。虽然高电压源IOVCC为1.8V时，能充分获得效果，但是例如当高电压源IOVCC为3.3V时，与栅极电压之间的电压差变小而效果会降低。然而，近年来高电压源IOVCC为1.8V在显示驱动器IC中是普遍的，本实施方式的电平移位电路1的构成能够充分发挥效果。
(比较例)
图5是比较例的信号输出电路31的框图。对与前述的构成要素同样的构成要素标注同样的附图标记，不重复其详细的说明。
信号输出电路31是一般的信号输出电路。图5示出在输出控制信号OE为启用的情况下将输出信号DATA和CLK向外部输出的例子。与通过图3前述的信号输出电路1不同之处在于：在输出缓冲电路35设置有P型晶体管P30和N型晶体管N30；在电平移位模块32设置有电平移位器33/34；以及在逻辑电路90设置有NAND(与非)逻辑门92。
输出控制信号OE和输出信号DATA以及同步信号CLK是逻辑系的信号的VDD-GND电平(1.1V)。因此，信号输出电路31的逆变器11、NAND逻辑门92以及NOR逻辑门13由通过控制逻辑用电源(1.1V)而成为最佳的动作这样的工艺来作成。电平移位模块32以及输出缓冲电路35的P型晶体管P30和N型晶体管N30需要将逻辑系的信号(1.1V)向输入输出系的信号(1.8V)转换并进行输出，因此希望由通过输入输出系电源(1.8V)而成为最佳的动作的工艺来作成。然而，由于没有专用的工艺，因此由耐压为1.8V以上且最佳的动作电压接近输入输出系电源(1.8V)的灰度级用电源(+8V)用的工艺来作成上述电平移位模块32以及P型晶体管P30和N型晶体管N30。
通过该信号输出电路31，逻辑系的信号(1.1V)的输出信号DATA和CLK由电平移位模块32和输出缓冲器35转换为输入输出系的信号(1.8V)并被向外部输出。
图6是设置于信号输出电路31的电平移位器33的电路图。对与前述的构成要素同样的构成要素标注同样的附图标记，不重复其详细的说明。
电平移位器33具有与电平移位器34同样的构成。电平移位器33具备：2个N型晶体管N41、N42；栅极相互连接到双方的漏极的交叉耦合型的2个P型晶体管P41、P42；以及逆变器INV40。该逆变器INV40使输入端子IN的输入信号反转，通过1.1V的低电压源VDD(未图示)进行动作。逆变器INV40以外的元件是通过1.8V的高电压源IOVCC进行动作的高电压侧的元件。
2个N型晶体管N41、N42的源极接地，并且2个N型晶体管N41、N42分别接收彼此互补的信号即输入端子IN的输入信号和来自逆变器INV40的输入信号的反转信号。2个P型晶体管P41和P42的源极连接到高电压源IOVCC，栅极相互交叉耦合连接到对方的漏极，漏极分别连接到N型晶体管N41、N42的漏极。将P型晶体管P41与N型晶体管N41的连接点设为节点W41，将P型晶体管P42与N型晶体管N42的连接点设为节点W42。而且，输出端子OUT连接到节点W42。
接下来，说明该电平移位器33的动作。在通常时，例如输入信号为H(VDD)电平，其反转信号为L(GND＝0V)电平时，N型晶体管N41处于导通状态，N型晶体管42处于截止状态，P型晶体管P41处于截止状态，P型晶体管P42处于导通状态。另外，作为一方节点的节点W41为L(GND)电平，作为另一方节点的节点W42为H(IOVCC)电平。N型晶体管N41与P型晶体管P41为互补的关系，N型晶体管N42与P型晶体管P42为互补的关系，因此在该通常时没有电流流过各晶体管N41/P41和N42/P42。
之后，当输入信号变化为L(GND)电平而状态转变时，N型晶体管N41截止，N型晶体管N42导通。因此，从高电压源IOVCC经过导通状态的P型晶体管P42和N型晶体管N42向GND流动贯通电流，节点W42的电位从H(IOVCC)电平开始下降。当节点W42的电位下降到IOVCC-Vtp(Vtp为P型晶体管P42的阈值电压)以下时，P型晶体管P41开始导通，节点W41的电位(P型晶体管P42的栅极的电位)上升，P型晶体管P42的漏极电流变少，节点W42的电位进一步变低。
最终，节点W41的电位成为H(IOVCC)电平，节点W42的电位成为L(GND)电平，不再流动贯通电流，输出逻辑反转，成为下一个输入信号的变化等待状态。以上，对输入信号从H电平(VDD)变化为L电平(GND)的情况进行了说明，但是在相反的情况下该电平移位器33也同样地进行动作。
至此为止说明了比较例的信号输出电路31的构成、动作，但是由于显示驱动器IC的输入输出系的电源电压一般为1.8V或3.3V，因此很显然，由通过适合于灰度级电压用电源(例如+8V)的工艺生成的晶体管来构成将输出信号DATA、同步信号CLK信号以高速进行输出这样的能高速驱动的信号输出电路31是不容易的。
在上述比较例的图5的信号输出电路31中，在使构成最终一级输出缓冲电路35的P型晶体管P30导通的情况下(此时N型晶体管N30截止)，相对于作为P型晶体管P30的源极端子的IOVCC电源(1.8V)，栅极端子电平为0V，但是该P型晶体管P30是由灰度级用电源(+8V)的工艺生成的，因此阈值电压Vtp变大且电流量变小。另外，在使N型晶体管N30导通的情况下(此时P型晶体管P30截止)，相对于作为N型晶体管N30的源极端子的GND电源(0V)，栅极端子电平为IOVCC电平(1.8V)，但是该N型晶体管N30也是由灰度级用电源(+8V)的工艺生成的，因此阈值电压Vtn变大且电流量变小。因此，图5的信号输出电路31不适合于高速驱动。
图7是另一比较例的信号输出电路51的框图。对与前述的构成要素同样的构成要素标注同样的附图标记，不重复其详细的说明。
为了能进行上述高速驱动，公开了图7所示的具备输出缓冲电路55的信号输出电路51(专利文献1)，对其进行说明。
另一比较例的信号输出电路51的构成与作为比较例参照图5和图6说明的信号输出电路31的构成类似，但是特别是电平移位模块52的构成与信号输出电路31的构成不同。将对输出缓冲电路55的P型晶体管P50进行驱动的电平移位器53的低电压侧的电源设为低电压源VNEG(-4V)，将对输出缓冲电路55的N型晶体管N50进行驱动的电平移位器54的高电压侧的电源设为高电压源VPOS(+8V)。
图8是设置于信号输出电路51的电平移位器53的电路图。对与前述的构成要素同样的构成要素标注同样的附图标记，不重复其详细的说明。
基于图8说明电平移位器53的动作。
电平移位器53包括：电平移位电路L600，其将逻辑系信号(1.1V)的振幅扩大为高电压源IOVCC系电源电压(1.8V)；以及电平移位电路L610，其将电平移位电路L600的高电压源IOVCC系输出信号(1.8V)转换为在高电压源IOVCC系电源电压与低电压源VNEG(-4V)之间波动的信号。
电平移位器53是以使输出缓冲电路55的P型晶体管P50的导通动作高速化为目的，因此对输入信号IN从H(1.1V)变化为L(GND)的情况进行说明。
在通常时输入信号IN为H电平时，电平移位电路L600的N型晶体管N602是截止的，N型晶体管N601是导通的。此时，节点W601为GND电平，因此P型晶体管P602导通而节点W602为高电压源IOVCC电平。
此时，连接有节点W601的P型晶体管P612导通，电平移位电路L610的输出节点OUT成为高电压源IOVCC电平。
而且，连接有输出节点OUT的N型晶体管N611导通，使节点W611成为低电压源VNEG电平(-4V)，因此N型晶体管N612截止。另外，连接有处于高电压源IOVCC电平的节点W602的P型晶体管P611是截止的。
在输入信号IN从H电平的通常时转移到L电平时，电平移位电路L600的N型晶体管N601截止，N型晶体管N602导通。此时，连接到N型晶体管N602的节点W602成为GND电平，因此P型晶体管P601导通，节点W601成为高电压源IOVCC电平，P型晶体管P602截止。
而且，节点W601和节点W602所连接的电平移位电路L610的P型晶体管P611导通，因此所连接的节点W611成为高电压源IOVCC电平。因此，连接到节点W611的N型晶体管N612导通，电平移位电路L610的输出节点OUT成为低电压源VNEG电平(-4V)。另一方面，连接有输出节点OUT的N型晶体管N611是截止的，连接到处于高电压源IOVCC电平的节点W611的P型晶体管P612也成为截止。
该输出节点OUT连接到图7所示的将源极电位与高电压源IOVCC相连接的P型晶体管P50，因此在导通动作时栅极电位成为低电压源VNEG电平(-4V)，能够充分确保栅极源极间电压。因此，能够使驱动电流较多地流过P型晶体管P50，不用增大输出缓冲电路55的晶体管尺寸就能确保其规格的驱动能力。在此，作为一例，说明了低电压源VNEG为-4V，但是不限于此。
电平移位模块52的高电压源IOVCC与低电压源VNEG电平之间的差只要不超过P型晶体管P50的耐压即可，这自不必说。
图9是设置于信号输出电路51的电平移位器54的电路图。对与前述的构成要素同样的构成要素标注同样的附图标记，不重复其详细的说明。
基于图9说明电平移位器54的动作。
电平移位器54包括：电平移位电路L700，其将逻辑系信号(1.1V)的振幅扩大为高电压源IOVCC系电源电压(1.8V)；以及电平移位电路L710，其将电平移位电路L700的高电压源IOVCC系输出信号(1.8V)转换为具有高电压源VPOS(+8V)与GND之间的振幅的信号。
电平移位器54是以使输出缓冲电路55的N型晶体管N50的导通动作高速化为目的，因此对输入信号IN从L(GND)变化为H(1.1V)的情况进行说明。
在通常时输入信号IN为L电平时，电平移位电路L700的N型晶体管N701是截止的，N型晶体管N702是导通的。此时，节点W702为GND电平，因此P型晶体管P701导通而节点W701为高电压源IOVCC电平。
此时，连接有节点W701的N型晶体管N712导通，电平移位电路L710的输出节点OUT成为GND电平。
而且，连接有输出节点OUT的P型晶体管P711导通，使节点W711成为高电压源VPOS电平(+8V)，因此P型晶体管P712截止。另外，连接有处于高电压源VPOS电平的节点W711的N型晶体管N711是截止的。
在输入信号IN从L电平的通常时转移到H电平时，电平移位电路L700的N型晶体管N702截止，N型晶体管N701导通。此时，连接到N型晶体管N701的节点W701成为GND电平，因此P型晶体管P702导通，节点W702成为高电压源IOVCC电平，P型晶体管P701截止。
而且，节点W701和节点W702所连接的电平移位电路L710的N型晶体管N711导通，因此所连接的节点W711成为GND电平。因此，连接到节点W711的P型晶体管P712导通，电平移位电路L710的输出节点OUT成为高电压源VPOS电平(+8V)。
另一方面，连接有输出节点OUT的P型晶体管P711是截止的，连接到处于高电压源VPOS电平(+8V)的输出节点OUT的N型晶体管N712也成为截止。
该输出节点OUT连接到图7的将源极电位与GND相连接的N型晶体管N50，因此在导通动作时N型晶体管N50的栅极电位成为高电压源VPOS电平(+8V)。因此，能够充分确保N型晶体管N50的栅极源极间电压。因此，能够使驱动电流较多地流过N型晶体管N50。其结果是，不必增大输出缓冲电路55的晶体管尺寸就能确保用于驱动输出缓冲电路55的驱动能力。
然而，在通过图7～图9说明的信号输出电路51这样的构成中，为了驱动构成最终一级的输出缓冲电路55的P型晶体管P50，若没有-4V这样的负电压则无法应对高速驱动。该负电压从图2所示的内部电压AVEER供应，但是需要控制该负电压在图7所示这样的输出缓冲电路55和电平移位模块52进行动作前被启动，另外至达到希望的电压为止也需要等待时间。虽然也可以从驱动器8的外部施加该负电压，但是仍会需要追加产生该负电压的设备、该设备的控制。
这样，图7所示的另一比较例的信号输出电路51存在为了确保构成输出缓冲电路55的P型晶体管P50的电流能力而需要在驱动P型晶体管P50的栅极端子的电平移位器53的电源中准备例如-4V这样的负电压的问题，并且存在若非等到负电压的启动之后则无法开始输出缓冲电路55和电平移位模块52的动作的问题。
(实施方式的效果)
对此，在本实施方式的信号输出电路1中，输出缓冲电路5包含：N型晶体管N1，其用于输出高电平的信号；以及N型晶体管N0，其用于输出低电平的信号，电平移位模块2包含：电平移位器3，其将驱动N型晶体管N1的信号的振幅电平向正侧扩展；以及电平移位器4，其将驱动N型晶体管N0的信号的振幅电平向正侧扩展，因此消除了准备负电压的需要，解决了上述问题。
这样，本实施方式的信号输出电路1能以不需要追加为了专用于输出缓冲电路5进行了最佳化的工艺的简单构成提升驱动器8的驱动能力，能够大幅缩短驱动显示装置101的驱动器8与所连接的闪存104的通信时间。
〔总结〕
本发明的方案1的信号输出电路1具备用于输出信号的输出缓冲电路5，上述输出缓冲电路5包含：第一N型晶体管N1，其用于输出高电平的信号；以及第二N型晶体管N0，其用于输出低电平的信号。
根据上述的构成，能够将使第一N型晶体管导通的栅极信号电平设为比输出缓冲电路的正侧电源电位高的电位，能够将使第二N型晶体管导通的栅极信号电平设为比输出缓冲电路的正侧电源电位高的电位。因此，能够以不需要准备负电压的简单构成，且不用追加为了专用于输出缓冲电路进行了最佳化的工艺，通过显示驱动器所使用的工艺充分提升驱动能力。
本发明的方案2的信号输出电路1具备：电平移位模块2，其对逻辑信号的电平进行移位；以及输出缓冲电路5，其用于输出上述逻辑信号的电平被移位后的电平移位信号，上述输出缓冲电路5包含：第一N型晶体管N1，其用于输出高电平的电平移位信号；以及第二N型晶体管N0，其用于输出低电平的电平移位信号，上述电平移位模块2包含：第一电平移位器(电平移位器3)，其将驱动上述第一N型晶体管N1的信号的振幅电平向正侧扩展；以及第二电平移位器(电平移位器4)，其将驱动上述第二N型晶体管N0的信号的振幅电平向正侧扩展。
根据上述的构成，能够将使第一N型晶体管导通的栅极信号电平设为比输出缓冲电路的正侧电源电位高的电位，能够将使第二N型晶体管导通的栅极信号电平设为比输出缓冲电路的正侧电源电位高的电位。因此，能够以不需要准备负电压的简单构成，且不用追加为了专用于输出缓冲电路进行了最佳化的工艺，通过显示驱动器所使用的工艺充分提升驱动能力。
本发明的方案3的信号输出电路1优选为，在上述方案2中，上述第一电平移位器(电平移位器3)基于向生成用于显示装置101的灰度级电压的灰度级电压生成电路6供应的电源电压(电压AVDD)，将驱动上述第一N型晶体管N1的信号的振幅电平向正侧扩展。
根据上述的构成，不需要用于将驱动第一N型晶体管的信号的振幅电平向正侧扩展的新的电源。因此，显示装置的电路不会由于新的电源而增大，能够使对芯片面积的影响最小。另外，通过用于驱动显示装置的迄今为止的设备的制造工艺就能够作成信号输出电路，因此也不用追加制造工艺，对制造TAT也没有影响。
本发明的方案4的信号输出电路1优选为，在上述方案2中，与由上述第一电平移位器(电平移位器3)向正侧扩展后的振幅电平对应的电压是不超过上述第一N型晶体管N1的耐压的电压。
根据上述的构成，利用第一电平移位器将振幅电平向正侧扩展后的信号，能够良好地驱动第一N型晶体管。
本发明的方案5的信号输出电路1优选为，在上述方案2中，上述第二电平移位器(电平移位器4)基于向生成用于显示装置101的灰度级电压的灰度级电压生成电路6供应的电源电压(电压AVDD)，将驱动上述第二N型晶体管N0的信号的振幅电平向正侧扩展。
根据上述的构成，不需要用于将驱动第二N型晶体管的信号的振幅电平向正侧扩展的新的电源。因此，显示装置的电路不会由于新的电源而增大，能够使对芯片面积的影响最小。另外，通过用于驱动显示装置的迄今为止的设备的制造工艺就能够作成信号输出电路，因此也不用追加制造工艺，对制造TAT也没有影响。
本发明的方案6的信号输出电路1优选为，在上述方案2中，与由上述第二电平移位器(电平移位器4)向正侧扩展后的振幅电平对应的电压是不超过上述第二N型晶体管N0的耐压的电压。
根据上述的构成，利用第二电平移位器将振幅电平向正侧扩展后的信号，能够良好地驱动第二N型晶体管。
本发明的方案7的显示装置驱动器(驱动器8)具备：上述方案3或5的信号输出电路1；以及源极驱动电路7，其基于由上述灰度级电压生成电路6生成的灰度级电压来驱动上述显示装置101。
本发明不限于上述的各实施方式，在权利要求所示的范围内能进行各种变更，将不同的实施方式分别与公开的技术手段适当组合得到的实施方式也包含于本发明的技术范围。而且，通过将各实施方式分别公开的技术手段组合，能够形成新的技术特征。

Claims (6)

1.一种信号输出电路，其特征在于，具备：
逻辑电路；
电平移位模块，其对上述逻辑电路所输出的逻辑信号的电平进行移位；以及
输出缓冲电路，其用于输出上述逻辑信号的电平被移位后的电平移位信号，
上述输出缓冲电路包含：
第一N型晶体管，其用于输出高电平的电平移位信号；以及
第二N型晶体管，其用于输出低电平的电平移位信号，
上述电平移位模块包含：
第一电平移位器，其将驱动上述第一N型晶体管的信号的振幅电平向正侧扩展；以及
第二电平移位器，其将驱动上述第二N型晶体管的信号的振幅电平向正侧扩展，
使上述第一N型晶体管导通的栅极信号电平是比上述输出缓冲电路的正侧电源电位高的电位，使上述第二N型晶体管导通的栅极信号电平是比上述输出缓冲电路的正侧电源电位高的电位，
上述逻辑电路包含双输入的AND逻辑门，
在上述双输入的AND逻辑门的输入的一方是高电平并且上述双输入的AND逻辑门的输入的另一方是高电平的情况下，当上述双输入的AND逻辑门的输出被输入到上述第一电平移位器时，上述第一N型晶体管导通，
在上述双输入的AND逻辑门的输入的一方是高电平并且上述双输入的AND逻辑门的输入的另一方是低电平的情况下，当上述双输入的AND逻辑门的输出被输入到上述第一电平移位器时，上述第一N型晶体管截止，
上述第一电平移位器包含：第一电平移位电路，其将从上述双输入的AND逻辑门输出的信号的振幅扩大；以及第二电平移位电路，其将上述第一电平移位电路的输出信号转换为具有正电压源与GND之间的振幅的信号。
2.根据权利要求1所述的信号输出电路，
上述第一电平移位器基于向生成用于显示装置的灰度级电压的灰度级电压生成电路供应的电源电压，将驱动上述第一N型晶体管的信号的振幅电平向正侧扩展。
3.根据权利要求1所述的信号输出电路，
与由上述第一电平移位器向正侧扩展后的振幅电平对应的电压是不超过上述第一N型晶体管的耐压的电压。
4.根据权利要求1所述的信号输出电路，
上述第二电平移位器基于向生成用于显示装置的灰度级电压的灰度级电压生成电路供应的电源电压，将驱动上述第二N型晶体管的信号的振幅电平向正侧扩展。
5.根据权利要求1所述的信号输出电路，
与由上述第二电平移位器向正侧扩展后的振幅电平对应的电压是不超过上述第二N型晶体管的耐压的电压。
6.一种显示装置驱动器，其特征在于，具备：
权利要求2或4所述的信号输出电路；以及
源极驱动电路，其基于由上述灰度级电压生成电路生成的灰度级电压来驱动上述显示装置。
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