CN113238418A - 阵列基板、显示面板及阵列基板的制作方法 - Google Patents

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Abstract

本申请提供一种阵列基板、显示面板及阵列基板的制作方法，包括依次层叠设置的基板、薄膜晶体管层、钝化层、像素电极层和彩色滤光层；薄膜晶体管层包括至少一个薄膜晶体管，薄膜晶体管包括第一导电层；钝化层上包括与薄膜晶体管对应的薄膜晶体管区、并在薄膜晶体管区内设有第一通孔和第二通孔；像素电极层包括像素电极，彩色滤光层上设有开口，第一通孔与开口对应，第二通孔与开口错开，像素电极分别穿过第一通孔和第二通孔与第一导电层连接。通过在钝化层上设置第一通孔和第二通孔，并使像素电极穿过两个通孔与第一导电层连接，保证了像素电极和第一导电层之间的电连接，避免了因为像素电极在与第一导电层的连接处发生断裂而导致的灰阶暗点问题。

Description

阵列基板、显示面板及阵列基板的制作方法
技术领域
本申请涉及显示技术领域，具体涉及一种阵列基板、显示面板及阵列基板 的制备方法。
背景技术
薄膜晶体管(Thin Film Transistor，TFT)液晶显示面板具有体积小、对比 度高等优点，其应用越来越广泛。TFT液晶显示面板中的像素电极层采用氧化 铟锡(Indium TinOxid，ITO)薄膜制成，ITO薄膜通过过孔与TFT液晶显示面板 中的金属电极层连接。然而，现有的TFT液晶显示面板中，ITO薄膜在与金属 电极层的过孔连接处容易发生断裂或成膜质量差，导致像素电极层与金属电极 层搭接不良，从而使显示面板出现灰阶暗点，影响了显示面板的质量。
发明内容
本申请提供一种阵列基板、显示面板及阵列基板的制备方法，旨在解决现 有的TFT液晶显示面板中存在的容易出现灰阶暗点的问题。
第一方面，本申请实施例提供一种阵列基板，包括：
基板；
薄膜晶体管层，设置在所述基板上，所述薄膜晶体管层包括薄膜晶体管组 件，所述薄膜晶体管组件包括至少一个薄膜晶体管，所述薄膜晶体管与第一导 电层电连接；
钝化层，设置在所述薄膜晶体管层上，所述钝化层上包括与所述薄膜晶体 管对应的薄膜晶体管区，所述钝化层在所述薄膜晶体管区内设有第一通孔和第 二通孔；
像素电极层，设置在所述钝化层上，所述像素电极层包括像素电极；
其中，所述像素电极分别穿过所述第一通孔和所述第二通孔与所述第一导 电层连接。
可选的，所述阵列基板还包括设置在所述像素电极层上的彩色滤光层，所 述彩色滤光层上设有开口，所述第一通孔与所述开口对应，所述第二通孔与所 述开口错开。
可选的，所述薄膜晶体管组件包括第一薄膜晶体管和第二薄膜晶体管，所 述薄膜晶体管区包括与所述第一薄膜晶体管对应的第一子区和与所述第二薄膜 晶体管对应的第二子区，所述像素电极包括第一子像素电极和第二子像素电极；
所述钝化层在所述第一子区内设有所述第一通孔和所述第二通孔，所述第 一子像素电极分别穿过所述第一子区内的第一通孔和第二通孔与所述第一导电 层连接；和/或，
所述钝化层在所述第二子区内设有所述第一通孔和所述第二通孔，所述第 二子像素电极分别穿过所述第二子区内的第一通孔和第二通孔与所述第一导电 层连接。
可选的，所述第一薄膜晶体管和所述第二薄膜晶体管还分别与第二导电层 电连接，所述第二导电层位于所述基板与所述第一导电层之间；
与所述第一薄膜晶体管对应的第一导电层包括第一电极，与所述第一薄膜 晶体管对应的第二导电层包括第二电极，所述第一电极和第二电极之间形成第 一存储电容，所述第一存储电容位于所述第一子区内并与所述第一通孔位置对 应。
可选的，与所述第二薄膜晶体管对应的第一导电层包括第三电极，与所述 第二薄膜晶体管对应的第二导电层包括第四电极，所述第三电极和所述第四电 极之间形成第二存储电容，所述第二存储电容位于所述第二子区内并与所述第 一通孔位置对应。
可选的，与所述第一薄膜晶体管对应的第一导电层还包括位于所述第一子 区内的第一连接线，所述第一连接线的一端与所述第一薄膜晶体管的漏极电连 接，所述第一连接线的另一端分别穿过所述第一子区内的第一通孔以及第二通 孔与所述第一子像素电极电连接；
与所述第二薄膜晶体管对应的第一导电层还包括位于所述第二子区内的第 二连接线，所述第二连接线的一端与所述第二薄膜晶体管的漏极电连接，所述 第二连接线的另一端分别穿过所述第二子区内的第一通孔以及第二通孔与所述 第二子像素电极电连接。
可选的，所述像素电极层包括与所述第一子像素电极电连接的多条第一导 电线，所述第一子像素电极通过至少两条所述第一导电线与所述第一薄膜晶体 管的第一导电层连接。
可选的，所述像素电极层包括与所述第二子像素电极电连接的多条第二导 电线，所述第二子像素电极通过至少两条所述第二导电线与所述第二薄膜晶体 管的第一导电层连接。
可选的，所述第二通孔的深度小于或者等于所述第一通孔的深度。
另一方面，本申请提供一种显示面板，所述显示面板包括本申请实施例提 供的阵列基板。
又一方面，本申请实施例提供一种阵列基板的制作方法，所述制作方法包 括如下步骤：
提供一基板；
在所述基板上制作薄膜晶体管层，所述薄膜晶体管层包括薄膜晶体管，所 述薄膜晶体管与第一导电层电连接；
在所述薄膜晶体管层上制作钝化层，所述钝化层上包括与所述薄膜晶体管 对应的薄膜晶体管区；
在所述钝化层的薄膜晶体管区内开设第一通孔和第二通孔；
在钝化层上制作像素电极层，所述像素电极层包括像素电极，所述像素电 极分别穿过所述第一通孔和所述第二通孔与所述第一导电层电连接。
本申请提供的阵列基板包括依次层叠设置的基板、薄膜晶体管层、钝化层、 像素电极层和彩色滤光层；薄膜晶体管层包括至少一个薄膜晶体管，薄膜晶体 管包括第一导电层；钝化层上包括与薄膜晶体管对应的薄膜晶体管区、并在薄 膜晶体管区内设有第一通孔和第二通孔；像素电极层包括像素电极，彩色滤光 层上设有开口，第一通孔与开口对应，第二通孔与开口错开，像素电极分别穿 过第一通孔和第二通孔与第一导电层连接。通过在钝化层上设置第一通孔和第 二通孔，并使像素电极穿过两个通孔与第一导电层连接，保证了像素电极和第 一导电层之间的电连接，避免了因为像素电极在与第一导电层的连接处发生断 裂而导致的灰阶暗点问题。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技 术方案及其它有益效果显而易见。
图1为本申请实施例提供的阵列基板的第一平面结构示意图；
图2为本申请实施例提供的阵列基板的第二平面结构示意图；
图3为图2中截面A及截面B处的结构示意图；
图4为本申请实施例提供的阵列基板的第三平面结构示意图；
图5为图4中截面C处的结构示意图；
图6为图4中截面D处的结构示意图；
图7为图4中截面E处的结构示意图；
图8为本申请实施例提供的阵列基板的第四平面结构示意图；
图9为本申请实施例提供的阵列基板的制作方法流程示意图；
图10为本申请实施例提供的显示面板的结构示意图。
Figure BDA0003019153210000041
Figure BDA0003019153210000051
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清 楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是 全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳 动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理 解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制 本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下” 通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而 “内”和“外”则是针对装置的轮廓而言的。
本申请实施例提供一种阵列基板、显示面板及阵列基板的制备方法，以下 分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选 顺序的限定。
请参阅图1至图6，本申请提供的阵列基板1包括依次层叠设置的基板10、薄 膜晶体管层11、钝化层12、像素电极层13和彩色滤光层15；薄膜晶体管层11包 括至少一个薄膜晶体管，薄膜晶体管与第一导电层141电连接，如图3所示，薄 膜晶体管层11包括栅极1101、源极1103、漏极1102、有源层1105和栅极绝缘层 1104，其中，薄膜晶体管的漏极1102和源极1103由第一导电层141通过图案化形 成。
钝化层12上包括与薄膜晶体管对应的薄膜晶体管区120、并在薄膜晶体管区 120内设有第一通孔121和第二通孔122；像素电极层13包括像素电极130，彩色 滤光层15上设有开口150，第一通孔121与开口150对应，第二通孔122与开口150 错开，像素电极130分别穿过第一通孔121和第二通孔122与第一导电层141连接。
通过在钝化层12上设置第一通孔121和第二通孔122，并使像素电极130穿过 两个通孔与第一导电层141连接，减小了当像素电极130只穿过一个通孔与第一 导电层141连接时，因为像素电极130在通孔处发生断裂而导致的与第一导电层 141连接不良的风险，保证了像素电极130和第一导电层141之间的电连接，避免 了灰阶暗点问题。
在本申请的实施例中，像素电极层13的材料为氧化铟锡(Indium Tin Oxide，ITO)，保证了其具有良好的透光性和导电性，第一导电层141的材料为铝或者铜 等具有良好导电性能的金属。
在本申请的第二实施例中，如图1所示，薄膜晶体管组件110包括第一薄膜 晶体管111和第二薄膜晶体管112，像素电极130包括第一子像素电极1301和第二 子像素电极1302，薄膜晶体管区120包括与第一薄膜晶体管111对应的第一子区 1201和与第二薄膜晶体管112对应的第二子区1202。
通过将像素电极130分为两个独立的第一子像素电极1301和第二子像素电 极1302，可以改善在显示面板在广视角下的视觉色偏或视觉色差现象。
需要说明的是，可以使第一子像素电极1301或者第二子像素电极1302分别 穿过第一通孔121和第二通孔122与第一导电层141连接，也可以使第一子像素电 极1301和第二子像素电极1302都分别穿过第一通孔121和第二通孔122与第一导 电层141连接。
优选的，在本申请所提供的实施例中，结合图4至图7，钝化层12在第一子 区1201内设有第一通孔121和第二通孔122，第一子像素电极1301分别穿过第一 子区1201内的第一通孔121和第二通孔122与第一薄膜晶体管111的第一导电层 141连接；钝化层12在第二子区1202内也设有第一通孔121和第二通孔122，第二 子像素电极1302穿过第二子区1202内的第一通孔121和第二通孔122与第二薄膜 晶体管112的第一导电层141连接。
通过使第一子像素电极1301分别穿过第一通孔121和第二通孔122与第一薄 膜晶体管111的第一导电层141连接，同时使第二子像素电极1302分别穿过第一 通孔121和第二通孔122与第二薄膜晶体管112的第一导电层141连接，当像素电 极130分为两个独立的第一子像素电极1301和第二子像素电极1302时，能同时保 证第一子像素电极1301以及第二子像素电极1302与第一导电层141之间的电连 接，减小发生灰阶暗点问题的风险。
在本申请所提供的实施例中，结合图1、图2、图3和图8，第一薄膜晶体管 111和第二薄膜晶体管112还分别与第二导电层142电连接，第二导电层142位于 基板10与第一导电层141之间。第二导电层142包括扫描线1422、第一薄膜晶体 管111的栅极1101、第二薄膜晶体管112的栅极1101以及栅极公共电极线1421， 栅极公共电极线1421包括第一栅极公共电极线1421a和第二栅极公共电极线 1421b。其中，第一薄膜晶体管111的栅极1101、第二薄膜晶体管112的栅极1101 以及栅极公共电极线1421由第二导电层142通过图案化形成。优选的，第二导电 层142的材料为铝或者铜等具有良好导电性能的金属。
结合图1、图2、图4和图5，对应第一薄膜晶体管111的第一导电层141包括 相互电连接的漏极1102和第一电极1411，对应第一薄膜晶体管111的第二导电层 142包括第二电极1412，第一电极1411和第二电极1412之间形成第一存储电容 1401，第一存储电容1401位于第一子区1201内并与第一通孔121位置对应。
优选的，在本申请的实施例中，结合图1至3，第一薄膜晶体管111的漏极1102 与第一电极1411同层设置，即第一导电层141包括第一薄膜晶体管111的漏极 1102和第一电极1411，由此简化了阵列基板1的结构。另外，第一导电层141还 包括数据线1416和第一薄膜晶体管111的源极1103，数据线1416、第一薄膜晶体 管111的漏极1102和源极1103由第一导电层141通过图案化形成。
结合图1、图4、图5和图6，第一子像素电极1301穿过第一子区1201内的第 一通孔121和第二通孔122与第一导电层141连接；在第一子区1201内，第一通孔 121与第一存储电容1401对应，第二通孔122位于第一存储电容1401相邻的位置； 在第二通孔122处，第一子像素电极1301将电信号传递至第一导电层141，第一 导电层141再将电信号传递至第一存储电容1401。
由于第一存储电容1401的第一电极1411也属于第一导电层141，同层电信号 的传导保证了电信号传导的有效性，避免了在第一通孔121处第一子像素电极1301发生断裂或成膜质量不佳而引起的灰阶暗点显示不良的问题。
结合图1、图4和图7，对应第二薄膜晶体管112的第一导电层141包括相互电 连接的漏极1102和第三电极1413，对应第二薄膜晶体管112的第二导电层142包 括第四电极1414，第三电极1413和第四电极1414之间形成第二存储电容1402， 第二存储电容1402位于第二子区1202内并与第一通孔121位置对应。
优选的，在本申请的实施例中，结合图1、图2、图3和图7，第二薄膜晶体 管112的漏极1102与第一电极1411同层设置，即第一导电层141包括第二薄膜晶 体管112的漏极1102和第三电极1413，由此可以简化阵列基板1的结构和制作工 艺。另外，第一导电层141还包括第二薄膜晶体管112的源极1103，第二薄膜晶 体管112的漏极1102和源极1103由第一导电层141通过图案化形成。
结合图1、图4和图7，第二子像素电极1302穿过第二子区1202内的第一通孔 121和第二通孔122与第一导电层141连接；在第二子区1202内，第一通孔121与 第二存储电容1402对应，第二通孔122位于第二存储电容1402相邻的位置；在第 二通孔122处，第一子像素电极1301将电信号传递至第一导电层141，第一导电 层141再将电信号传递至第二存储电容1402。
由于第二存储电容1402的第三电极1413也属于第一导电层141，同层电信号 的传导保证了电信号传导的有效性，避免了在第一通孔121处第二子像素电极 1302发生断裂或成膜质量不佳而引起的灰阶暗点显示不良的问题。
为避免第一导电层141发生断裂，优选的，在本申请所提供的实施例中，第 一导电层141的厚度大于或者等于430nm。
在本申请所提供的实施例中，对应第一薄膜晶体管111的第一导电层141还 包括位于第一子区1201内的第一连接线1415a，第一连接线1415a的一端与第一 薄膜晶体管111的漏极1102电连接，第一连接线1415a的另一端分别穿过第一子 区1201内的第一通孔121以及第二通孔122与第一子像素电极1301电连接。
对应第二薄膜晶体管112的第一导电层141还包括位于第二子区1202内的第 二连接线1415b，第二连接线1415b的一端与第二薄膜晶体管112的漏极1102电连 接，第二连接线1415b的另一端分别穿过第二子区1202内的第一通孔121以及第 二通孔122与第二子像素电极1302电连接。
结合图1和图4，第一连接线1415a的第一端a与第二薄膜晶体管112的漏极1102电连接，第一连接线1415a的第二端b分别穿过第一子区1201内的第一通孔 121以及第二通孔122与第一子像素电极1301电连接；在第一子区1201内的第二 通孔122处，第一子像素电极1301将电信号传递第一存储电容1401的第一电极 1411。
第二连接线1415b的第一端a与第二薄膜晶体管112的漏极1102电连接，第二 连接线1415b的第二端b分别穿过第二子区1202内的第一通孔121以及第二通孔 122与第二子像素电极1302电连接；在第二子区1202内的第二通孔122处，第二 子像素电极1302将电信号先传递至第二薄膜晶体管112的漏极1102，再传递至第 二存储电容1402的第三电极1413。
优选的，在本申请所提供的实施例中，第二薄膜晶体管112的漏极1102与第 三电极1413同层设置，简化了阵列基板1的结构，另外同层电信号的传导保证了 电信号传导的有效性，避免了在第一通孔121处第二子像素电极1302发生断裂或 成膜质量不佳而引起的灰阶暗点显示不良的问题。
在本申请所提供的实施例中，像素电极层13包括与第一子像素电极1301电 连接的多条第一导电线1311。为了防止第一子像素电极1301在与第一导电层141 的连接处发生断裂导致连接不良，优选的，结合图1和图4，在本申请所提供的 实施例中，第一子像素电极1301通过两条第一导电线1311与第一薄膜晶体管111 的第一导电层141连接。需要说明的是，第一导电线1311的数量也可以大于两条， 其数量可以根据实际情况进行增加。
在本申请所提供的实施例中，像素电极层13包括与第二子像素电极1302电 连接的多条第二导电线1312。可以理解的是，为了防止第二子像素电极1302在 与第一导电层141的连接处发生断裂导致连接不良，优选的，结合图1和图4，在 本申请所提供的实施例中，第二子像素电极1302通过两条第二导电线1312与第 二薄膜晶体管112的第二导电层142连接。第二子像素电极1302与第一导电层141 之间的第二导电线1312的数量也可以大于两条，其具体数值可以根据实际情况 进行确定。
为了保证像素电极130与第一导电层141之间的有效搭接，在本申请所提供 的实施例中，第二通孔122的深度小于或者等于第一通孔121的深度，即将第二 通孔122设置为浅孔，由此减小了像素电极130在第二通孔122处的爬坡断裂风 险，避免了灰阶暗点问题。
另一方面，本申请提供了一种显示面板4，包括本申请实施例中的阵列基 板1。如图10所示，显示面板4包括阵列基板1、彩膜基板2和液晶层3，阵 列基板1和彩膜基板2相对设置，液晶层3设置在阵列基板1和彩膜基板2之 间。
最后，本申请提供了一种阵列基板1的制作方法，如图9所示，包括如下 步骤：
S1、提供一基板；
S2、在所述基板上制作薄膜晶体管层，所述薄膜晶体管层包括薄膜晶体管， 所述薄膜晶体管与第一导电层电连接；
S3、在所述薄膜晶体管层上制作钝化层，所述钝化层上包括与所述薄膜晶 体管对应的薄膜晶体管区；
S4、在所述钝化层的薄膜晶体管区内开设第一通孔和第二通孔；
S5、在钝化层上制作像素电极层，所述像素电极层包括像素电极，所述像 素电极分别穿过所述第一通孔和所述第二通孔与所述第一导电层电连接。
其中，第一通孔121和第二通孔122可以通过光刻工艺在钝化层12上形成， 像素电极130采用ITO制作，其与第一导电层141之间通过过孔连接。
通过在第一通孔121相邻位置增设第二通孔122，并使像素电极130分别穿过 第一通孔121和第二通孔122与第一导电层141电连接，减小了当像素电极130只 穿过一个通孔与第一导电层141连接时，因为像素电极130在通孔处发生断裂而 引起的搭接不良的风险，保证了像素电极130和第一导电层141之间的电连接， 避免了灰阶暗点问题。
以上对本申请提供一种阵列基板、显示面板及阵列基板的制备方法进行了 详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以 上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的 普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修 改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相 应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (11)

1.一种阵列基板，其特征在于，所述阵列基板包括：
基板；
薄膜晶体管层，设置在所述基板上，所述薄膜晶体管层包括薄膜晶体管组件，所述薄膜晶体管组件包括至少一个薄膜晶体管，所述薄膜晶体管与第一导电层电连接；
钝化层，设置在所述薄膜晶体管层上，所述钝化层上包括与所述薄膜晶体管对应的薄膜晶体管区，所述钝化层在所述薄膜晶体管区内设有第一通孔和第二通孔；
像素电极层，设置在所述钝化层上，所述像素电极层包括像素电极；
其中，所述像素电极分别穿过所述第一通孔和所述第二通孔与所述第一导电层连接。
2.根据权利要求1所示的阵列基板，其特征在于，所述阵列基板还包括设置在所述像素电极层上的彩色滤光层，所述彩色滤光层上设有开口，所述第一通孔与所述开口对应，所述第二通孔与所述开口错开。
3.根据权利要求2所述的阵列基板，其特征在于，所述薄膜晶体管组件包括第一薄膜晶体管和第二薄膜晶体管，所述薄膜晶体管区包括与所述第一薄膜晶体管对应的第一子区和与所述第二薄膜晶体管对应的第二子区，所述像素电极包括第一子像素电极和第二子像素电极；
所述钝化层在所述第一子区内设有所述第一通孔和所述第二通孔，所述第一子像素电极分别穿过所述第一子区内的第一通孔和第二通孔与所述第一导电层连接；和/或，
所述钝化层在所述第二子区内设有所述第一通孔和所述第二通孔，所述第二子像素电极分别穿过所述第二子区内的第一通孔和第二通孔与所述第一导电层连接。
4.根据权利要求3所述的阵列基板，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管还分别与第二导电层电连接，所述第二导电层位于所述基板与所述第一导电层之间；
与所述第一薄膜晶体管对应的第一导电层包括第一电极，与所述第一薄膜晶体管对应的第二导电层包括第二电极，所述第一电极和第二电极之间形成第一存储电容，所述第一存储电容位于所述第一子区内并与所述第一通孔位置对应。
5.根据权利要求4所述的阵列基板，其特征在于，与所述第二薄膜晶体管对应的第一导电层包括第三电极，与所述第二薄膜晶体管对应的第二导电层包括第四电极，所述第三电极和所述第四电极之间形成第二存储电容，所述第二存储电容位于所述第二子区内并与所述第一通孔位置对应。
6.根据权利要求5所述的阵列基板，其特征在于，与所述第一薄膜晶体管对应的第一导电层还包括位于所述第一子区内的第一连接线，所述第一连接线的一端与所述第一薄膜晶体管的漏极电连接，所述第一连接线的另一端分别穿过所述第一子区内的第一通孔以及第二通孔与所述第一子像素电极电连接；
与所述第二薄膜晶体管对应的第一导电层还包括位于所述第二子区内的第二连接线，所述第二连接线的一端与所述第二薄膜晶体管的漏极电连接，所述第二连接线的另一端分别穿过所述第二子区内的第一通孔以及第二通孔与所述第二子像素电极电连接。
7.根据权利要求3所述的阵列基板，其特征在于，所述像素电极层包括与所述第一子像素电极电连接的多条第一导电线，所述第一子像素电极通过至少两条所述第一导电线与所述第一薄膜晶体管的第一导电层连接。
8.根据权利要求7所述的阵列基板，其特征在于，所述像素电极层包括与所述第二子像素电极电连接的多条第二导电线，所述第二子像素电极通过至少两条所述第二导电线与所述第二薄膜晶体管的第一导电层连接。
9.根据权利要求1至8中任意一项所述的阵列基板，其特征在于，所述第二通孔的深度小于或者等于所述第一通孔的深度。
10.一种显示面板，其特征在于，所述显示面板包括如权利要求1至8中任意一项所述的阵列基板。
11.一种阵列基板的制作方法，其特征在于，所述制作方法包括如下步骤：
提供一基板；
在所述基板上制作薄膜晶体管层，所述薄膜晶体管层包括薄膜晶体管，所述薄膜晶体管与第一导电层电连接；
在所述薄膜晶体管层上制作钝化层，所述钝化层上包括与所述薄膜晶体管对应的薄膜晶体管区；
在所述钝化层的薄膜晶体管区内开设第一通孔和第二通孔；
在钝化层上制作像素电极层，所述像素电极层包括像素电极，所述像素电极分别穿过所述第一通孔和所述第二通孔与所述第一导电层电连接。
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