CN113196400B - 用于3d nand的源极侧编程、方法和装置 - Google Patents

用于3d nand的源极侧编程、方法和装置 Download PDF

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Abstract

本发明提供了一种源极侧编程方法和系统。存储器阵列的多个块中的坏触发块可通过确定块的漏极侧选择栅极的阈值电压分布以及确定该分布是否异常来检测。如果分布异常，则该块是坏触发块，这可能导致另一个块中的故障。如果块是坏触发块，则通过经由源极侧线将非零电压施加到坏触发块的至少一个源极侧字线来对坏触发块的至少一个字线执行源极侧编程。

Description

用于3D NAND的源极侧编程、方法和装置
相关申请的交叉引用
本申请要求2019年6月26日提交的美国非临时申请序列号16/453,268的优先权和权益。
背景技术
1.技术领域
符合示例性实施方案的系统、装置和方法涉及三维(3D)NAND闪存存储器的编程，并且更具体地涉及3D NAND闪存存储器设备的源极侧编程。
2.相关领域的描述
3D NAND闪存存储器是一种类型的非易失性闪存存储器，其中存储器单元竖直堆叠在多个层中。开发3D NAND以解决在缩放二维(2D)NAND技术中遇到的挑战，从而以较低的每位成本实现较高的密度。
存储器单元是能够存储电子信息的电子设备或部件。非易失性存储器可利用浮栅晶体管、电荷俘获晶体管或其他晶体管作为存储器单元。调整浮栅晶体管或电荷俘获晶体管的阈值电压的能力允许晶体管充当非易失性存储元件(即，存储器单元)，诸如存储单个数据位的单级单元(SLC)。在一些情况下，可通过编程和读取多个阈值电压或阈值电压范围来提供每个存储器单元多于一个数据位(例如，在多级单元中)。此类单元包括但不限于每单元存储两位的多级单元(MLC)；每单元存储三位的三级单元(TLC)；以及每单元存储四位的四级单元(QLC)。
图1示出了示例性3D NAND存储器100的图示。存储器100包括在衬底34(诸如硅衬底)上方单片形成的多个物理层。
存储元件，例如存储器单元301，在物理层中被布置成阵列。存储器单元301包括位于字线300与导电沟道42之间的电荷俘获结构44。可经由导电沟道42相对于字线300的偏置将电荷注入电荷俘获结构44中或从电荷俘获结构44中排出。例如，电荷俘获结构44可以包括氮化硅，并且可通过栅极电介质(诸如二氧化硅)与字线300和导电沟道42分开。电荷俘获结构44中的电荷量影响在存储器单元301的读取操作期间通过导电沟道42的电流量，并指示存储在存储器单元301中的一个或多个位值。
3D存储器100包括多个擦除块80。每个块80包括包括字线300的堆叠的物理层的“竖直切片”。多个导电沟道42(具有基本上竖直的取向，如图1所示)延伸穿过字线300的堆叠。每个导电沟道42耦接到每个字线300中的存储元件，从而形成沿着导电沟道42延伸的存储元件的NAND串。为清楚说明起见，图1示出了三个块80、每个块80中的五个字线300以及每个块80中的三个导电沟道42。然而，3D存储器100可具有多于三个块，每个块多于五个字线，并且每个块多于三个导电沟道。
读/写电路68通过多条导电线耦接到导电沟道420：位线，示出为导电沟道的第一端部(例如，最远离衬底34的端部)处的第一位线BL0、第二位线BL1和第三位线BL2，以及源极线，示出为导电沟道的第二端部(例如，更靠近衬底234或在衬底234内的端部)处的第一源极线SL0、第二源极线SL1和第三源极线SL2。读/写电路68被示出为经由“P”控制线耦接到位线BL0-BL2，经由“M”控制线耦接到源极线SL0-SL2，并且经由“N”控制线耦接到字线300。P、M和N中的每一者可具有基于3D存储器100的特定配置的正整数值。
导电沟道42中的每个导电沟道在第一端部处耦接到位线BL，并且在第二端部处耦接到源极线SL。因此，一组导电沟道42可以串联耦接到特定位线BL和不同源极线SL。
应当注意，虽然每个导电沟道42被示出为单个导电沟道，但导电沟道42中的每个可包括呈堆叠构型的多个导电沟道。叠堆构型中的多个导电沟道可由一个或多个连接器耦接。此外，如本领域技术人员将理解的，可包括附加层和/或晶体管(未示出)。
读/写电路68促进和/或实现在3D存储器100上执行的读和写操作。例如，数据可以存储到耦接到字线300的存储元件，并且读/写电路68可以使用一个或多个感测块36从存储器单元301读取位值。又如，读/写电路68可以将选择信号施加到耦接到字线300、位线BL和源极线SL的控制线，以使编程电压(例如，电压脉冲或一系列电压脉冲)施加在选定字线300的选定存储元件44上。
图2示出了对3D NAND字线(WL)进行编程的相关领域方法。当接收到编程命令(101)时，启动编程循环120，并且执行编程循环的多个迭代1、2、……n。“编程循环”是涵盖编程脉冲并且延伸直到发出另一个编程脉冲或直到特定编程过程结束的时间段。
传统上，NAND存储器从漏极侧编程，这意味着数据从位线加载。待编程的单元被偏置到0V并且被禁止(例如，偏置到3V或VddSA)。在编程期间，选定字线上方的字线(即，漏极侧字线)被接通，而源极侧字线被切断。
每个3D NAND存储器包括被分成两个平面并连接到感测放大器的多个块(例如，2000个块)。一个或多个块包括例如由于制造而引起的缺陷并不少见。由于缺陷而不能正常起作用的块被称为“坏块”。当发现坏块时，将其识别为坏块。NAND电路具有指定哪些块正在工作以及哪些块不在工作的映射，并且坏块可由标志标记。在用户操作期间，NAND电路将不允许用户访问坏块。理论上，坏块本身不起作用，但它也不影响任何其他块。
发明内容
示例性实施方案可解决至少上述问题和/或缺点以及上文未描述的其他缺点。另外，不需要示例性实施方案来克服上述缺点，并且可能不克服上述任何问题。
根据示例性实施方案的一方面，非易失性存储器存储系统包括：存储器单元阵列，该存储器单元阵列包括存储器单元的多个块；和检测电路，该检测电路被配置为检测存储器单元的多个块中的可疑块的漏极侧选择栅极上的阈值电压分布；确定阈值电压分布是否异常；并且在确定阈值电压异常时，确定可疑块是坏触发块。
根据另一个示例性实施方案的一方面，非易失性存储器存储系统包括：存储器单元阵列，该存储器单元阵列包括存储器单元的多个块；和编程电路。该编程电路包括：标记电路，该标记电路被配置为在确定多个块中的块包括故障时，将该块标记为坏块；检测电路，该检测电路被配置为检测坏块的漏极侧选择栅极上的阈值电压分布，并确定阈值电压分布是否异常；和源极侧编程电路，该源极侧编程电路被配置为在确定阈值电压异常时，经由存储器单元阵列的源极侧将电压施加到坏块的至少一个字线。
存储器单元阵列可以是3D NAND闪存存储器。
源极侧编程电路可通过以下方式将电压施加到至少一个字线：在0V下驱动坏块的漏极侧位线和漏极侧选择栅极；向坏块的源极侧选择栅极施加非零电压；以及在0V下驱动连接到坏块的源极线。
根据另一个示例性实施方案的一方面，提供了检测存储器单元阵列内的坏触发块的方法，其中存储器单元阵列包括存储器单元的多个块。该方法包括检测存储器单元的多个块中的可疑块的漏极侧选择栅极上的阈值电压分布；确定阈值电压分布是否异常；以及在确定阈值电压分布异常时，确定可疑块是坏触发块。
根据另一个示例性实施方案的一方面，编程方法包括：确定存储器单元阵列的多个块中的块包括故障；在确定块包括故障时，将块标记为坏块；检测坏块的漏极侧选择栅极上的阈值电压分布；确定阈值电压分布是否异常；以及如果阈值电压分布异常，则经由存储器单元阵列的源极侧将电压施加到坏块的至少一个字线。
存储器单元阵列可以是3D NAND闪存存储器。
经由存储器单元阵列的源极侧将电压施加到坏块的至少一个字线可包括：在0V下驱动坏块的漏极侧位线和漏极侧选择栅极；向坏块的源极侧选择栅极施加非零电压；以及在0V下驱动连接到坏块的源极线。
根据另一个示例性实施方案的一方面，非易失性计算机可读介质具有记录在其上的程序，该程序在由处理器执行时使处理器执行如上所述的方法中的一种或多种方法。
附图说明
通过以下结合附图对示例性实施方案的描述，上述和/或其他方面将变得显而易见且更易于理解，其中：
图1示出了示例性3D NAND存储器的示意图；
图2示出了对3D NAND字线(WL)进行编程的相关领域方法；
图3示出了根据示例性实施方案的3D NAND存储器的一部分的示意性剖面，其示出坏触发块；
图4提供了根据示例性实施方案的坏触发块(BTB)和好块的图解示意图；
图5提供了根据示例性实施方案的处于两种状态的好块和坏触发块的图解示意图；
图6A示出了在相关领域漏极侧编程期间块的各种线的状态；
图6B示出了根据示例性实施方案的在源极侧编程期间块的各种线的状态；
图7是示出根据示例性实施方案的坏触发块隔离的方法的流程图；
图8A示出了示例性正常Vt分布；
图8B示出了示例性异常Vt分布；
图9示出了根据示例性实施方案的在管芯分类过程中结合源极侧编程的编程方法的流程图；
图10示出了根据示例性实施方案的在常规用户操作期间结合源极侧编程的编程方法的流程图；
图11示出了根据示例性实施方案的结合源极侧编程的擦除方法的流程图；
图12是示出根据示例性实施方案的系统和设备的示意性框图；并且
图13是示出根据示例性实施方案的编程电路的框图。
具体实施方式
现在将详细参考在附图中示出的示例性实施方案，其中类似参考标号通篇是指类似的元件。就此而言，示例性实施方案可具有不同的形式并且可以不被解释为限于本文所阐述的描述。
应当理解，当用于本说明书中时，术语“包括(“including”、“comprise”和/或“comprising”)”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除其存在或添加一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组。
还应当理解，虽然术语“第一”、“第二”、“第三(third)”等和“主要”、“辅助”、“第三(tertiary)”等在本文中可用于描述各种操作、元件、部件、区域、层和/或区段，但这些操作、元件、部件、区域、层和/或区段可不受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或区段与另一个元件、部件、区域、层或区段区分开。
如本文所用，术语“和/或”包括相关联的列出项目中的一个或多个的任何和所有组合。当在元件列表之前时，诸如“……中的至少一者”的表达修饰整个元件列表，而不修饰列表中的各个元件。此外，说明书中所述的术语诸如“单元”、“-er”、“-or”、“模块”和“单元”是指用于执行至少一个功能或操作的元件，并且可在硬件、软件或硬件和软件的组合中实现。
各种术语用于指代特定的系统部件。不同的公司可能以不同的名称指代部件–该文档并不旨在区分名称不同而不是功能不同的部件。
对于这些示例性实施方案所属技术领域的普通技术人员显而易见的这些示例性实施方案的问题的详细描述可从此省略。
该描述参考3D NAND存储器设备。然而，应当理解，本文的描述同样可应用于其他存储器设备。
如本文所用，术语“存储器”表示半导体存储器。半导体存储器的类型包括易失性存储器和非易失性存储器。即使当非易失性存储器未连接到电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括但不限于闪存存储器(例如，NAND型和NOR型闪存存储器)、电可擦除可编程只读存储器(EEPROM)、铁电存储器(例如，FeRAM)、磁阻存储器(例如，MRAM)、自旋传递扭矩磁随机存取存储器(STT-RAM或STT-MRAM)、电阻式随机存取存储器(例如，ReRAM或RRAM)和相变存储器(例如，PRAM或PCM)。
如上文所讨论的，理论上，坏块不影响其他块的功能。然而，本发明人已发现，在某些情况下，已确定为坏块的块将影响其他块。这样的坏块被称为“坏触发块”(BTB)，即由于其并非电独立而可触发一个或多个其他块的故障的坏块。
图3示出了3D NAND的一部分的示意性剖面，其示出坏触发块。坏触发块可包括以各种不同方式中的任一种方式形成的许多不同类型的缺陷中的任一种缺陷，并且图3示出了一种示例性类型的坏触发块。3D NAND包括连接到多个存储器孔315的位线310以及字线320的层。在该示例中，在块中的一个块中存在缺陷350。缺陷通过字线的钨形成。
由于缺陷350，坏触发块本身不起作用，因为缺陷350导致字线320和漏极侧选择栅极(SGD)的中断。每个块可以从阵列的第一侧和阵列的第二侧中的任一者驱动，信号从字线的一侧传播到阵列的另一侧。例如，在图3中，选择栅极漏极(SGD)可从左侧驱动到右侧，如箭头A所示，理想地通过字线传播到阵列的另一侧。然而，由于块中的缺陷350，从阵列左侧在SGD上传播的信号A不能继续越过缺陷350，该缺陷在y方向上切穿字线并且还在+/-z方向上延伸。在SGD驱动器上发起的任何信号不能传播到阵列的相对侧。
因此，坏触发块不能起作用。然而，另外，缺陷350还可导致相同EOC组内的其他“好”块发生故障。
在读取/验证感测操作期间，一组块(“EOC组”)被偏置在一起。当坏触发块(BTB)包括在EOC组中时，在对相同EOC中的好块进行编程的过程中，坏触发块中的字线被偏置。如在图3中可见，字线WL63包括与缺陷350相邻的区域。因此，当坏触发块中的字线WL63被偏置时，EOC偏置电压也沿缺陷350向上传导，如图3中的箭头B所示。这意味着，在坏块的源极侧应处于0V的情况下，坏块中的SGD已被充电到EOC偏置。
图4提供了坏触发块(BTB)和好块的图解示意图。当在已施加EOC偏置之后继续对好块进行编程时，在0V下驱动好块中的编程位线，并且在禁止电压(例如，2.5V)下驱动好块中的禁止位线，如图4所示。然后由于坏触发块中SGD上不需要的EOC偏置而出现问题。坏触发块和好块经由位线连接，该位线在好块中充当禁止位线。因为坏触发块中的SGD处于EOC触发电压，而不是处于0V，所以位线上的禁止电压将沿图4所示的泄漏路径中的存储器孔向下传导。通过坏触发块的该泄漏路径将位线中的禁止电压下拉到小于预期(例如，从2.5V下拉到2V或1V)。禁止位线上的该较低电压意味着其不用作良好单元中的禁止电压，并且好块中应当被禁止的单元实际上将被向上编程。
图5提供了根据第一示例性实施方案的处于两种状态的好块和坏触发块的图解示意图。
如图5中左侧所示，并且如上文相对于图4所讨论的，当公共位线传导禁止电压时，其沿坏触发块中的泄漏路径向下传导，从而导致好块出现故障。一种解决方案是阻塞坏块中的泄漏路径。根据该示例性方法，当坏触发块被识别时，坏触发块中的字线WL0、WL1和WL2被编程为高Vt状态(例如，5V或7V)，使得其高于在EOC块上操作的任何电压，并且之后施加的任何电压都不能接通对应的晶体管，从而阻塞泄漏路径，如图5中右侧所示。
如上所述，SGD的编程由于在相同EOC中存在坏触发块而导致好块中的编程故障。因此，第二示例性实施方案提供了其中SGD保持关断的编程方法。
图6A示出了在相关领域漏极侧编程期间位线BL、SGD、漏极侧未选定字线(WL)、选定字线WL、源极侧未选定WL、源极侧选择栅极(SGS)、底部源极侧选择栅极(SGSB)和存储器单元源极线(CELSRC)的状态。
如上所述，根据相关领域，编程是漏极侧编程，这意味着在选定字线上方(即，在待编程的字线的漏极侧上)的任何事物都被接通，并且在选定字线下方(即，在待编程的字线的源极侧上)的任何事物都被切断。从漏极侧上的位线传递编程信号，同时切断选定单元下方的源极侧。
编程包括预充电阶段和编程阶段。在预充电阶段期间，0V被置于编程位线BL上，并且禁止电压被置于禁止线(虚线)上。SGD电压在预充电阶段和编程阶段两者期间均是高的。漏极侧未选定WL也在预充电阶段和编程阶段两者期间接通，使得对应的晶体管被关断。在预充电阶段和编程阶段期间将预充电电压VCHPCH和编程电压VPGM分别施加到选定字线。在源极侧未选定WL上存在一定电压。值得注意的是，源极侧选择栅极SGS和底部源极侧选择栅极SGSB被关断。存储器单元源极线CELSRC提供源极侧电压并且例如斜升至约2.5V，以便确保源极侧选择栅极SGS和底部源极侧选择栅极SGSB被完全切断。
图6B示出了根据第一示例性实施方案的在源极侧编程期间位线BL、SGD、漏极侧未选定WL、选定WL、源极侧未选定WL、源极侧选择栅极SGS、底部源极侧选择栅极SGSB和存储器单元源极线CELSRC的状态。
根据第一示例性实施方案，与相关领域漏极侧编程相比，漏极侧位线BL和SGD维持在0V处，并且由此被切断，并且从源极侧施加VPGM。在该实施方案中，在VSGS下驱动源极侧选择栅极和底部源极侧选择栅极以确保源极侧晶体管接通。同时，在0V下驱动单元侧源极线CELSRC。因此，与相关领域漏极侧编程相比，根据第二示例性实施方案，0V从源极侧而不是漏极侧传递到选定单元。
存在三个可实现源极侧编程的位置。例如，在管芯分类过程期间，在晶圆制造之后，在制造期间。在管芯分类过程中，执行其中可实现源极侧编程的测试。源极侧编程也可在常规用户操作期间和/或擦除操作期间实现。
图7是示出根据第二示例性实施方案的坏触发块隔离的方法的流程图；在常规用户操作期间(1001)，执行坏块检测(1002)。如果确定块不是坏块(1003：否)，则常规用户操作继续(1001)。如果确定块是坏块(1003：是)，则将块标记为坏(1004)，然后确定坏块是否为坏触发块。为此，检测SGD阈值电压(SGD Vt)(1005)。理想的是，SGD Vt应该是非常窄的Vt分布(例如，以约2.5V为中心)，如图8A所示。如果检测到这样的窄SGT Vt分布，则该块被确定为坏块，但不是坏触发块(1006：是)。然而，如果存在断开电路，则与坏触发块一样，SGDVt分布将是具有非常高的左尾的宽分布，如例如图8B所示。如果检测到异常SGDVt分布，则该块被确定为坏触发块(1006：否)。在这种情况下，坏触发块中的字线WL0、WL1和WL2被编程为高Vt状态，如上文所讨论的(1007)。
图9示出了根据第三示例性实施方案的在管芯分类过程中结合源极侧编程的编程方法的流程图。根据该示例性方法，在管芯分类过程期间(3001)，可检测到坏块(3002)。根据该实施方案，检测到的坏块可以是增长坏块(GBB)(3003)。可存在两种不同类型的坏块：从开始就为坏的坏块，以及作为好块开始但随时间推移出现故障的坏块。在这种情况下，故障“增长”，并且坏块可被称为增长坏块(GBB)。如果该块不是坏块(3003：否)，则管芯分类过程继续(3008)直到其完成(3009)。如果该块被确定为坏块(3003：是)，则该块被标记为坏块(3004)，并且确定该块是否为坏触发块(3005)。在该实施方案中，对该块是否为坏触发块的确定(3005和3006)与上文相对于图7所述相同，并且此处将不再重复。在这种情况下，如果确定该块是坏触发块(3006：否)，则对字线WL2、WL1和WL0执行源极侧编程。应当注意，此处相对于源极侧编程描述了三个字线。然而，如本领域的技术人员将理解的，可以对各种数量的字线中的任一者执行该操作的源极侧编程。
图10示出了根据第四示例性实施方案的在常规用户操作期间结合源极侧编程的编程方法的流程图。根据该示例性方法，在常规用户操作期间(4001)，可检测坏块(4002)，在该实施方案中，坏块的发现(4003)、坏块的标记(4004)、以及坏块是否为坏触发块的确定(4005和4006)与上文相对于图7和图9所述相同，并且此处将不再重复。在这种情况下，如果确定坏块是坏触发块(4006：否)，则执行源极侧编程(4007)。
图11示出了根据第五示例性实施方案的结合源极侧编程的擦除方法的流程图。根据该示例性方法，擦除方法包括在擦除块之前执行一些编程操作。这被称为“软编程”。在对块执行编程之后，单元将具有不同的Vt状态。在这种情况下，如果执行擦除，则已经擦除的单元将具有“过度擦除”的问题。因此，在擦除之前执行软编程，以便确保Vt状态类似并且处于将不会发生过度擦除的状态。在第四示例性实施方案的方法中，当接收到擦除命令时(5001)，执行源极侧软编程(5002)。该操作中，从源极侧执行软编程。然后，擦除块(5003)，并且该方法完成(5004)。
图12是示出根据示例性实施方案的系统200和设备250的示意性框图，该系统和设备被配置为实现相对于图6A、图6B、图7、图9、图10和图11所讨论的示例性实施方案中的任一者或多者的方法。计算设备250包括用于存储器设备220的存储器介质222的一个或多个编程电路240。
存储器设备220可至少部分地在计算设备250的存储器系统200上操作和/或与之通信，该计算设备可包括处理器211、易失性存储器212和通信接口213。处理器211可包括一个或多个中央处理单元(CPU)、一个或多个通用处理器、一个或多个专用处理器、一个或多个处理器内核等。
编程电路240可设置在存储器元件223的边缘和/或周边处或朝向该边缘和/或周边设置，邻近和/或靠近存储器介质222的阵列。另选地，该编程电路可设置在集成电路设备的与存储器介质222阵列不同的级、层和/或平面上(例如，处于该阵列下方、与该阵列平行且从该阵列偏移等的CMOS或其他电路)。编程电路240可自动执行本文所述的示例性实施方案的方法的操作，包括但不限于例如自动执行坏块检测、自动将坏块标记为“坏”、自动执行SGD Vt检测、自动确定检测到的SGD Vt分布是否正常；将漏极侧线(包括漏极侧BL和SGD)自动保持在0V处，并且从源极侧向一个或多个字线自动施加编程电压。
图13是示出根据示例性实施方案的编程电路的框图。编程电路240包括源极侧编程电路251、检测电路253和标记电路252。状态源极侧编程电路可以是被配置为执行或传递一个或多个编程循环和/或一个或多个附加编程循环的任何电路，其中漏极侧线维持在0V处，并且编程电压从源极侧施加。例如，源极侧编程电路251可被配置为执行操作1007、2002A、2002B、3007、4007和5002中的任一者或多者，如本文参考图6A、图6B、图7、图9、图10和图11所述。
检测电路可以是被配置为确定块是否为坏块以及/或者坏块是否为坏触发块的任何电路，如本文所述。例如，检测电路可被配置为执行操作1002、1003、1005、1006、2001、30002、3003、3005、3006、4002、4003、4005和4006中的任一者或多者，如本文参考图6A、图6B、图7、图9和图10所述。
标记电路252可以是被配置为将块标记为触发块的任何电路，如本文所述。
存储器设备250可相对于计算设备210设置在任何一个或多个各种位置，并且可包括一个或多个存储器元件223，诸如半导体芯片或封装件或设置在一个或多个印刷电路板、存储外壳和/或其他机械和/或电支撑结构上的其他集成电路设备。例如，存储器设备250可包括一个或多个直插式存储器模块(DIMM)卡、一个或多个扩展卡和/或子卡、存储器卡、通用串行总线(USB)驱动器、固态驱动器(SSD)或其他硬盘驱动器装置，并且/或者可具有另一个存储器和/或存储形状因数。存储器设备250可与计算设备210的主板集成和/或安装在该主板上，安装在计算设备210的端口和/或插槽中，安装在不同计算设备210上，和/或网络215上的专用存储设备上，通过外部总线(例如，外部硬盘驱动器)与计算设备210通信等。
存储器介质222的元件223可包括易失性存储器介质222，诸如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、静态RAM(SRAM)、晶闸管RAM(T-RAM)、零电容RAM(Z-RAM)等。另选地，存储器介质222的元件223可包括非易失性存储器介质222，诸如ReRAM、忆阻器存储器、可编程金属化单元存储器、相变存储器(PCM、PCME、PRAM、PCRAM、双向统一存储器、硫属化物RAM或C-RAM)、NAND闪存存储器(例如，2DNAND闪存存储器、3DNAND闪存存储器)、NOR闪存存储器、纳米随机存取存储器(纳米RAM或NRAM)、基于纳米晶体线的存储器、基于硅氧化物的亚10纳米工艺存储器、石墨烯存储器、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、可编程金属化单元(PMC)存储器、导电桥接RAM(CBRAM)、磁阻RAM(MRAM)、磁存储介质(例如，硬盘、磁带)、光存储介质等。因此，存储器设备250可依赖于例如存储的电压电平或存储的电阻电平。在某些实施方案中，存储器介质222的一个或多个元件223包括存储级存储器(SCM)。
存储器设备250可设置在处理器211的存储器总线上(例如，在与易失性存储器212相同的存储器总线上，在与易失性存储器212不同的存储器总线上，代替易失性存储器212等)。另选地，存储器设备250可设置在计算设备210的外围总线上，诸如外围部件高速互连(PCI Express或PCIe)总线、串行高级技术附件(SATA)总线、并行高级技术附件(PATA)总线、小型计算机系统接口(SCSI)总线、FireWire总线、光纤通道连接、通用串行总线(USB)、PCIe高级交换(PCIe-AS)总线等。另选地，存储器设备250可设置在数据网络215上，诸如以太网、Infiniband网络、通过网络215的小型计算机系统接口(SCSI)远程直接内存存取(RDMA)、存储区域网络(SAN)、局域网(LAN)、广域网(WAN)诸如互联网、另一个有线和/或无线网络215等。
计算设备210还可包括非暂态计算机可读存储介质214。计算机可读存储介质214可具有存储在其上的可执行指令，这些可执行指令被配置为使计算设备210(例如，处理器211)执行本文所述的方法中的一种或多种方法的步骤。例如，编程电路240可包括存储器元件223的硬件、设备驱动程序的计算机可执行程序代码、存储器控制器226的固件和/或用于存储器元件223的存储器介质控制器、另一电子部件等。编程电路240可集成在存储器元件223(例如，管芯上子组选择电路和/或其他集成硬件)上。非易失性存储器控制器226可以通过总线227通信地耦接到非易失性存储器介质222。
存储器设备250可包括管理一个或多个存储器设备250和/或存储器元件223的存储器控制器224，该存储器设备和/或存储器元件中的一者或多者可包括管芯上编程电路240。一个或多个存储器设备250可包括记录、存储器和/或存储设备，诸如固态存储设备和/或半导体存储设备，其被布置和/或划分为多个可寻址的介质存储位置。如本文所用，介质存储位置是指存储器的任何物理单元(例如，存储器设备250上的任何量的物理存储介质)。存储器单元和/或区域可包括但不限于：物理存储位置的页面、存储器分区、块、扇区、集合或集(例如逻辑页面、逻辑块)等。
应当理解，本文所述的示例性实施方案可仅在描述性意义上考虑，而不是出于限制的目的。每个示例性实施方案内的特征或方面的描述可被认为可用于其他示例性实施方案中的其他类似特征或方面。
尽管已结合附图描述了示例性实施方案，但本领域的普通技术人员应当理解，在不脱离以下权利要求书所限定的精神和范围的情况下，可对本发明进行形式和细节上的各种改变。

Claims (12)

1.一种编程方法，所述编程方法包括：
确定存储器单元阵列的多个块中的块包括故障；
在确定所述块包括故障时，将所述块标记为坏块；
检测所述坏块的漏极侧选择栅极上的阈值电压分布；
确定所述阈值电压分布是否异常；以及
如果所述阈值电压分布异常，则经由所述存储器单元阵列的源极侧将电压施加到所述坏块的至少一个字线。
2.根据权利要求1所述的编程方法，其中所述存储器单元阵列为3DNAND闪存存储器。
3.根据权利要求1所述的编程方法，其中所述至少一个字线包括最靠近所述存储器单元阵列的所述源极侧的三个字线。
4.根据权利要求1所述的编程方法，其中经由所述存储器单元阵列的所述源极侧将所述电压施加到所述坏块的所述至少一个字线包括：
在0V下驱动所述坏块的漏极侧位线和漏极侧选择栅极；
向所述坏块的源极侧选择栅极施加非零电压；以及
在0V下驱动连接到所述坏块的源极线。
5.一种非易失性存储器存储系统，所述非易失性存储器存储系统包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元块；和
编程电路，所述编程电路包括：
标记电路，所述标记电路被配置为在确定所述多个块中的块包括故障时，将所述块标记为坏块；
检测电路，所述检测电路被配置为检测所述坏块的漏极侧选择栅极上的阈值电压分布，并确定所述阈值电压分布是否异常；以及
源极侧编程电路，所述源极侧编程电路被配置为在确定所述阈值电压异常时，经由所述存储器单元阵列的源极侧将电压施加到所述坏块的至少一个字线。
6.根据权利要求5所述的系统，其中所述存储器单元阵列为3D NAND闪存存储器。
7.根据权利要求5所述的系统，其中所述至少一个字线包括最靠近所述存储器单元阵列的所述源极侧的三个字线。
8.根据权利要求5所述的系统，其中所述源极侧编程电路被进一步配置为通过以下方式将所述电压施加到所述至少一个字线：
在0V下驱动所述坏块的漏极侧位线和漏极侧选择栅极；
向所述坏块的源极侧选择栅极施加非零电压；以及
在0V下驱动连接到所述坏块的源极线。
9.一种具有记录在其上的程序的非易失性计算机可读介质，所述程序在由处理器执行时使所述处理器执行包括以下的方法：
确定存储器单元阵列的多个块中的块包括故障；
在确定所述块包括故障时，将所述块标记为坏块；
检测所述坏块的漏极侧选择栅极上的阈值电压分布；
确定所述阈值电压分布是否异常；
如果所述阈值电压分布异常，则经由所述存储器单元阵列的源极侧将电压施加到所述坏块的至少一个字线。
10.根据权利要求9所述的非易失性计算机可读介质，其中所述存储器单元阵列为3DNAND闪存存储器。
11.根据权利要求9所述的非易失性计算机可读介质，其中所述至少一个字线包括最靠近所述存储器单元阵列的所述源极侧的三个字线。
12.根据权利要求9所述的非易失性计算机可读介质，其中经由所述存储器单元阵列的所述源极侧将所述电压施加到所述坏块的所述至少一个字线包括：
在0V下驱动所述坏块的漏极侧位线和漏极侧选择栅极；
向所述坏块的源极侧选择栅极施加非零电压；
在0V下驱动连接到所述坏块的源极线。
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