CN113161351A - 双极晶体管集成高压启动电阻的器件结构及制造方法 - Google Patents
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Abstract
本发明公开了双极晶体管集成高压启动电阻的器件结构及制造方法。双极晶体管集成高压启动电阻的器件结构，包括衬底；衬底的上方设有高阻区；高阻区上开设有第一窗口，第一窗口内形成有第一填充层；第一窗口与第二窗口相邻设置，第二窗口内形成有第二填充层；高阻区的边缘以及第二填充层内开设有第三窗口，第三窗口内形成有第三填充层；还包括一覆盖在高阻区上方的氧化层，氧化层内埋设有多晶硅条从内至外螺旋状设置的多晶硅层；第一金属层与位于高阻区边缘的第三填充层以及多晶硅层短接；第二金属层与多晶硅层以及第二填充层短接；第三金属层与位于第二填充层内的第三填充层短接。通过集成高压上电启动电阻，提高器件的集成度，降低电路的成本。
Description
技术领域
本发明涉及半导体器件领域，具体涉及双晶体管及制造方法。
背景技术
现在主流的电源管理技术是一颗控制IC芯片加上一颗功率型晶体管芯片，组装在一起形成一个AC-DC的器件随着技术的进步，电子产品越来普及，电子产品所需要的能量来自于我们的高压交流电，但是高压交流电并不能直接用于电子产品中，它需要通过交流转直流的 AC-DC电源管理技术作为强电与弱电的桥梁，只要涉及到需要高压交流电进行供电的就必须要这个桥梁，因此这个桥梁的地位和作用越来越强。
随着整机市场对成本控制的要求增大，高反压双极型分立器件由于具备成本低、高电压、大功率、可靠性佳的优点，而作为AC-DC内的功率开关机器件。与电源管理芯片合封后，用来替换直接在IC内集成高压大功率的器件，在成本上具有明显的优势。有效降低低压电源管理IC内集成高压大功率器件的难度、成本，有效提高产品的良率。
随着高反压双极型晶体管设计的不断优化，而且由于MOSFET制造掩模工序多而成本较高，并且在小功率电源中，终端很多都简省了RCD吸收回路，需要功率晶体管的电压达到850V以上，而MOS管的电压做到850V以上时，RDSON将会增加很多，除了成本方面没有优势外，导通功耗占比非常大，因此功率型双极型晶体管开关管的选择逐渐成为选择的方向。
典型的高压大功率器件电路图，如图1所示AC-DC控制器中已经合封了高反压功率双极型晶体管作为功率开关器件，高反压功率双极型晶体管的集电极从AC-DC的5、6脚引出，接入电路。如图1所示的AC-DC上电后启动需要经过R6、R7、R8上电启动电阻给IC供电，使得开关电源工作，开关电源工作后，可以通过高频变压器的5、6端给IC提供电能，由于这几颗电阻也是直接接到高压电路上的，因此属于高压型电阻，并且电阻阻值一般是要在1.7MΩ以上。整机电路需要的外围元器件还是比较多的，因此整机的电路成本也相对较高。将上电启动电阻集成到AC-DC内部就成为了必然的需求。早期的解决方案中，有在控制IC上集成电阻，也有在设计一种新的封装形式，在封装的管脚上再合封一只电阻，但是都因为成本高、工艺复杂或者良率问题都不如把上电电阻集成在高反压功率双极晶体管芯片上。
如果直接集成到管理IC上需要考虑高压、低压隔离问题，同时由于电阻阻值较大，需要的面积也较大，成本也会增大较多。而如图1典型的AC-DC电路结构图所示的AC-DC控制器中合封的高反压功率双极型晶体管本来就是高压型器件，因此在高反压功率双极型晶体管上集成高压上电启动电阻有着较大的市场需求。
发明内容
本发明的目的是目的是为了在高反压功率双极型晶体管上集成高压上电启动电阻，提高器件的集成度，降低电路的成本，提供一种双极晶体管集成高压启动电阻的器件结构及制造方法，获得高可靠性、高安全性、高集成的功率型器件。
本发明的技术方案是：双极晶体管集成高压启动电阻的器件结构，其特征在于，包括第一导电类型的衬底，所述衬底的底部设有氧化封挡层；
所述衬底的上方设有高阻区；
所述高阻区上开设有第一窗口，第一窗口内形成有第二导电类型的第一填充层；
所述第一窗口与第二窗口相邻设置，第二窗口的深度大于所述第一窗口的深度，所述第二窗口内形成有第二导电类型的第二填充层；
所述高阻区的边缘以及所述第二填充层内开设有第三窗口，所述第二窗口以及所述第三窗口位于所述第一窗口的不同侧，所述第三窗口内形成有第一导电类型的第三填充层；
还包括一覆盖在所述高阻区上方的氧化层，所述氧化层内埋设有多晶硅条从内至外螺旋状设置的多晶硅层；
还包括从左至右依次排布的第一金属层、第二金属层以及第三金属层；
所述第一金属层与位于所述高阻区边缘的第三填充层以及所述多晶硅层短接；
所述第二金属层与所述多晶硅层以及所述第二填充层短接；
所述第三金属层与位于所述第二填充层内的第三填充层短接。
通过本发明结构来在高反压功率双极型晶体管上集成高压上电启动电阻，通过淀积多晶硅层作为电阻载体，提高器件的集成度，降低电路的成本。采用等间距的螺旋结构的多晶硅层，可以均匀分布电阻上的压降，从而减小电阻对器件的击穿电压影响，保证电压满足要求。
进一步优选地，所述氧化层包括位于所述多晶硅层下方的下层氧化层以及位于所述多晶硅层上方的上层氧化层；
所述下层氧化层包括采用LPCVD工艺生长的UDO氧化层；
所述上层氧化层包括采用APCVD工艺生长的复合氧化层，复合氧化层分别为从下至上依次设置的UDO氧化层、PSG氧化层以及UDO氧化层。
通过采用LPCVD生长氧化层作为电阻载体的下隔离，通过APCVD生长氧化层作为电阻载体的上隔离，工艺简单、易于实现。
进一步优选地，衬底的制备方法为高电阻率30-70欧姆每厘米的硅N型晶向<111>单晶片，在单晶片的双面采用液态POCL3源进行重掺杂磷，重掺杂后的方块电阻小于0.5欧姆每方块，重掺完成后在炉管内完成1286℃的高温扩散，扩散的深度在160-240微米之间，扩散完成后，形成所述衬底。
进一步优选地，高阻区的厚度为70-100微米。
进一步优选地，所述多晶硅条的宽度为3-7微米，相邻的所述多晶硅条的间隔为3-4微米。
进一步优选地，所述第三填充层的结深为6-10微米。
进一步优选地，所述第四填充层的结深为14-22微米。
进一步优选地，所述多晶硅层通过所述第一金属层与集电极相连。集电极也就是衬底。
进一步优选地，所述第一填充层内注入有硼原子；
所述第二填充层采用液态B2O3源填充后注入硼原子；
第三填充层内掺杂有液态磷源。
进一步优选地，所述第一金属层以及所述第二金属层与所述多晶硅层的最外圈的相对端相连。所述多晶硅层的螺旋圈数为6-14。因电路需要从集电极取电，通过版图设计可以简省封装过程中的打线连接；通过短接结构将电阻一段与器件高压端等电位，降低隔离氧化层厚度的要求。
双极晶体管集成高压启动电阻的器件结构的制造方法，其特点在于，其包括以下步骤：
步骤一、采用高电阻率30-70欧姆每厘米的硅N型晶向<111>单晶片，在单晶片的双面采用液态POCL3源进行重掺杂磷，重掺杂后的方块电阻小于0.5欧姆每方块，重掺完成后在炉管内完成1286℃的高温扩散，扩散的深度在160-240微米之间，扩散完成后，形成衬底区1，生产1-2微米厚的氧化层，对重掺的磷进行封挡，进而形成从上至下依次为氧化封挡层、衬底、高阻区、衬底以及氧化封挡层；
通过磨抛的方式露出高阻区，所述高阻区的厚度为70-100微米；
步骤二、在炉管内生长800-1000埃的一次氧化层，通过光刻的方式形成终端的掺杂的第一窗口，采用光刻胶作为阻挡层，向第一窗口内注入1E12～1E13剂量的硼原子，随后去除表面的光刻胶，刻蚀出后续需要对位的对版标记。本工序的目的是为了在形成双极性晶体管的终端同时，采用带胶注入的方式减小后续电阻光刻时的台阶，提高产品的精度和良率。
步骤三、利用炉管退火的方式将第一窗口内的杂质推到一定的结深并且生长厚度在6000 埃-12000埃的二次氧化层，结深通常在6-10微米。
步骤四、在第一窗口的内部，用光刻的方式形成第二窗口，采用液态B2O3源将整个硅片涂满，利用炉管进行恒定源扩散向第二窗口内进行掺杂杂质B，掺杂后的方块在20-40欧姆每方块，出炉后采用湿法腐蚀的方式泡除表面的高浓度的硼硅玻璃层，保留第二窗口的氧化层；随后再次用炉管的高温氧化扩散的方式调整第二窗口内的硼的浓度梯度，第二窗口的结深在 14-22微米，形成位于上方的三次氧化层；
步骤五、在第二窗口的内部和芯片的最外围利用光刻的方式形成第三窗口，在第三窗口内利用炉管采用液态磷源作为杂质源进行掺杂，掺杂后的方块电阻要求在10-20欧姆每方块；出炉后去除高浓度的PSG，避免PSG对后续的高压启动电阻进行掺杂；利用炉管采用氢氧合成氧化和高温扩散的方法，将hFE做到8-12，形成位于上方的四次氧化层以及填充在第三窗口内的第三填充层，第三填充层为源区；
步骤六、四次氧化层的上方采用LPCVD的方式淀积一层2000-4000埃的UDO氧化层作为电阻的下部隔离；
步骤七、在UDO氧化层上采用LPCVD的方式淀积4000-8000埃的多晶硅，在多晶硅上采用离子注入的方式对多晶硅进行掺杂，掺杂后采用600-900摄氏度的氮气退火对注入后的圆片进行退火，修复注入的损伤避免后续的多晶光刻脱胶，采用投影或步进光刻方式进行多晶光刻，形成多晶硅条从内至外螺旋状设置的多晶硅层，保留的多晶硅条的宽度为3-7微米，相邻的多晶硅条的间隔3-4微米；
步骤八、采用APCVD的方式在上方淀积6000-12000埃的从下至上依次为UDO氧化层、 PSG氧化层以及UDO氧化层组合的多层结构氧化层，多层结构氧化层作为电阻的上部隔离；在炉管中采用1100-1200℃的掺氯氛围进行退火。退火的目的有①改善双极型晶体管的击穿，②将双极型晶体管的hFE做到目标范围，③对多晶内的杂质进行扩散，④使杂质能够均匀分布到多晶内部，⑤同时对多层结构氧化层进行致密化。
步骤九、采用光刻的方式在第二窗口、第三窗口、多晶硅层的内部形成引线用的接触孔，采用蒸发的方式在圆片的上部形成3.5-5微米的铝薄膜，采用光刻方式去除短路部分，形成金属层，使得电阻(多晶硅层)的一端与双极型晶体管的集电极(衬底)相连，另一端或与双极型晶体管的基区(第二填充层)相连或保留有单独球焊的压区；
步骤十、在金属层的外部涂布一层聚酰亚胺光刻胶(留有锯片和封装球焊用的PAD区) 形成保护层。
在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。
本发明的积极进步效果在于：
1)通过本发明结构来在高反压功率双极型晶体管上集成高压上电启动电阻，提高器件的集成度，降低电路的成本。
2)本发明在不另外增加芯片面积的基础上，通过优化双极性晶体管的终端掺杂方式减小台阶，通过采用LPCVD生长氧化层作为下隔离，通过淀积多晶硅作为电阻载体，通过注入的剂量和电阻的条宽控制电阻的大小，通过增加退火改善光刻脱胶问题，通过APCVD生长氧化层作为上隔离，工艺简单、易于实现。
附图说明
图1为背景技术中的高压大功率器件电路图；
图2为本发明具体实施例1双极晶体管集成高压启动电阻的器件结构的一种结构示意图。
具体实施方式
下面结合附图对本发明做进一步的说明。
参见图2，具体实施例1，双极晶体管集成高压启动电阻的器件结构，包括第一导电类型的衬底1，衬底1的底部设有氧化封挡层；衬底1的上方设有高阻区2；高阻区2上开设有第一窗口，第一窗口内形成有第二导电类型的第一填充层3；第一窗口与第二窗口相邻设置，第二窗口的深度大于第一窗口的深度，第二窗口内形成有第二导电类型的第二填充层4；高阻区2的边缘以及第二填充层4内开设有第三窗口，第二窗口以及第三窗口位于第一窗口的不同侧，第三窗口内形成有第一导电类型的第三填充层5；还包括一覆盖在高阻区2上方的氧化层6，氧化层6内埋设有多晶硅条从内至外螺旋状设置的多晶硅层7；还包括金属层8，金属层8包括从左至右依次排布的第一金属层、第二金属层以及第三金属层；第一金属层与位于高阻区2边缘的第三填充层5以及多晶硅层短接；第二金属层与多晶硅层7以及第二填充层4短接；第三金属层与位于第二填充层4内的第三填充层5短接。在金属层的外部与封装的连接层外部涂布一层聚酰亚胺光刻胶(留有锯片和封装球焊用的PAD区)形成保护层9。
通过本发明结构来在高反压功率双极型晶体管上集成高压上电启动电阻，通过淀积多晶硅层作为电阻载体，提高器件的集成度，降低电路的成本。采用等间距的螺旋结构的多晶硅层，可以均匀分布电阻上的压降，从而减小电阻对器件的击穿电压影响，保证电压满足要求。
氧化层6包括位于多晶硅层下方的下层氧化层以及位于多晶硅层上方的上层氧化层；下层氧化层包括采用LPCVD工艺生长的UDO氧化层；上层氧化层包括采用APCVD工艺生长的复合氧化层，复合氧化层分别为从下至上依次设置的UDO氧化层、PSG氧化层以及UDO氧化层。PSG氧化层也就是磷硅玻璃层。UDO氧化层为氧化硅沉积层。通过采用LPCVD生长氧化层作为电阻载体的下隔离，通过APCVD生长氧化层作为电阻载体的上隔离，工艺简单、易于实现。
衬底1的制备方法为高电阻率30-70欧姆每厘米的硅N型晶向<111>单晶片，在单晶片的双面采用液态POCL3源进行重掺杂磷，重掺杂后的方块电阻小于0.5欧姆每方块，重掺完成后在炉管内完成1286℃的高温扩散，扩散的深度在160-240微米之间，扩散完成后，形成衬底 1。
高阻区2的厚度为70-100微米。多晶硅条的宽度为3-7微米，相邻的多晶硅条的间隔为 3-4微米。第三填充层5的结深为6-10微米。第四填充层的结深为14-22微米。
多晶硅层通过第一金属层与集电极相连。集电极也就是衬底1。第一填充层3内注入有硼原子；第二填充层4采用液态B2O3源填充后注入硼原子；第三填充层5内掺杂有液态磷源。
双极晶体管集成高压启动电阻的器件结构的制造方法，包括以下步骤：
步骤一、采用高电阻率30-70欧姆每厘米的硅N型晶向<111>单晶片，在单晶片的双面采用液态POCL3源进行重掺杂磷，重掺杂后的方块电阻小于0.5欧姆每方块，重掺完成后在炉管内完成1286℃的高温扩散，扩散的深度在160-240微米之间，扩散完成后，形成衬底区，生产1-2微米厚的氧化层，对重掺的磷进行封挡，进而形成从上至下依次为氧化封挡层、衬底1、高阻区、衬底1以及氧化封挡层；
通过磨抛的方式露出高阻区2，高阻区2的厚度为70-100微米；
步骤二、在炉管内生长800-1000埃的一次氧化层，通过光刻的方式形成终端的掺杂的第一窗口，采用光刻胶作为阻挡层，向第一窗口内注入1E12～1E13剂量的硼原子，随后去除表面的光刻胶，刻蚀出后续需要对位的对版标记。本工序的目的是为了在形成双极性晶体管的终端同时，采用带胶注入的方式减小后续电阻光刻时的台阶，提高产品的精度和良率。
步骤三、利用炉管退火的方式将第一窗口内的杂质推到一定的结深并且生长厚度在6000 埃-12000埃的二次氧化层，结深通常在6-10微米。
步骤四、在第一窗口的内部，用光刻的方式形成第二窗口，采用液态B2O3源将整个硅片涂满，利用炉管进行恒定源扩散向第二窗口内进行掺杂杂质B，掺杂后的方块在20-40欧姆每方块，出炉后采用湿法腐蚀的方式泡除表面的高浓度的硼硅玻璃层，保留第二窗口的氧化层；随后再次用炉管的高温氧化扩散的方式调整第二窗口内的硼的浓度梯度，第二窗口的结深在 14-22微米，形成位于上方的三次氧化层；
步骤五、在第二窗口的内部和芯片的最外围利用光刻的方式形成第三窗口，在第三窗口内利用炉管采用液态磷源作为杂质源进行掺杂，掺杂后的方块电阻要求在10-20欧姆每方块；出炉后去除高浓度的PSG，避免PSG对后续的高压启动电阻进行掺杂；利用炉管采用氢氧合成氧化和高温扩散的方法，将hFE做到8-12，形成位于上方的四次氧化层以及填充在第三窗口内的第三填充层5，第三填充层5为源区；
步骤六、四次氧化层的上方采用LPCVD的方式淀积一层2000-4000埃的UDO氧化层作为电阻的下部隔离；
步骤七、在UDO氧化层上采用LPCVD的方式淀积4000-8000埃的多晶硅，在多晶硅上采用离子注入的方式对多晶硅进行掺杂，掺杂后采用600-900摄氏度的氮气退火对注入后的圆片进行退火，修复注入的损伤避免后续的多晶光刻脱胶，采用投影或步进光刻方式进行多晶光刻，形成多晶硅层，保留的多晶硅条的宽度为3-7微米，相邻的多晶硅条的间隔3-4微米；
步骤八、采用APCVD的方式在上方淀积6000-12000埃的从下至上依次为UDO氧化层、 PSG氧化层以及UDO氧化层组合的多层结构氧化层，多层结构氧化层作为电阻的上部隔离；在炉管中采用1100-1200℃的掺氯氛围进行退火。退火的目的有①改善双极型晶体管的击穿，②将双极型晶体管的hFE做到目标范围，③对多晶内的杂质进行扩散，④使杂质能够均匀分布到多晶内部，⑤同时对多层结构氧化层进行致密化。
步骤九、采用光刻的方式在第二窗口、第三窗口、多晶硅层的内部形成引线用的接触孔，采用蒸发的方式在圆片的上部形成3.5-5微米的铝薄膜，采用光刻方式去除短路部分，形成金属层，使得电阻(多晶硅层)的一端与双极型晶体管的集电极(衬底1)相连，另一端或与双极型晶体管的基区(第二填充层4)相连或保留有单独球焊的压区；
步骤十、在金属层的外部与封装的连接层外部涂布一层聚酰亚胺光刻胶(留有锯片和封装球焊用的PAD区)形成保护层。
本发明通过结构来在高反压功率双极型晶体管上集成高压上电启动电阻，提高器件的集成度，降低电路的成本。本发明在不另外增加芯片面积的基础上，通过优化双极性晶体管的终端掺杂方式减小台阶，通过采用LPCVD生长氧化层作为下隔离，通过淀积多晶硅作为电阻载体，通过注入的剂量和电阻的条宽控制电阻的大小，通过增加退火改善光刻脱胶问题，通过APCVD生长氧化层作为上隔离，工艺简单、易于实现。
本发明产品的性能参数如下：
以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.双极晶体管集成高压启动电阻的器件结构，其特征在于，包括第一导电类型的衬底，所述衬底的底部设有氧化封挡层；
所述衬底的上方设有高阻区；
所述高阻区上开设有第一窗口，第一窗口内形成有第二导电类型的第一填充层；
所述第一窗口与第二窗口相邻设置，第二窗口的深度大于所述第一窗口的深度，所述第二窗口内形成有第二导电类型的第二填充层；
所述高阻区的边缘以及所述第二填充层内开设有第三窗口，所述第二窗口以及所述第三窗口位于所述第一窗口的不同侧，所述第三窗口内形成有第一导电类型的第三填充层；
还包括一覆盖在所述高阻区上方的氧化层，所述氧化层内埋设有多晶硅条从内至外螺旋状设置的多晶硅层；
还包括金属层，所述金属层包括从左至右依次排布的第一金属层、第二金属层以及第三金属层；
所述第一金属层与位于所述高阻区边缘的第三填充层以及所述多晶硅层短接；
所述第二金属层与所述多晶硅层以及所述第二填充层短接；
所述第三金属层与位于所述第二填充层内的第三填充层短接。
2.根据权利要求1所述的双极晶体管集成高压启动电阻的器件结构，其特征在于：所述氧化层包括位于所述多晶硅层下方的下层氧化层以及位于所述多晶硅层上方的上层氧化层；
所述下层氧化层包括采用LPCVD工艺生长的UDO氧化层；
所述上层氧化层包括采用APCVD工艺生长的复合氧化层，复合氧化层分别为从下至上依次设置的UDO氧化层、PSG氧化层以及UDO氧化层。
3.根据权利要求1所述的双极晶体管集成高压启动电阻的器件结构，其特征在于：衬底的制备方法为高电阻率30-70欧姆每厘米的硅N型晶向<111>单晶片，在单晶片的双面采用液态POCL3源进行重掺杂磷，重掺杂后的方块电阻小于0.5欧姆每方块，重掺完成后在炉管内完成1286℃的高温扩散，扩散的深度在160-240微米之间，扩散完成后，形成所述衬底。
4.根据权利要求1所述的双极晶体管集成高压启动电阻的器件结构，其特征在于：高阻区的厚度为70-100微米。
5.根据权利要求1所述的双极晶体管集成高压启动电阻的器件结构，其特征在于：所述多晶硅条的宽度为3-7微米，相邻的所述多晶硅条的间隔为3-4微米。
6.根据权利要求1所述的双极晶体管集成高压启动电阻的器件结构，其特征在于：所述第三填充层的结深为6-10微米。
7.根据权利要求1所述的双极晶体管集成高压启动电阻的器件结构，其特征在于：所述第四填充层的结深为14-22微米。
8.根据权利要求1所述的双极晶体管集成高压启动电阻的器件结构，其特征在于：所述多晶硅层通过所述第一金属层与集电极相连。
9.根据权利要求1所述的双极晶体管集成高压启动电阻的器件结构，其特征在于：所述第一填充层内注入有硼原子；
所述第二填充层采用液态B2O3源填充后注入硼原子；
第三填充层内掺杂有液态磷源。
10.双极晶体管集成高压启动电阻的器件结构的制造方法，其特点在于，其包括以下步骤：
步骤一、采用高电阻率30-70欧姆每厘米的硅N型晶向<111>单晶片，在单晶片的双面采用液态POCL3源进行重掺杂磷，重掺杂后的方块电阻小于0.5欧姆每方块，重掺完成后在炉管内完成1286℃的高温扩散，扩散的深度在160-240微米之间，扩散完成后，形成衬底区，生产1-2微米厚的氧化层，对重掺的磷进行封挡，进而形成从上至下依次为氧化封挡层、衬底、高阻区、衬底以及氧化封挡层；
通过磨抛的方式露出高阻区，高阻区的厚度为70-100微米；
步骤二、在炉管内生长800-1000埃的一次氧化层，通过光刻的方式形成终端的掺杂的第一窗口，采用光刻胶作为阻挡层，向第一窗口内注入1E12～1E13剂量的硼原子，随后去除表面的光刻胶，刻蚀出后续需要对位的对版标记；
步骤三、利用炉管退火的方式将第一窗口内的杂质推到一定的结深并且生长厚度在6000埃-12000埃的二次氧化层，结深在6-10微米；
步骤四、在第一窗口的内部，用光刻的方式形成第二窗口，采用液态B2O3源将整个硅片涂满，利用炉管进行恒定源扩散向第二窗口内进行掺杂杂质B，掺杂后的方块在20-40欧姆每方块，出炉后采用湿法腐蚀的方式泡除表面的高浓度的硼硅玻璃层，保留第二窗口的氧化层；随后再次用炉管的高温氧化扩散的方式调整第二窗口内的硼的浓度梯度，第二窗口的结深在14-22微米，形成位于上方的三次氧化层；
步骤五、在第二窗口的内部和芯片的最外围利用光刻的方式形成第三窗口，在第三窗口内利用炉管采用液态磷源作为杂质源进行掺杂，掺杂后的方块电阻要求在10-20欧姆每方块；出炉后去除高浓度的PSG，避免PSG对后续的高压启动电阻进行掺杂；利用炉管采用氢氧合成氧化和高温扩散的方法，将hFE做到8-12，形成位于上方的四次氧化层以及填充在第三窗口内的第三填充层；
步骤六、四次氧化层的上方采用LPCVD的方式淀积一层2000-4000埃的UDO氧化层作为电阻的下部隔离；
步骤七、在UDO氧化层上采用LPCVD的方式淀积4000-8000埃的多晶硅，在多晶硅上采用离子注入的方式对多晶硅进行掺杂，掺杂后采用600-900摄氏度的氮气退火对注入后的圆片进行退火，修复注入的损伤避免后续的多晶光刻脱胶，采用投影或步进光刻方式进行多晶光刻，形成多晶硅条从内至外螺旋状设置的多晶硅层，保留的多晶硅条的宽度为3-7微米，相邻的多晶硅条的间隔3-4微米；
步骤八、采用APCVD的方式在上方淀积6000-12000埃的从下至上依次为UDO氧化层、PSG氧化层以及UDO氧化层组合的多层结构氧化层，多层结构氧化层作为电阻的上部隔离；在炉管中采用1100-1200℃的掺氯氛围进行退火；
步骤九、采用光刻的方式在第二窗口、第三窗口、多晶硅层的内部形成引线用的接触孔，采用蒸发的方式在圆片的上部形成3.5-5微米的铝薄膜，采用光刻方式去除短路部分，形成金属层；
步骤十、在金属层的外部涂布一层聚酰亚胺光刻胶形成保护层。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559349A (en) * | 1995-03-07 | 1996-09-24 | Northrop Grumman Corporation | Silicon integrated circuit with passive devices over high resistivity silicon substrate portion, and active devices formed in lower resistivity silicon layer over the substrate |
| CN1289150A (zh) * | 1999-09-21 | 2001-03-28 | 罗姆股份有限公司 | 半导体装置 |
| CN1352806A (zh) * | 1999-05-17 | 2002-06-05 | 艾利森电话股份有限公司 | 改进的射频功率晶体管 |
| CN101681909A (zh) * | 2007-06-14 | 2010-03-24 | 国际商业机器公司 | 垂直电流受控绝缘体上硅(soi)器件及其形成方法 |
| CN101960592A (zh) * | 2008-02-25 | 2011-01-26 | 韩国电子通信研究院 | 用于防止金属绝缘体相变装置的自发热的电路和用于制作该电路的集成装置的方法 |
| CN104362149A (zh) * | 2014-09-18 | 2015-02-18 | 成都星芯微电子科技有限公司 | 基于螺旋状多晶硅式场效应管充电的半导体启动器件及制造工艺 |
| CN108091689A (zh) * | 2016-11-21 | 2018-05-29 | 安世有限公司 | 半导体器件 |
| CN111584483A (zh) * | 2019-02-19 | 2020-08-25 | 半导体组件工业公司 | 形成半导体器件的方法及其结构 |
-
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559349A (en) * | 1995-03-07 | 1996-09-24 | Northrop Grumman Corporation | Silicon integrated circuit with passive devices over high resistivity silicon substrate portion, and active devices formed in lower resistivity silicon layer over the substrate |
| CN1352806A (zh) * | 1999-05-17 | 2002-06-05 | 艾利森电话股份有限公司 | 改进的射频功率晶体管 |
| CN1289150A (zh) * | 1999-09-21 | 2001-03-28 | 罗姆股份有限公司 | 半导体装置 |
| CN101681909A (zh) * | 2007-06-14 | 2010-03-24 | 国际商业机器公司 | 垂直电流受控绝缘体上硅(soi)器件及其形成方法 |
| CN101960592A (zh) * | 2008-02-25 | 2011-01-26 | 韩国电子通信研究院 | 用于防止金属绝缘体相变装置的自发热的电路和用于制作该电路的集成装置的方法 |
| CN104362149A (zh) * | 2014-09-18 | 2015-02-18 | 成都星芯微电子科技有限公司 | 基于螺旋状多晶硅式场效应管充电的半导体启动器件及制造工艺 |
| CN108091689A (zh) * | 2016-11-21 | 2018-05-29 | 安世有限公司 | 半导体器件 |
| CN111584483A (zh) * | 2019-02-19 | 2020-08-25 | 半导体组件工业公司 | 形成半导体器件的方法及其结构 |
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