CN1131480C - 缓冲器管理装置及改进缓冲器的使用率及存取性能的方法 - Google Patents

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Abstract

一种缓冲器管理装置及方法，用以改进数据处理系统中缓冲器的利用率及存取性能。缓冲器装置位于两元件之间。缓冲器装置具有数个用来暂存被传输数据的存储区、第一标记存储器、第二标记存储器以及模式切换电路。各存储区具有数个存储段。在线路模式中，第一标记存储器存储寻址信息，存储区用做数据存储单元。在页面模式中，第二标记存储器存储寻址信息，存储段则用做数据存储单元。因此，不同要求所携带的数据可合并于相同的存储区。

Description

缓冲器管理装置及改进缓冲器的 使用率及存取性能的方法
技术领域
本发明涉及数据处理系统的数据缓冲技术，尤其是涉及一种缓冲器管理装置，其可以在存取数据处理系统的系统控制器中的缓冲器装置时，改进缓冲器使用率及降低错页(page miss)的发生。
背景技术
数据缓冲是目前数据处理系统至关重要的问题。一般来说，数据缓冲技术用于两种操作环境下以改进数据传输的性能。第一种操作环境是指数据传送的源端与目标端是操作于不同的速度下。例如在源端的数据传送速度比目标端高的通讯系统中，目标端便需要足够的缓冲存储器以缓冲输入数据。第二种操作环境是指具有很多源装置却只有几个或一个目标装置的情况。例如，数据处理系统的系统控制器需要一个或数个缓冲器装置以有效地控制连接装置间的数据传输。
图1(现有技术)是已知数据处理系统位于系统控制器20附近的局部方框图。如图1所示，系统控制器20连接(或连接)于处理器10、显示系统60、外围设备总线32及主存储器40之间。这些元件在数据处理系统中的功能简单描述如下。
处理器10一般是数据处理系统的处理中心，用以接收指令并依序执行。在执行期间，处理器10从存储介质中取出要求的程序或数据码，并将执行结果送回。主存储器40(一般是由动态随机存取存储器(DRAM)组成)通常是主要的程序/数据来源，这是因为其具有比其他存储介质(除静态随机存取存储器SRAM以外)短的存取时间。外围设备总线32则用于其他外围设备与数据处理系统的桥接(或连接)。以下在提到外围设备总线32时，是指连接于外围设备总线32的装置。显示系统60用以视频显示数据处理系统的用户接口。已知显示系统60的显示通过连接于外围设备总线的视频卡实现。目前数据处理系统则采用较新的结构，直接将显示系统60连接至系统控制器20，以改进其显示性能。最后，系统控制20是一个桥接装置，以作为处理器10、显示系统60、外围设备总线32及主存储器40的接口，如图1所示。
另外，图1显示的系统控制器20的缓冲装置，用以控制连接元件间的数据传输至目标元件(通常是主存储器40)，它包括处理器10、显示系统60、外围设备总线32。图1所示系统控制器20的缓冲装置具有存储器控制器201、处理器缓冲器203、显示缓冲器205、外围设备缓冲器207及缓冲器管理电路209。
处理器缓冲器203、显示缓冲器205及外围设备缓冲器207分别用以缓冲处理器10、显示系统60及外围设备总线32的输入数据或要求。各缓冲器(203、205、207)可暂存数项数据。另外，处理器缓冲器203、显示缓冲器205及外围设备缓冲器207则由缓冲器管理电路209控制。存储器控制器201(用以存取主存储器40)是依序处理存储于这些缓冲器的数据。简而言之，处理器10、显示系统60及外围设备总线32是在缓冲器管理电路209的控制下，将数据送至对应的缓冲器装置。然后，存储器控制器201便进行存取操作，以将存储于这些缓冲器装置的数据送至主存储器40。明显地，图1虽然只有将数据自数个元件(处理器10、显示系统60及外围设备总线32)送至主存储器40的例子，但是也可以适用于其他不同的情况。
处理器缓冲器203、显示缓冲器205及外围设备缓冲器207通常各具有数个存储区。各存储区无论其大小，都可以缓冲一项数据。图2(现有技术)是已知数据处理系统中处理器缓冲器的内部结构示意图。如图2所示，处理器缓冲器203分别具有四个存储区203a、203b、203c、203d。另外，各存储区则包括32个存储器单元，其中，各存储器单元是一个字节。然而本领域技术人员可知，各存储区中的存储器单元数目是可以随不同应用而改变的。
存储区203a、203b、203c及203d是暂存处理器10送出要求的数据。在图2中，存储区203a-203d的斜线部分表示具有数据的存储器单元。一般来说，存储器控制器201会依序处理存储在这些存储区内的数据。另外，如图2所示，四个标记存储器209a-209d嵌入缓冲器管理电路209，其分别专用于存储区203a-203d。这些标记存储器(209a-209d)存储着相应存储区(203a-203d)中存储的数据的寻址信息。一般来说，各标记存储器是存储对应存储区中各存储器单元的地址的公用位。
在这个例子里，假设一个存储区存储的数据的寻址具有三十二位，即a31：a0。因此，各标记存储器209a-209d最少应存储二十七位，即a31：a5，作为同存储区中各存储器单元的地址的公用位，存储于标记存储器的寻址信息与存储于对应存储区的数据间的关系可利用下面的例子解释。假设存储于标记存储器209a的寻址信息为AF01A1[100]，其中，未加括号的寻址信息“AF01A1”是十六进制格式且对应于地址位a31：a8；另外加括号的寻址信息“[100]”则是二进制格式且对应于寻址位a7：a5。因此，暂存于存储区203a数据的位置(存储区203a的阴影部分)便可以根据包含于标记存储器209的寻址信息以及存储器单元的序列而确定。图3(现有技术)是表示存储区203a的寻址机理。根据图3所示的寻址机理，存储于存储区203a的数据的地址是AF01A14A-AF01A14E。
然而，很明显，已知缓冲器装置无法有效地使用缓冲存储器。在已知缓冲器中，任何只有一个或数个字节的数据仍会占用一个存储区，如图2所示的存储区203b、203c。已知的解决办法是减少每个存储区所包含的存储器单元数目。举例来说，存储器单元的数目可以减少至八个，由此便可以改进类似于存储区203b、203c的存储器利用率。然而，这种调整却会使存储于存储区203d数据的处理过程变得复杂。
另外，不同寻址模式，如到页存取(page-hit access)模式或错页存取(page-miss access)模式，亦会对存储器存取速度造成影响。一般来说，到页存取需要比错页存取少的处理周期。举例来说，在运算速度为100MHz的存储器系统中，到页存取需要约五个周期以进行处理，而错页存取则需要约十三个周期以进行处理。事实上，不同来源(如处理器10、显示系统60以及外围设备总线32)的数据是随机的，因此错页发生的机率很高。所以降低错页的发生是改进整体系统性能的途径。
发明内容
有鉴于此，本发明提供一种缓冲器管理装置，其具有改进存储器利用率的机理，以有效地缓冲不同元件间传输的数据，诸如在数据处理系统中，从处理器、显示系统和外围设备传送至主存储器的数据。本发明的缓冲器管理装置亦可以降低错页存储器存取的发生，从而改进缓冲器系统的性能。
为实现上述发明目的，本发明提供了一种缓冲器管理装置，在一数据处理系统中，用以缓冲自一第一元件传送至一第二元件的数据，它包括：多个存储区，连接于该第一元件及该第二元件之间，用以暂存自该第一元件传送至该第二元件的数据，其中，各存储器区域具有多个存储段，各存储段具有多个存储器单元；多个第一标记存储器，分别对应于所述存储区，用以在一第一模式中，存储与对应存储区的存储器单元有关的寻址信息，在该第一模式中，各存储区作为一数据存储单元；多个第二标记存储器，分别对应于所述存储区，用以在一第二模式中，存储与对应存储区的存储器单元有关的寻址信息，在该第二模式中，各存储段作为该数据存储单元；以及一模式切换电路，连接于所述存储区、所述第一标记存储器以及所述第二标记存储器，根据与该第一元件输入数据有关的寻址信息，用以启动所述存储区切换于该第一模式和该第二模式之间。
为实现上述发明目的，本发明提供了一种缓冲器管理装置，在一数据处理系统中，用以缓冲自多个源元件传送至一目标元件的数据，其包括：多个缓冲存储器装置，分别连接于对应的源元件及该目标元件之间，用以暂存自对应的源元件传送至该目标元件的数据，其中，各缓冲存储器装置具有多个存储区，各存储区具有多个存储段，各存储段具有多个存储器单元；多个第一标记存储器，分别连接于所述缓冲存储器装置的对应存储区，用以在一第一模式中，存储与对应存储区的存储器单元有关的寻址信息，在该第一模式中，各存储区作为一数据存储单元；多个第二标记存储器，分别连接于所述缓冲存储器装置的对应存储区，用以在一第二模式中，存储与对应存储区的存储器单元有关的寻址信息，在该第二模式中，各存储段作为该数据存储单元；以及一模式切换电路，连接于所述缓冲存储器装置、所述第一标记存储器以及所述第二标记存储器，根据与对应缓冲存储器装置输入数据有关的寻址信息，用以启动各存储区切换至该第一模式或该第二模式。
为实现上述发明目的，本发明还提供了一种在一数据处理系统中，缓冲自一第一元件传送至一第二元件的数据的方法，该方法包括步骤如下：将该第一元件传送至该第二元件的数据暂存于多个连接于该第一元件及该第二元件间的存储区之一，其中，各存储器区具有多个存储段，各存储段具有多个存储器单元，并且，各存储区在一第一模式下作为一数据存储单元，各存储段在一第二模式下作为该数据存储单元；将与对应存储区的存储器单元有关的寻址信息存储于一第一标记存储器，其在该存储区处于该第一模式时，对应于该存储区；将与对应存储区的存储器单元有关的寻址信息存储于多个第二标记存储器，其在该存储区位处该第二模式时，对应于该存储区的存储段；以及利用连接于所述存储区的一模式切换电路，并根据与该第一元件输出数据有关的寻址信息，将该存储区切换至该第一模式或该第二模式。
根据上述，在数据处理系统中，缓冲器管理装置用以缓冲从第一元件传送至第二元件的数据。缓冲器装置具有数个存储区以暂存从第一元件传送至第二元件的数据。各存储区具有数个存储段，而各存储段则具有数个存储器单元。
缓冲器装置可操作于两种操作模式。第一操作模式称为线路模式，其中，各存储区只存储一项数据。第二操作模式称页面模式，其中，每一存储区可存储数项数据。尤其是，同一存储区的各存储段在页面模式中存储一项数据。
缓冲器装置还包括数个第一标记存储器装置，其连接于对应存储区。在线路模式中，这些第一标记存储器装置存储与对应存储区的存储器单元有关的寻址信息。另外，缓冲器装置还包括数个第二标记存储器装置，其连接于对应存储区。在页面模式中，这些第二标记存储器装置存储与对应存储区的存储器单元有关的寻址信息。各第二标记存储器装置具有一较高位标记存储器以存储与对应存储区的存储器单元有关的寻址信息的公用位，以及数个较低位标记存储器以存储与对应存储段的存储器单元有关的寻址信息的公用位。
缓冲器装置亦具有模式切换电路以切换各存储区的操作模式。根据第一元件输入数据的寻址信息以及存储于标记存储器装置的寻址信息之间的关系，模式切换电路可以启动各存储区，使其操作于线路模式或页面模式下。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并且参照附图，详细说明如下。
附图说明
图1(现有技术)是现有数据处理系统位于系统控制器附近的局部方框图；
图2(现有技术)是图1所示处理器缓冲器的内部结构图；
图3(现有技术)是已知存储区寻址机理的示意图；
图4是本发明实施例的系统控制器的方框图；
图5是表示本发明实施例的存储区的寻址结构图；
图6A是线路模式中的存储区的寻址结构；
图6B是页面模式中的存储区的寻址结构；以及
图7是本发明实施例的页面/线路模式切换电路的操作流程图。
具体实施方式
本发明采用模式切换技术以改进存储器系统的存储器利用率并且降低错页的发生。在本实施例中，本发明的缓冲器装置是设置于系统控制器内，其用以桥接不同装置，诸如数据处理系统的处理器、主存储器及其他外围设备。然而，对于本领域技术人员而言，本发明亦可经过适当修改而应用于其他需要数据缓冲的应用中。
图4是本发明实施例的系统控制器23的方框图。系统控制器23接收处理器10、显示系统60及外围设备总线32的数据，并依序将数据传送至主存储器40。如图4所示，系统控制器23包括存储器控制器231、处理器缓冲器233、显示器缓冲器235、外围设备缓冲器237及页面/线路模式切换控制器230。
参照图4，处理器缓冲器233、显示器缓冲器235及外围设备缓冲器237分别暂存从处理器10、显示系统60及外围设备总线32传送的数据。这些存储器缓冲器具有多个存储区，各具有三十二个存储器单元或字节。另外，三十二个存储器单元最好分成四个存储段，各具有八个存储器单元。因此，在本实施例中，各存储区具有四个存储段，且各存储段具有八个存储器单元。另外，存储区及存储段是分别在线路模式及页面模式下，作为存储单元来存储各项数据，如下文所述。
存储器控制器231取出存储于处理器缓冲器233、显示器缓冲器235及外围设备缓冲器237数据，并控制传送至主存储器40。另外，存储器控制器231则保持主存储器40的数据连贯性。也就是说，两个或更多个对主存储器40的存取要求的处理顺序，不能够造成主存储器40的数据无效。举例来说，假设处理器10执行部分指令并得到一个结果。处理器10便将结果写至主存储器40，并等待外围设备自主存储器40将该结果读出。在这个例子中，该结果必须在外围设备实际存取主存储器40的结果之前，被写入主存储器40。因此，存储器控制器231便是保持这两个存取要求的处理顺序。另外，两个或更多个存取要求间的关系亦可通过包含于这些要求中寻址信息而得知。
根据本发明，页面/线路模式切换电路230的功能不但类似图1所示的缓冲器管理电路，而且模式切换电路230可以独立地进行处理器缓冲器233、显示器缓冲器235及外围设备缓冲器237的操作模式切换。在本实施例中，页面/线路模式切换电路230在两种预先设定的操作模式中使用不同的标记存储器。
图5是表示本发明实施例中处理器缓冲器233的存储区233a的寻址结构的示意图。在这个实施例中，线路模式标记存储器230a、页面模式标记存储器230b-230f及模式切换电路230g包含于页面/线路模式切换电路230中。存储区233a在线路模式下可利用线路模式中的标记存储器230a寻址，或在页面模式下可利用页面模式中的标记存储器230b-230f寻址。存储区233a的操作模式选择是根据处理器10送出数据或要求中的寻址信息，由模式切换电路230g实现。
通常存储区233a一开始是操作于线路模式，并利用线路模式标记存储器230a以存储其中数据的寻址信息。也就是说，存储区233a在线路模式下只能缓冲一项数据。如果模式切换电路230g决定输入要求或数据以及当时存储于存储区233a的数据，可利用页面模式存储器存取，则模式切换电路230g将中断线路模式标记存储器230a，并启动页面模式标记存储器存储对应的寻址信息，用以启动页面模式操作。如图5所示，存储区233a具有四个存储段2330-2333，在页面模式下可以分别缓冲一项数据。另外，页面模式标记存储器230b是用以存储存储区233a数据的寻址信息的公用位。页面模式标记存储器230c-230f分别用以存储对应存储段2330-2333数据的寻址信息的公用位。举例来说，在存储段2330，页面模式标记存储器230b用以存储与存储其中的数据有关的地址的较高公用位，而页面模式标记存储器230c用以存储与存储其中的数据有关的地址的较低公用位。这种寻址机理亦适用于其他存储段。
图6A及6B分别示出线路模式及页面模式中的存储区的寻址结构。在如图6A所示的线路模式中，线路模式标记存储器230a是启动的(用实线标记)，且页面模式标记存储器230b-230f是中断的(用虚线标记)。此时，线路模式标记存储器230a存储与存储区233a数据有关的地址的公用位，即[a31：a5]。换句话说，在相同存储区中，存储器单元地址的较高位[a31：a5]是相同的，且对应存储器单元顺序的地址较低位[a4：a0]则不相同。因此，存储区233a只存储一项数据。
在页面模式中，如图6B所示，页面模式标记存储器230b-230f被启动(用实线标记)，而线路模式标记存储器中断(用虚线标记)。在这个例子中，存储段2330-2333分别用做数据存储单元，不是整个存储区233a。也就是说，各存储段2330-2333可独立存储一项数据。页面模式标记存储器230b存储与存储区233a存储器单元数据有关的地址的公用位。在这个例子中，页面模式标记存储器230b存储地址位[a31：a16]。另外，页面模式标记存储器230b存储与对应存储段2330-2333的存储器单元数据有关的地址的公用位。在这个例子中，页面模式标记存储器230c-230f存储地址位[a15：a3]。举例来说，存储段2330的各存储器单元地址是通过结合页面模式标记存储器230b的位[a31：a16]、页面模式标记存储器230c的位[a15：a3]及各存储器单元的序列而得到。类似地，页面模式标记存储器230d的位[a16：a3]，而不是页面标记存储器230c的位，用以寻址存储段2331的存储器单元，。同样地，存储段2332和2333的存储器单元则分别以利用页面模式标记存储器230e和230f的类似方法被寻址。
图7是图5的模式切换电路230g的操作流程图。在这个例子中，模式切换电路230g仅控制处理器缓冲器233。然而，对于本领域技术人员而言，同样的控制方法亦可应用于其他缓冲器装置，诸如显示器缓冲器235及外围设备缓冲器237。假设处理器缓冲器233的所有存储区首先是操作于线路模式(步骤S1)。当收到与处理器10送出存取要求有关的数据时(步骤S2)，模式切换电路230G检查与接收到的数据有关的寻址信息及标记存储器的内容间的对应关系。
换句话说，模式切换电路230g会检查与接收数据有关的地址的较高位[a31′：a16]是否匹配于线路模式标记存储器230a或页面方式标记存储器230b的内容(步骤s3)。若不匹配，则接收数据无法与目前使用的存储区合并。因此，模式切换电路230g会使用新存储区以存储输入数据(步骤S4)。
若与接收数据有关的地址的位[a31：a16]和线路模式标记存储器230a或页面模式标记存储器230b的寻址信息([a31：a16])相同时，模式切换电路230g检查对应存储区是否为页面模式(步骤S5)。若是，模式切换电路230G随即决定对应存储区是否被完全占用(步骤S6)，也就是，对应存储区是否留下任何可利用的存储段。若对应存储区没有可用的存储段，模式切换电路230g也会利用新存储区来存储输入数据，类似于步骤S4的处理。若对应存储区至少有一可利用的存储段，则模式切换电路230g会将与输入数据有关的地址的位[a15：a3]填入对应的页面模式标记存储器(如230d，230e或230f)，并存储输入数据(步骤S8)。
回到步骤S5，若对应存储区为线路模式，而非页面模式，模式切换电路230g会将对应存储区切换至页面模式(步骤S7)。如上述，自线路模式切换至页面模式需要启动页面模式标记存储器230b-230f，以及中断线路模式标记存储器230a。再者，与存储区及线路模式标记存储器230a的原始数据相关的寻址信息转换并存储于页面模式标记存储器230b及页面模式标记存储器230c。特别是，线路模式标记存储器230a地址的位[a31：a16]移至页面模式标记存储器230b，且线路模式标记存储器230a地址的位[a15：a5]以及第一存储段2330所对应的地址位[a4：a3](即：00)移至页面模式标记存储器230c。以这种方法，对应存储区的操作模式可依序改变至页面模式。最后，模式切换电路230g会将与输入数据有关地址的位[a15：a3]填入对应的页面模式标记存储器，并存储输入数据，与步骤S8执行的操作类似。
图6A及图6B是说明本发明实施例的缓冲管理方法的例子。存储区233a首先操作于线路模式，如图6A所示。假设线路模式标记存储器230a的内容为AF01A1[100]，本例的[a31：a5]。因此，与阴影部分有关的地址，其表示存储区233a的数据存储位置，是AF01A182-AF01A186。
当收到的处理器10送出的数据的较高位[a31：a16]为AF01时，模式切换电路230g会将存储区233a的操作模式由线路模式改变成页面模式。也就是说，线路模式标记存储器230a中断，且页面模式标记存储器230b-230f启动，如图6B所示。在处理接下来欲缓冲的数据之前，模式切换电路230g会在线路模式下，处理与其中存储的数据有关的地址。因此，模式切换电路230g首先将线路模式标记存储器230a的位[a31：a16](在这个例子中为AF01)存储于页面模式标记存储器230b。接着，模式切换电路230g将余下的位[a15：a5](在这个例子中为A1[100])存储于线路模式标记存储器230a，并将从序列信息(在这个例子中为[00])得到的位[a4：a3]存储于页面模式标记存储器230c。
待处理存储区233a的数据后，模式切换电路230g便依序处理输入数据。值得注意的是，页面模式标记存储器230b，用以存储与存储区233a的所有存储器单元有关的寻址信息的较高公用位，填入“AF01”。如图6B所示，另三项数据则依序存储于存储段2331-2333。与各项数据有关的地址是根据页面模式标记存储器230b(位[a31：a16])、对应的页面模式标记存储器230c-230f(位[a15：a3])的内容以及对应存储段内的序列而得到。举例来说，若页面模式标记存储器230d存储的寻址信息(位[a15：a3])为BA3[0]，与存储段2331存储的数据项有关的地址是AF01BA31-AF01BA32。同样，如果页面模式标记存储器230e的内容是37B[1]，与存储段2332存储的数据项有关的地址是AF0137BD-AF0137BF。因此，在本实施例中，存储区233a在页面模式中，只能存储到四个数据项。
根据上述描述，本文公开的缓冲器管理装置是具有下列优点。首先，缓冲器装置在某些情况下，可利用较少的存储器空间以缓冲更多的输入数据。很显然，页面模式操作比线路模式操作具有更好的存储器使用性能。更重要的是，本发明的缓冲器装置可根据输入数据切换于线路模式与页面模式之间。这样，缓冲器装置仍然使用线路模式以处理含有大量数据的数据要求。因此，缓冲器装置的使用率及系统性能便无需互为取舍。其次，当部分存储区操作于页面模式下时，缓冲器装置可降低存储器存取时间。因此，降低错页存储器存取的发生会缩短存储器存取时间。在页面模式中，同一存储区的数个要求可以用错页存储器存取的方式处理。因此，实际的存储器时间可以缩短。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，可做更动与润饰，因此本发明的保护范围不应仅局限于实施例与附图揭露的范围。

Claims (12)

1.一种缓冲器管理装置，在一数据处理系统中，用以缓冲自一第一元件传送至一第二元件的数据，它包括：
多个存储区，连接于该第一元件及该第二元件之间，用以暂存自该第一元件传送至该第二元件的数据，其中，各存储区具有多个存储段，各存储段具有多个存储器单元；
多个第一标记存储器，分别对应于所述存储区，用以在一第一模式中，存储与对应存储区的存储器单元有关的寻址信息，在该第一模式中，各存储区作为一数据存储单元；
多个第二标记存储器，分别对应于所述存储区，用以在一第二模式中，存储与对应存储区的存储器单元有关的寻址信息，在该第二模式中，各存储段作为该数据存储单元；以及
一模式切换电路，连接于所述存储区、所述第一标记存储器以及所述第二标记存储器，根据与该第一元件输入数据有关的寻址信息，用以启动所述存储区切换于该第一模式和该第二模式之间。
2.如权利要求1所述的缓冲器管理装置，其中，每一第一标记存储器包括：
一第一模式标记存储器，用以存储与对应存储区的存储器单元有关的寻址信息的公用位。
3.如权利要求1所述的缓冲器管理装置，其中，每一第二标记存储器包括：
一第二模式较高位标记存储器，用以存储与对应存储区的存储器单元有关的寻址信息的公用位；以及
多个第二模式较低位标记存储器，用以存储与对应存储段的存储器单元有关的寻址信息的公用位。
4.如权利要求1所述的缓冲器管理装置，其中，该第二元件是该数据处理系统的一主存储器，且该第一元件选自一处理器、一显示器系统及一外围设备总线。
5.如权利要求4所述的缓冲器管理装置，其中，该缓冲器管理装置嵌入该数据处理系统的一系统控制器中。
6.一种缓冲器管理装置，在一数据处理系统中，用以缓冲自多个源元件传送至一目标元件的数据，其包括：
多个缓冲存储器装置，分别连接于对应的源元件及该目标元件之间，用以暂存自对应的源元件传送至该目标元件的数据，其中，各缓冲存储器装置具有多个存储区，各存储区具有多个存储段，各存储段具有多个存储器单元；
多个第一标记存储器，分别连接于所述缓冲存储器装置的对应存储区，用以在一第一模式中，存储与对应存储区的存储器单元有关的寻址信息，在该第一模式中，各存储区作为一数据存储单元；
多个第二标记存储器，分别连接于所述缓冲存储器装置的对应存储区，用以在一第二模式中，存储与对应存储区的存储器单元有关的寻址信息，在该第二模式中，各存储段作为该数据存储单元；以及
一模式切换电路，连接于所述缓冲存储器装置、所述第一标记存储器以及所述第二标记存储器，根据与对应缓冲存储器装置输入数据有关的寻址信息，用以启动各存储区切换至该第一模式或该第二模式。
7.如权利要求6所述的缓冲器管理装置，其中，各第一标记存储器包括：
一第一模式标记存储器，用以存储与对应存储区的存储器单元有关的寻址信息的公用位。
8.如权利要求6所述的缓冲器管理装置，其中，各第二标记存储器包括：
一第二模式较高位标记存储器，用以存储与对应存储区的存储器单元有关的寻址信息的公用位；以及
多个第二模式较低位标记存储器，对应于所述存储段，用以存储与对应存储段的存储器单元有关的寻址信息的公用位。
9.如权利要求6所述的缓冲器管理装置，其中，该目标元件是该数据处理系统的一主存储器，且这些源元件包括一处理器、一显示器系统以及一个外围设备总线。
10.如权利要求9所述的缓冲器管理装置，其中，该缓冲器管理装置嵌入该数据处理系统的一系统控制器中。
11.一种在一数据处理系统中缓冲自一第一元件传送至一第二元件的数据的方法，该方法包括步骤如下：
将该第一元件传送至该第二元件的数据暂存于多个连接于该第一元件及该第二元件间的存储区之一，其中，各存储器区具有多个存储段，各存储段具有多个存储器单元，并且，各存储区在一第一模式下作为一数据存储单元，各存储段在一第二模式下作为该数据存储单元；
将与对应存储区的存储器单元有关的寻址信息存储于一第一标记存储器，其在该存储区处于该第一模式时，对应于该存储区；
将与对应存储区的存储器单元有关的寻址信息存储于多个第二标记存储器，其在该存储区位处该第二模式时，对应于该存储区的存储段；以及
利用连接于所述存储区的一模式切换电路，并根据与该第一元件输出数据有关的寻址信息，将该存储区切换至该第一模式或该第二模式。
12.如权利要求11所述的方法，其中，所述多个第二标记存储器包括一较高位标记存储器及多个较低位标记存储器，其中，所述较低位标记存储器对应于该存储区的存储段，且存储寻址信息至所述第二标记存储器的步骤包括：
将与该存储区的存储器单元有关的寻址信息的公用位存储于较高位标记存储器中；以及
将与该存储区的存储段的存储器单元有关的寻址信息的公用位存储于对应的较低位标记存储器中。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100403276C (zh) * 2002-08-26 2008-07-16 联发科技股份有限公司 存储器存取方法
US7386679B2 (en) * 2004-04-15 2008-06-10 International Business Machines Corporation System, method and storage medium for memory management
US8433859B2 (en) * 2008-11-25 2013-04-30 Mediatek Inc. Apparatus and method for buffer management for a memory operating
JP5267166B2 (ja) * 2009-01-30 2013-08-21 ソニー株式会社 インターフェース装置、演算処理装置、インターフェース生成装置、および回路生成装置
KR20130095272A (ko) * 2010-08-03 2013-08-27 콘티넨탈 테베스 아게 운트 코. 오하게 3 스테이지 메모리 장치
US8854318B2 (en) * 2010-09-01 2014-10-07 Nokia Corporation Mode switching
CN103186496B (zh) * 2011-12-30 2015-10-14 孕龙科技股份有限公司 资料传输方法
EP3772477A1 (en) * 2019-08-08 2021-02-10 Renishaw PLC Pallet loader for a positioning apparatus

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5771063A (en) * 1980-10-22 1982-05-01 Toshiba Corp Conversion and storage system for picture information
US4974171A (en) * 1989-08-03 1990-11-27 Eastman Kodak Company Page buffer system for an electronic gray-scale color printer
US5133058A (en) * 1989-09-18 1992-07-21 Sun Microsystems, Inc. Page-tagging translation look-aside buffer for a computer memory system
US5384645A (en) * 1991-10-15 1995-01-24 Fuji Xerox Co., Ltd. Image rotating apparatus
JPH05324949A (ja) * 1992-05-20 1993-12-10 Mitsubishi Electric Corp Ｉｃカード入出力制御回路
US5675763A (en) * 1992-07-15 1997-10-07 Digital Equipment Corporation Cache memory system and method for selectively removing stale aliased entries
US5826109A (en) * 1994-01-04 1998-10-20 Intel Corporation Method and apparatus for performing multiple load operations to the same memory location in a computer system
US5809562A (en) * 1996-05-20 1998-09-15 Integrated Device Technology, Inc. Cache array select logic allowing cache array size to differ from physical page size
US6014732A (en) * 1997-10-22 2000-01-11 Hewlett-Packard Company Cache memory with reduced access time

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