CN113140248A - 非易失性存储器装置和包括其的存储装置 - Google Patents

Abstract

提供了非易失性存储器装置和存储装置。该非易失性存储器装置包括：存储器单元阵列，其包括多个存储器单元；以及外围电路，其执行重复执行编程循环的编程操作。编程循环包括通过向从多个存储器单元中选择的存储器单元施加编程电压来执行编程、以及通过向所选择的存储器单元施加多个验证电压来进行第一验证。外围电路响应于第一验证的成功来完成编程操作，通过向所选择的存储器单元施加与多个验证电压不同的附加验证电压来执行第二验证，并且响应于第二验证的失败来确定编程操作已经失败。

Description

非易失性存储器装置和包括其的存储装置

相关申请的交叉引用

本专利申请要求于2020年1月16日在韩国知识产权局提交的韩国专利申请No.10-2020-0005877的优先权，该申请的全部内容以引用方式并入本文中。

技术领域

本文公开的发明构思的实施例涉及半导体存储器，更具体地，涉及非易失性存储器装置和包括该非易失性存储器装置的存储装置。

背景技术

存储装置可包括非易失性存储器。非易失性存储器是一种即使在不再向存储装置供电后也可检索存储的信息的存储器。非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、铁电RAM(FRAM)等。

随着半导体制造技术的发展，存储装置的集成度和体积继续增加。存储装置的高集成度使得可以降低存储装置的制造成本。然而，存储装置的高集成度导致存储装置的尺寸缩小和结构改变。存储器单元可彼此堆叠以提高集成度。堆叠结构可导致与字线连接的过孔的高度增加，这可增加字线中出现制造缺陷的机会。制造检测可引起字线的电阻变化。因此，可能难以在读操作中正常读取存储在存储器单元中的数据。

发明内容

本发明构思的至少一个实施例提供了一种用于检测和处理编程操作中的异常分布的非易失性存储器装置以及包括该非易失性存储器装置的存储装置。

根据本发明构思的示例性实施例，一种非易失性存储器装置包括：存储器单元阵列，其包括多个存储器单元；以及外围电路，其执行重复执行编程循环的编程操作，其中，编程循环包括通过向从多个存储器单元中选择的存储器单元施加编程电压来执行编程、以及通过向所选择的存储器单元施加多个验证电压来执行第一验证。外围电路响应于第一验证的成功来完成编程操作，通过向所选择的存储器单元施加与多个验证电压不同的附加验证电压来执行第二验证，并且响应于第二验证的失败来确定编程操作已经失败。

根据本发明构思的示例性实施例，一种非易失性存储器装置包括：行解码器块，其在编程操作的编程期间向与从多个存储器单元中选择的存储器单元连接的被选择的字线施加编程电压，并在编程操作的第一验证期间向所述被选择的字线施加多个验证电压；页面缓冲器块，其在所述编程中向与所选择的存储器单元连接的位线施加第一偏置电压，其中，在第一验证期间，页面缓冲器块通过在将第二偏置电压施加到位线之后感测位线的第一电压来存储分别与位线相对应的第一感测位；计数块，其在第一验证期间通过对第一感测位当中具有第一值的第一感测位的数量进行计数来产生第一计数值；以及控制逻辑块，其根据第一计数值确定第一验证的通过和失败之一。在第一验证期间确定了与多个验证电压当中的目标验证电压相对应的通过之后，行解码器块在编程操作的第二验证期间向所述被选择的字线施加与多个验证电压不同的附加验证电压。在第二验证期间，页面缓冲器块通过在向位线施加第三偏置电压之后感测位线的第二电压来存储分别与位线相对应的第二感测位。在第二验证期间，计数块通过对第二感测位当中具有第二值的第二感测位的数量进行计数来产生第二计数值。控制逻辑块根据第二计数值确定第二验证的通过和失败之一。

根据本发明构思的示例性实施例，一种存储装置包括：非易失性存储器装置；以及控制器，其向非易失性存储器装置发送写命令、地址和数据。非易失性存储器装置包括：存储器单元阵列，其包括多个存储器单元；和外围电路，其响应于写命令来执行重复执行编程循环的编程操作，其中，编程循环包括通过向多个存储器单元当中与由地址选择的字线连接的存储器单元施加编程电压来执行编程、和执行第一验证以施加多个验证电压。外围电路响应于基于数据的第一验证的成功来完成编程操作，执行第二验证以向与所述被选择的字线连接的存储器单元施加与多个验证电压不同的附加验证电压，并且响应于所述第二验证的失败来确定编程操作失败。

附图说明

通过参考附图详细描述其示例性实施例，本发明构思将变得显而易见。

图1是示出根据本发明构思的示例性实施例的非易失性存储器装置的框图。

图2是示出图1的存储器块中的一个存储器块的示例的电路图。

图3示出了其中存储器单元的阈值电压由于编程操作和擦除操作而改变的示例。

图4示出了在编程操作中要施加到由行地址选择的字线的电压的示例。

图5示出了其中存储器单元的阈值电压分布由于渐进式电阻而改变的示例。

图6示出了根据本发明构思的示例性实施例的非易失性存储器装置的操作方法。

图7示出了第一附加验证电压的示例。

图8示出了通过使用图7的第一验证电压至第七验证电压和第一附加验证电压来执行编程操作的方法的第一示例。

图9示出了根据图8的方法的编程循环的示例。

图10示出了通过使用图7的第一验证电压至第七验证电压和第一附加验证电压来执行编程操作的方法的第二示例。

图11示出了根据图10的方法的编程循环的示例。

图12示出了通过使用图7的第一验证电压至第七验证电压和第一附加验证电压来执行编程操作的方法的第三示例。

图13示出了根据图12的方法的程序循环的示例。

图14示出了页面缓冲器块的组件当中与一条位线相对应的一个页面缓冲器的示例。

图15示出了第一附加验证电压和第二附加验证电压的示例。

图16示出了针对第二状态至第八状态之一使用第一附加验证电压和第二附加验证电压的示例。

图17示出了通过使用图16的第一验证电压至第七验证电压、第一附加验证电压和第二附加验证电压来执行编程操作的方法的示例。

图18示出了根据本发明构思的示例性实施例的存储装置。

图19示出了图18的存储装置的操作方法的示例。

具体实施方式

现在将参照附图更全面地描述本发明构思，在附图中示出了其示例性实施例。附图中相同的附图标记表示相同的元件，因此将省略其描述。

图1是示出根据本发明构思的示例性实施例的非易失性存储器装置100的框图。参照图1，非易失性存储器装置100包括存储器单元阵列110、行解码器块120(例如，行解码器电路)、页面缓冲器块130、数据输入和输出块140(例如，数据输入/输出电路)、缓冲器块150、计数块160(例如，计数器电路)和控制逻辑块170(例如，控制电路)。

存储器单元阵列110包括多个存储器块BLK1至BLKz。存储器块BLK1至BLKz中的每一个可包括多个存储器单元。存储器块BLK1至BLKz中的每一个可通过一条或多条接地选择线GSL、字线WL和一条或多条串选择线SSL与行解码器块120连接。字线WL中的一些字线可用作虚设字线。存储器块BLK1至BLKz中的每一个可通过多条位线BL与页面缓冲器块130连接。多个存储器块BLK1至BLKz可以与多条位线BL共同连接。

在示例性实施例中，多个存储器块BLK1至BLKz中的每一个是擦除操作的单位。可以同时擦除属于存储器块BLK1至BLKz中的每一个的存储器单元。在另一示例中，多个存储器块BLK1至BLKz中的每一个可被划分为多个子块。多个子块中的每一个可对应于擦除操作的单位。

行解码器块120通过接地选择线GSL、字线WL和串选择线SSL与存储器单元阵列110连接。行解码器块120在控制逻辑块170的控制下操作。

行解码器块120可对从缓冲器块150接收的行地址RA进行解码，并且可以基于对行地址RA进行解码的结果来控制要施加到串选择线SSL、字线WL和接地选择线GSL的电压。

页面缓冲器块130通过多条位线BL与存储器单元阵列110连接。页面缓冲器块130通过多条数据线DL与数据输入和输出块140连接。页面缓冲器块130在控制逻辑块170的控制下操作。

在写操作中，页面缓冲器块130可存储将要在存储器单元中写入的数据。页面缓冲器块130可基于存储的数据将电压施加到多条位线BL。在读操作中或在写操作或擦除操作中执行的验证读(或验证)操作中，页面缓冲器块130可感测位线BL的电压并且可将感测到的电压存储为感测位。

数据输入和输出块140通过多条数据线DL与页面缓冲器块130连接。数据输入和输出块140可从缓冲器块150接收列地址CA。数据输入和输出块140可根据列地址CA将由页面缓冲器块130读取的数据输出到缓冲器块150。数据输入和输出块140可基于列地址CA将从缓冲器块150接收的数据提供给页面缓冲器块130。

缓冲器块150可通过第一通道CH1从外部装置接收命令CMD和地址ADDR，并且可与外部装置交换数据“DATA”。缓冲器块150可在控制逻辑块170的控制下操作。缓冲器块150可将命令CMD提供给控制逻辑块170。缓冲器块150可将地址ADDR中的行地址RA提供给行解码器块120，并且可将地址ADDR中的列地址CA提供给数据输入和输出块140。缓冲器块150可与数据输入和输出块140交换数据“DATA”。

计数块160可对存储在页面缓冲器块130中的感测位进行计数。例如，计数块160可对存储在页面缓冲器块130中的感测位当中与导通单元或截止单元相对应的感测位进行计数。导通电元可以是在读操作或验证操作中打开的存储器单元，并且截止单元可以是在读操作或验证操作中关闭的存储器单元。计数块160可将计数值提供给控制逻辑块170。

控制逻辑块170可通过第二通道CH2与外部装置交换控制信号CTRL。控制逻辑块170可允许缓冲器块150按特定路线发送(route)命令CMD、地址ADDR和数据“DATA”。控制逻辑块170可对从缓冲器块150接收的命令CMD进行解码，并且可基于解码的命令来控制非易失性存储器装置100。

在本发明构思的示例性实施例中，控制逻辑块170包括一级验证单元171(例如，第一验证电路)和二级验证单元172(例如，第二验证电路)。在示例性实施例中，一级验证单元171执行一级验证(例如，第一验证)，在该一级验证中，通过执行验证来确定存储器单元在编程操作中是否被编程为具有期望的阈值电压。在示例性实施例中，二级验证单元172执行二级验证(例如，第二验证)，在该二级验证中，确定存储器单元的阈值电压的分布在编程操作中是否由于诸如渐进式电阻等因素而过度扩展(或拓宽)。

在示例性实施例中，存储器单元阵列110是非易失性存储器装置100的内核。行解码器块120、页面缓冲器块130、数据输入和输出块140、缓冲器块150、计数块160和控制逻辑块170可属于非易失性存储器装置100的外围电路。外围电路可配置为访问所述内核。

在示例性实施例中，非易失性存储器装置100以结合(bonding)方式制造。存储器单元阵列110可以在第一晶圆上制造，并且行解码器块120、页面缓冲器块130、数据输入和输出块140、缓冲器块150、计数块160和控制逻辑块170可以在第二晶圆上制造。可通过耦接第一晶圆和第二晶圆以使得第一晶圆的上表面和第二晶圆的上表面彼此面对来实施非易失性存储器装置100。

在另一示例中，非易失性存储器装置100以单元堆叠(cell over peri，COP)方式制造。包括行解码器块120、页面缓冲器块130、数据输入和输出块140、缓冲器块150、计数块160和控制逻辑块170的外围电路可以在衬底上实施。存储器单元阵列110可以在外围电路上方实施。外围电路和存储器单元阵列110可通过使用通孔而连接。

图2是示出图1的存储器块BLK1至BLKz中的一个存储器块BLKa的一部分的示例的电路图。参照图1和图2，多个单元串CS可以以多行和多列布置在衬底SUB上。多个单元串CS可以与形成在衬底SUB上(或衬底SUB中)的公共源极线CSL共同连接。在图2中，示例了衬底SUB的位置以帮助读者理解存储器块BLKa的结构。

每行的单元串CS可以与接地选择线GSL以及第一串选择线SSL1至第四串选择线SSL4中对应的串选择线共同连接。每列的单元串可以与第一位线BL1至第四位线BL4中对应的位线连接。与第二串选择线SSL2和第三串选择线SSL3连接的单元串CS用较细的线画出，以提供较不复杂的附图，以便于理解存储器块BLKa的结构。

单元串CS中的每一个单元串可包括：连接至接地选择线GSL的至少一个接地选择晶体管GST，分别与多条字线WL1至WL8连接的多个存储器单元MC1至MC8，和分别与串选择线SSL1、SSL2、SSL3或SSL4连接的串选择晶体管SST。相同高度的存储器单元可以与同一字线共同连接。

在每一个单元串CS中，接地选择晶体管GST、存储器单元MC1至MC8和串选择晶体管SST可以沿与衬底SUB垂直的方向串联连接，并且可以沿与衬底SUB垂直的方向顺序堆叠。在每一个单元串CS中，存储器单元MC1至MC8中的至少一个可用作虚设存储器单元。在示例性实施例中，虚设存储器单元不被编程(例如，可以被禁止编程)，或者与存储器单元MC1至MC8中除虚设存储器单元之外的其余存储器单元不同地被编程。

可以在三维(3D)存储器阵列中提供存储器块BLKa。在存储器单元MC的阵列的一个或多个物理水平中单片地形成3D存储器阵列，该存储器单元MC的阵列具有设置在硅衬底上方的有源区域以及与那些存储器单元MC的操作相关联的电路。与存储器单元MC的操作相关联的电路可以位于这种衬底的上方或之内。术语“单片(monolithic)”是指阵列的每一水平的各层直接沉积在3D存储器阵列的每一下层水平的各层上。

在本发明构思的示例性实施例中，3D存储器阵列包括竖直单元串CS(或NAND串)，竖直单元串CS被竖直地定向以使得至少一个存储器单元位于另一存储器单元上方。该至少一个存储器单元可包括电荷陷阱层。每一个单元串还可包括放置在存储器单元MC上方的至少一个选择晶体管。该至少一个选择晶体管可以具有与存储器单元MC相同的结构，并且可以与存储器单元MC一致地形成。

以下通过引用并入本文的专利文件描述了用于三维存储器阵列的合适配置，在这种配置中，三维存储器阵列被配置为多个水平，其中字线和/或位线在各水平之间共享：美国专利No.7679133、美国专利No.8,553,466、美国专利No.8,654,587、美国专利No.8,559,235、和美国专利公开No.2011/0233648。

图3示出了其中存储器单元MC的阈值电压由于编程操作和擦除操作而改变的示例。在图3中，横轴表示存储器单元MC的阈值电压Vth，并且纵轴表示存储器单元的数量。在实施例中，图3示出了当在每一个存储器单元中写入三位时阈值电压的变化。参照图1、图2和图3，第一框B1示出了其中存储器单元被擦除的擦除状态，并且第二框B2示出了其中存储器单元MC被编程的编程状态。

随着执行编程操作，存储器单元MC的阈值电压可以从第一状态S1改变为第一状态S1至第八状态S8。随着执行擦除操作，存储器单元MC的阈值电压可以从第一状态S1至第八状态S8改变为第一状态S1。第一状态S1可以是擦除状态。第二状态S2至第八状态S8可以是编程状态。

在编程操作中，可以使用第一验证电压VFY1至第七验证电压VFY7。可将要被编程为第二状态S2的存储器单元编程为具有高于第一验证电压VFY1的阈值电压。可将要被编程为第k状态Sk(k是属于2至8的范围的整数)的存储器单元被编程为具有高于第(k-1)验证电压VFYk-1的阈值电压。

在实施例中，通过使用纠错算法，确定存储器单元中的要被编程为第k状态Sk的一些存储器单元已经被完全编程为第k状态Sk，即使这些存储器单元的阈值电压不高于第(k-1)验证电压VFYk-1。当第k状态Sk被完全编程时，第k状态Sk可通过。例如，当在给定时间段内被调度为被编程为第k状态Sk的存储器单元在该给定时间段之后已经达到第k状态Sk时，可以得出结论：第k状态已经通过。当第k状态Sk没有被完全编程时，第k状态Sk可能失败。例如，当在给定时间段内被调度为被编程为第k状态Sk的一个或多个存储器单元在该给定时间之后仍未达到第k状态Sk时，可以得出结论：第k状态Sk已经失败。

可以以与程序操作类似的方式执行擦除操作。可通过使用擦除验证电压VFYE来执行擦除操作。在擦除操作中，可将存储器单元MC设置为具有低于擦除验证电压VFYE的阈值电压。

图4示出了在编程操作中要施加到由行地址RA选择的字线的电压的示例。例如，字线连接到作为编程操作的目标并且与行地址RA相关联的存储器单元。在图4中，横轴表示时间“T”，并且纵轴表示电压“V”。参照图1、图2、图3和图4，编程操作可包括多个编程循环LP1至LPn。

多个编程循环LP1至LPn中的每一个可包括用于施加编程电压VPGM的编程和用于施加第一验证电压VFY1至第七验证电压VFY7的一级验证。

在编程中，页面缓冲器块130可将第一偏置电压施加到位线BL。第一偏置电压可包括要施加到与要被编程的存储器单元连接的位线的第一电压和要施加到与要被禁止编程的存储器单元连接的位线的第二电压。禁止编程的存储器单元可包括保持第一状态S1的存储器单元，或者被编程为具有比第一验证电压VFY1至第七验证电压VFY7当中与要被编程的状态相对应的验证电压高的阈值电压的存储器单元。

在编程中，通过基于地址ADDR调节要施加到串选择线SSL1至SSL4的电压，行解码器块120在与被选择的字线连接的存储器单元当中选择所选行的存储器单元作为编程目标，并且不选择其余行(或未被选择的行)的存储器单元作为编程目标。

在编程中，行解码器块120将编程电压VPGM施加到被选择的字线，并将通过电压VPASS施加到未被选择的字线。编程电压VPGM可允许被选择的存储器单元的阈值电压增大。通过电压VPASS可防止未被选择的存储器单元的阈值电压增大。

在验证中，页面缓冲器块130可将第二偏置电压施加到位线BL。第二偏置电压可包括用于将位线预充电到正电平的预充电电压。

在验证中，通过基于地址ADDR调节要施加到串选择线SSL1至SSL4的电压，行解码器块120在与被选择的字线连接的存储器单元当中选择所选行的存储器单元作为验证目标，并且不选择其余行(或未被选择的行)的存储器单元作为验证目标。

在验证中，行解码器块120可将第一验证电压VFY1至第七验证电压VFY7顺序地施加到被选择的字线。例如，行解码器块120可将第七验证电压VFY7施加到被选择的字线，并且可将读通过电压VREAD施加到未被选择的字线。读通过电压VREAD可以导通存储器单元MC。

页面缓冲器块130可感测位线BL的电压并且可将感测到的电压存储为第一感测位。页面缓冲器块130可存储第一感测位当中与要被编程为第八状态S8的存储器单元相对应的第一感测位。

在验证中，行解码器块120可将第(k-1)验证电压VFYk-1施加到被选择的字线，并且页面缓冲器块130可将位线BL的电压存储为第一感应位。页面缓冲器块130可存储第一感测位当中与要被编程为第k状态Sk的存储器单元相对应的第一感测位。

页面缓冲器块130可将第一感测位当中与要被编程为第k状态Sk的存储器单元相对应的第一感测位输出到计数块160。计数块160可对由此接收到的第一感测位当中与导通单元(即，具有不高于第(k-1)验证电压VFYk-1的阈值电压的存储器单元)相对应的第一感测位的数量进行计数以产生计数值。

控制逻辑块170可以从计数块160接收计数值。当计数值大于第一阈值时，控制逻辑块170可将第k状态Sk确定为通过。当计数值是第一阈值或更小时，控制逻辑块170可将第k状态Sk确定为失败。当第k状态Sk被确定为通过时，在下一编程循环期间不施加第(k-1)验证电压VFYk-1。

如参照图2所述，存储器单元MC被堆叠为垂直于衬底SUB。这样，用于将行解码器块120和与存储器单元MC连接的字线WL1至WL8连接的竖直过孔可能变高。随着竖直过孔变得更高或更长，在竖直过孔自身内或在竖直过孔与字线WL1至WL8之间的连接处可能出现缺陷。

在测试非易失性存储器装置100的过程中，可以滤除明显出现的诸如短路和开路的缺陷。但是，诸如渐进式电阻的缺陷是根据环境改变而选择性地出现的渐进式缺陷。在测试非易失性存储器装置100的过程中，可能无法完全滤除渐进式缺陷。

在出现渐进式电阻的情况下，特定字线的电阻可能增加到大于期望的电阻。字线的电阻的增加可能导致字线的电压电平的降低。在向字线施加电压的条件下字线的电阻再次降低的情况下，字线的电压可能会发生过冲。

如图4所示，编程操作包括其中重复施加各种电压的编程循环LP1至LPn。在编程操作中出现渐进式电阻的情况下，存储器单元的阈值电压的分布可能拓宽。例如，可将各种电压顺序地施加到给定的字线。

在图4中示出了其中验证电压VFY1至VFY7以从最高值到最低值的降序顺序而顺序地被施加的示例。然而，这仅是示例性的。验证电压VFY1至VFY7可以以从最低值到最高值的升序顺序而顺序地被施加，或者可以以与电平不相关的顺序而顺序地被施加。施加验证电压的顺序可以相同地应用于以下要提到的附图。

图5示出了其中存储器单元的阈值电压分布由于渐进式电阻而改变的示例。在图5中，横轴表示存储器单元的阈值电压Vth，并且纵轴表示存储器单元的数量。在实施例中，在图5中示出了与一种状态相对应的阈值电压分布。

参照图5，虚线表示当未发生渐进式电阻时由编程操作形成的阈值电压分布。实线表示当发生渐进式电阻时由编程操作形成的阈值电压分布。如图5所示，渐进式电阻可以使阈值电压分布朝着高电平和朝着低电平两者拓宽。

图6示出了根据本发明构思的示例性实施例的非易失性存储器装置100的操作方法。在实施例中，在图6中示出了其中通过编程操作形成与一种目标状态相对应的分布的示例。参照图1、图4和图6，在操作S110中，非易失性存储器装置100执行编程。在操作S120中，非易失性存储器装置100执行一级验证。

当一级验证失败时，即，当目标状态失败时，再次执行操作S110。例如，当不能确定已经达到目标状态时，再次执行操作S110(编程)。当一级验证通过时，即，当通过目标状态时，执行操作S140。例如，当确定已经达到目标状态时，执行操作S140。在操作S140中，非易失性存储器装置100执行二级验证。

在本发明构思的示例性实施例中，在二级验证中，行解码器块120将与一级验证的验证电压不同的附加验证电压施加到被选择的字线。页面缓冲器块130可以感测位线BL的电压，并且可将感测到的电压存储为第三感测位。

在操作S150中，非易失性存储器装置100基于第三感测位来确定二级验证是通过还是失败。例如，页面缓冲器块130可将第三感测位当中与目标状态相对应的第三感测位提供给计数块160。

计数块160可对第一值的数量进行计数以产生计数值，或对第二值的数量进行计数以产生计数值，其中，第一值是从页面缓冲器块130提供的第三感测位当中与导通单元(即，具有不高于附加验证电压的阈值电压的存储器单元)相对应的第三感测位，第二值是从页面缓冲器块130提供的第三感测位当中与截止单元(即，具有高于附加验证电压的阈值电压的存储器单元)相对应的第三感测位。

控制逻辑块170可从计数块160接收计数值。在本发明构思的示例性实施例中，当计数值小于第二阈值时，控制逻辑块170将二级验证确定为通过。在示例性实施例中，当计数值为第二阈值或更大时，控制逻辑块170将二级验证确定为失败。

当二级验证被确定为通过时，目标状态的编程通过(例如，成功)并终止。当二级验证被确定为失败时，执行操作S160。在操作S160中，控制逻辑块170可以响应于二级验证的失败来确定编程操作失败。控制逻辑块170可通过第二通道CH2将编程状态失败PSF的信号发送到外部装置。该信号可以指示一个或多个存储器单元的编程已经失败。

图7示出了第一附加验证电压VFYN1的示例。与图3的第二框B2相比，第一附加验证电压VFYN1与对应于最高阈值电压的状态(即，第八状态S8)相关联。在随着每一个存储器单元要写入的位数的增加而存在比第八状态S8更高的状态的情况下，第一附加验证电压VFYN1可以与最高状态相关联。

第一附加验证电压VFYN1可以被指定为与第八状态S8的验证电压VFY7相关联的第一偏移VOFF1(例如，第一偏移电压)。第一偏移VOFF1可包括符号(例如，正或负)和电压。可通过将由第一偏移VOFF1定义的偏移量应用到第七验证电压VFY7的电平来获得第一附加验证电压VFYN1的电平。例如，第一偏移VOFF1可以被添加到第七验证电压VFY7以产生第一附加验证电压VFYN1。

第一验证电压VFY1至第七验证电压VFY7可以根据非易失性存储器装置100的环境变化而自适应地改变。第一附加验证电压VFYN1也可根据通过将第一附加验证电压VFYN1设置为第一偏移VOFF1的环境变化而自适应地改变。

图8示出了通过使用图7的第一验证电压VFY1至第七验证电压VFY7和第一附加验证电压VFYN1来执行编程操作的方法的第一示例。图9示出了根据图8的方法的编程循环LP1至LPn的示例。

参照图1、图7、图8和图9，在操作S210中，非易失性存储器装置100执行编程。页面缓冲器块130可以用第一偏置电压来偏置位线。行解码器块120可将编程电压VPGM施加到被选择的字线。

在操作S220中，非易失性存储器装置100执行一级验证。页面缓冲器块130可以用第二偏置电压偏置位线。在本发明构思的示例性实施例中，在一级验证期间，行解码器块120将第一验证电压VFY1至第七验证电压VFY7施加到被选择的字线。在操作S210和操作S220中施加到被选择的字线的电压可以对应于第一编程循环LP1至第n编程循环LPn。

页面缓冲器块130可以向计数块160提供在施加与第二状态S2至第八状态S8中的每一个相对应的验证电压时感测到的第一感测位。计数块160可对由此接收到的第一感测位当中与导通单元相对应的第一感测位的数量进行计数。

在操作S230中，非易失性存储器装置100确定一级验证是否为通过。当从控制逻辑块170接收的计数值小于第一阈值TH1时，控制逻辑块170将第二状态S2至第八状态S8当中与该计数值相对应的状态确定为通过。当所有第二状态S2至第八状态S8都被确定为通过时，控制逻辑块170可将一级验证确定为通过。对于第二状态S2至第八状态S8中的每一个，第一阈值TH1可以不同。

当一级验证未被确定为通过时，执行操作S240。在操作S240中，控制逻辑块170确定编程循环的重复次数是否达到给定的最大循环计数。当编程循环的重复次数未达到给定的最大循环计数时，在操作S250中增加编程电压VPGM，并且再次执行操作S210。例如，使用增加的编程电压VPGM来执行操作S120。当编程循环的重复次数达到给定的最大循环计数时，执行操作S280。

当一级验证被确定为通过时，执行操作S260。在操作S260中，执行二级验证。页面缓冲器块130可将第三偏置电压施加到位线BL以偏置位线BL。第三偏置电压可以等于或类似于第二偏置电压。

在本发明构思的示例性实施例中，行解码器块120在二级验证期间将第一附加验证电压VFYN1施加到被选择的字线，并且将读通过电压VREAD施加到未被选择的字线。在操作S260中施加到被选择的字线的第一附加验证电压VFYN1可以在第n编程循环LPn之后被标记。在示例性实施例中，第一附加验证电压VFYN1高于在一级验证期间使用的电压。

页面缓冲器块130可将第二感测位提供给计数块160。计数块160可通过对与截止单元相对应的值的数量进行计数来对具有高于第一附加验证电压VFYN1的阈值电压的存储器单元的数量进行计数。

在操作S270中，非易失性存储器装置100确定二级验证是否通过。当从控制逻辑块170接收的计数值小于第二阈值TH2时，控制逻辑块170将二级验证确定为通过。当二级验证被确定为通过时，控制逻辑块170确定编程操作的通过(例如，编程操作已经成功)并且可终止编程操作。

当二级验证被确定为失败时或当编程循环的重复次数达到给定的最大循环计数时，在操作S280中，控制逻辑块170确定编程操作已经失败并且可终止编程操作。控制逻辑块170可将指示编程状态失败PSF的信号报告给外部装置。

如上所述，根据本发明构思的示例性实施例的非易失性存储器装置100与执行编程操作一起检测存储器单元的阈值电压的分布是否过度拓宽。当确定存储器单元的阈值电压的分布过度拓宽时，在编程操作之后的读操作中可能发生不可校正的错误。即，数据可能会丢失。例如，作为读操作的结果而读取的数据可能包括这样的错误：当阈值电压的分布已经过度拓宽时，难以或不可能进行校正。

根据本发明构思的示例性实施例的非易失性存储器装置100可通过在检测到阈值电压的过度分布时向外部装置报告编程操作的失败来引导数据的重新编程。而且，非易失性存储器装置100可通知外部装置已经出现了渐进式电阻。因此，可防止数据丢失并且可检测和处理渐进式电阻，并且可以提高非易失性存储器装置100的可靠性。

图10示出了通过使用图7的第一验证电压VFY1至第七验证电压VFY7和第一附加验证电压VFYN1来执行编程操作的方法的第二示例。图11示出了根据图10的方法的编程循环LP1至LPn的示例。参照图1、图7、图10和图11，非易失性存储器装置100在操作S310中执行编程，并在操作S320中执行一级验证。操作S310和操作S320可以被执行为分别与操作S210和操作S220相同。

在操作S330中，非易失性存储器装置100确定一级验证是否是第一次通过(例如，使用第三阈值TH3的第一验证)。控制逻辑块170可以从计数块160接收计数值，并将该计数值与第三阈值TH3进行比较。第三阈值TH3可以大于第一阈值TH1。

操作S330可以被解释为在下一循环中预测(或确定)计数值是否小于第一阈值TH1(即，是否确定一级验证通过(图10中的第一次通过))的操作。除了使用第三阈值TH3外，操作S330可以被执行为与操作S130相同。例如，当从控制逻辑块170接收的计数值小于第三阈值TH3时，控制逻辑块170将第二状态S2至第八状态S8当中与该计数值相对应的状态确定为通过。当所有第二状态S2至第八状态S8都被确定为通过时，控制逻辑块170可将一级验证确定为通过。

当确定了一级验证的第一次失败时，在操作S340中，非易失性存储器装置100确定当前循环计数是否为最大循环计数。操作S340可以被执行为与操作S240相同。当当前循环计数未达到最大循环计数时，在操作S350中增加编程电压VPGM，并且再次执行操作S310。当当前循环计数达到最大循环计数时，执行操作S395。

当确定了一级验证的第一次通过时，在操作S360中，非易失性存储器装置100执行编程。在操作S370中，非易失性存储器装置100一起执行二级验证和一级验证。在操作S360和操作S370中施加到被选择的字线的电压在第n编程循环LPn处被标记。

在操作S380中，非易失性存储器装置100确定二级验证(例如，使用第二阈值TH2的第二验证)是通过还是失败。操作S380可以被执行为与操作S270相同。例如，当从控制逻辑块170接收的计数值小于第二阈值TH2时，控制逻辑块170将二级验证确定为通过。当二级验证是失败或者当前循环计数达到最大循环计数时，在操作S395中，非易失性存储器装置100确定编程操作已经失败，并且可以输出编程状态失败PSF的信号。

当二级验证是通过时，在操作S390中，非易失性存储器装置100通过使用第一阈值TH1来确定一级验证(例如，使用第一阈值TH1的第三验证)是第二次通过还是第二次失败。操作S380可以被执行为与操作S230相同。

当一级验证(例如，第三验证)是第二次失败时，可以再次执行操作S360。在实施例中，如参照操作S340和操作S350所描述的，非易失性存储器装置100可以确定当前循环计数是否达到最大循环计数；当当前循环计数未达到最大循环计数时，非易失性存储器装置100可以增加编程电压VPGM，然后可以再次执行操作S360。

当二级验证是第二次通过时，非易失性存储器装置100可以确定编程操作的通过(例如，编程操作已经成功)并且可以终止编程操作。当二级验证是第二次通过并且使用第一阈值TH1的一级验证是通过时，非易失性存储器装置100可以确定编程操作的通过。

在实施例中，如参照图10所描述的，在一级验证的第一次通过之后，非易失性存储器装置100可以重复其中施加第一附加验证电压VFYN1和第一验证电压VFY1至第七验证电压VFY7的第n编程循环LPn，直到确定一级验证的第二次通过(或者可以增加编程电压VPGM，直到确定一级验证的第二次通过)。

在另一示例中，非易失性存储器装置100可以在操作S380中仅执行一次二级验证。当通过二级验证时，此后可以省略二级验证。当在第n编程循环LPn确定了一级验证的第二次失败时，可以在第n编程循环LPn之后执行与第一编程循环LP1和第二编程循环LP2相同的编程循环(或者可以在第n编程循环LPn之后增加编程电压VPGM)。

图12示出了通过使用图7的第一验证电压VFY1至第七验证电压VFY7和第一附加验证电压VFYN1来执行编程操作的方法的第三示例。图13示出了根据图12的方法的编程循环LP1至LPn的示例。参照图1、图7、图12和图13，非易失性存储器装置100在操作S410中执行编程，并在操作S420中执行一级验证。操作S410和操作S420可以被执行为分别与操作S310和操作S320相同。

在操作S430中，非易失性存储器装置100确定一级验证是第一次通过还是第一次失败。操作S430可以被执行为与操作S330相同。

当确定了一级验证的第一次失败时，在操作S440中，非易失性存储器装置100确定当前循环计数是否为最大循环计数。操作S440可以被执行为与操作S340相同。当当前循环计数未达到最大循环计数时，在操作S450中增加编程电压VPGM，并且可以再次执行操作S410。当当前循环计数达到最大循环计数时，执行操作S490。

当确定了一级验证的第一次通过时，在操作S460中，非易失性存储器装置100执行编程。在操作S470中，非易失性存储器装置100执行二级验证。在操作S460和操作S470中施加到被选择的字线的电压在第n编程循环LPn处被标记。

在操作S480中，非易失性存储器装置100确定二级验证是通过还是失败。操作S480可以被执行为与操作S380相同。当二级验证是失败或者当前循环计数达到最大循环计数时，在操作S490中，非易失性存储器装置100确定编程操作已经失败，并且可以输出编程状态失败PSF的信号。

当二级验证是通过时，非易失性存储器装置100确定编程操作的通过(例如，编程操作已经成功)并且可以终止编程操作。例如，当一级验证和二级验证被确定为通过时，非易失性存储器装置100确定编程操作的通过。

即，当一级验证被确定为第一次通过或者预测了第二次通过时，非易失性存储器装置100可以省略一级验证，并且可以执行编程和二级验证。

图14示出了页面缓冲器块130的组件当中与一条位线BL相对应的一个页面缓冲器200的示例。参照图1和图14，页面缓冲器200包括高速缓存锁存器210(例如，锁存器电路)、数据锁存器220(例如，锁存器电路)、感测锁存器230(例如，锁存器电路)、通过锁存器240(例如，锁存器电路)、转储电路250和预充电电路260。

高速缓存锁存器210可与数据线DL连接。高速缓存锁存器210可存储通过数据线DL接收的位，或者可通过数据线DL输出存储的位。

数据锁存器220可存储要被写入与位线BL连接的存储器单元中的数据(以下称为“写位”)。感测锁存器230可感测位线BL的电压，并且可将感测到的电压存储为感测位。通过锁存器240可存储指示与位线BL连接的存储器单元的编程操作是通过还是失败的信息。

转储电路250可在控制逻辑块170的控制下在高速缓存锁存器210、数据锁存器220、感测锁存器230和通过锁存器240之间传输位。预充电电路260可在控制逻辑块170的控制下将位线BL偏置。

在编程操作中，写位可顺序地存储在高速缓存锁存器210中。转储电路250可将顺序地存储在高速缓存锁存器210中的各个写位转储到数据锁存器220中。

在编程操作的编程中，转储电路250可将存储在数据锁存器220中的写位转储到感测锁存器230。这样，可以以如下方式设置感测锁存器230，使得第一偏置电压中的第一电压和第二电压之一被施加到位线BL。

在编程操作的感测时，预充电电路260可将第二偏置电压施加到位线BL。感测锁存器230可感测位线BL的电压变化作为感测位。当存储在感测锁存器230中的感测位不是通过使用与数据锁存器220中存储的写位指示的状态相关联的验证电压而产生的位时，转储电路250可以初始化感测锁存器230以丢弃该感测位。

当存储在感测锁存器230中的感测位是通过使用与数据锁存器220中存储的写位指示的状态相关联的验证电压而产生的位时，转储电路250可将存储在感测锁存器230中的感测位转储至通过锁存器240中。即，通过锁存器240可存储指示以下的信息：与位线BL连接的存储器单元是否已经完成被编程为数据锁存器220中存储的写位所指示的状态。

在以下编程中，当存储在通过锁存器240中的感测位指示一级验证通过时，转储电路250可允许感测锁存器230用第一偏置电压当中被施加到与禁止编程的存储器单元的第二电压来偏置位线BL。即，即使在编程循环之后通过了存储器单元的一级验证，数据锁存器220也可以存储被编程到存储器单元的状态的信息。

图15示出了第一附加验证电压VFYN1和第二附加验证电压VFYN2的示例。参照图1、图14和图15，可以确定第一附加验证电压VFYN1与参照图7描述的第一附加验证电压VFYN1相同。

第二附加验证电压VFYN2可以与对应于最高阈值电压的状态(即，第八状态S8)相关联。在随着每一个存储器单元要写入的位数增加而存在比第八状态S8更高的状态的情况下，第二附加验证电压VFYN2可与最高状态相关联。

第二附加验证电压VFYN2可以被指定为与第八状态S8的验证电压VFY7相关联的第二偏移VOFF2(例如，第二偏移电压)。第二偏移VOFF2可包括符号和电压。可通过将由第二偏移VOFF2定义的偏移量应用到第七验证电压VFY7的电平来获得第二附加验证电压VFYN2的电平。例如，第二偏移VOFF2可被确定为使得第二附加验证电压VFYN2等于或小于第七验证电压VFY7。

在通过一级验证之后，非易失性存储器装置100可对被编程为第八状态S8的存储器单元当中具有等于或小于第二附加验证电压VFYN2的阈值电压的存储器单元的数量进行计数。例如，非易失性存储器装置100可通过使用第二附加验证电压VFYN2来执行二级验证，并且可将第二感测位存储在页面缓冲器块130的感测锁存器230中。

页面缓冲器块130可基于存储在数据锁存器220中的写位来初始化与第八状态S8不对应的第二感测位。页面缓冲器块130可将与第八状态S8相对应的第二感测位输出到计数块160。计数块160可将导通单元的计数值提供给控制逻辑块170。当计数值小于阈值时，控制逻辑块170可将二级验证确定为通过。

在本发明构思的示例性实施例中，非易失性存储器装置100选择第一附加验证电压VFYN1和第二附加验证电压VFYN2之一以执行二级验证。当第二附加验证电压VFYN2被选择时，在图8和图9的实施例、图10和图11的实施例以及图12和图13的实施例中，第一附加验证电压VFYN1可以被第二附加验证电压VFYN2代替。

在另一示例中，非易失性存储器装置100可选择所有的第一附加验证电压VFYN1和第二附加验证电压VFYN2以执行二级验证。在图8和图9的实施例、图10和图11的实施例以及图12和图13的实施例中，除了第一附加验证电压VFYN1之外，第二附加验证电压VFYN2可以被施加到被选择的字线。

可将与第一附加验证电压VFYN1相对应的导通单元的第一计数值和与第二附加验证电压VFYN2相对应的导通单元的第二计数值相加。控制逻辑块170可将相加的结果与第二阈值TH2进行比较，以确定二级验证的通过或失败。例如，控制逻辑块170可将第一计数值和第二计数值的和与第二阈值TH2进行比较。

在本发明构思的示例性实施例中，当通过使用第一附加验证电压VFYN1和第二附加验证电压VFYN2执行的二级验证获得的计数值小于第二阈值TH2且大于第四阈值TH4时，非易失性存储器装置100选择所有的第一附加验证电压VFYN1和第二附加验证电压VFYN2以执行二级验证。

图16示出了针对第二状态S2至第八状态S8之一使用第一附加验证电压VFYN1和第二附加验证电压VFYN2的示例。参照图1、图14和图16，第一附加验证电压VFYN1可以被确定为大于每一种状态的验证电压。第二附加验证电压VFYN2可以被确定为等于或小于每一种状态的验证电压。

各个第一附加验证电压VFYN1可以由相同的偏移(即，第一偏移VOFF1(参照图15))确定。各个第二附加验证电压VFYN2可以由相同的偏移(即，第二偏移VOFF2)确定。非易失性存储器装置100可以选择第一状态S1至第八状态S8中的至少一个作为目标状态，并且可以执行二级验证。

在本发明构思的示例性实施例中，非易失性存储器装置100选择第一附加验证电压VFYN1和第二附加验证电压VFYN2之一以执行二级验证。在另一示例中，非易失性存储器装置100可选择所有的第一附加验证电压VFYN1和第二附加验证电压VFYN2以执行二级验证。

图17示出了通过使用图16的第一验证电压VFY1至第七验证电压VFY7、第一附加验证电压VFYN1和第二附加验证电压VFYN2来执行编程操作的方法的示例。在实施例中，在图17中示出了其中除了对应于最高阈值电压的第八状态S8之外另一状态是目标状态的示例。

参照图1、图16和图17，操作S510、操作S520、操作S530、操作S540、操作S550、操作S560、操作S570和操作S580被执行为与图8的操作S210、操作S220、操作S230、操作S240、操作S250、操作S260、操作S270和操作S280相同。

与图8相比，在操作S530和操作S540之间添加了操作S535，以进行目标状态的二级验证。操作S535可包括操作S536、操作S537和操作S538。

在操作S536中，非易失性存储器装置100确定是否首先通过了目标状态的一级验证。当没有首先通过目标状态的一级验证时，可执行操作S560。当首先通过目标状态的一级验证时，执行操作S537。

在操作S537中，非易失性存储器装置100通过使用目标状态的第一附加验证电压VFYN1和第二附加验证电压VFYN2中的一个或全部来执行二级验证。

在操作S538中，非易失性存储器装置100确定已经出现的是二级验证的通过还是失败。当计数块160的计数值小于第五阈值(例如，TH5)时，可确定二级验证的通过。当确定二级验证通过时，执行操作S560。当确定二级验证失败时，执行操作S580。

即，非易失性存储器装置100在一级验证通过之前不继续编程操作，并且可以及早检测阈值电压分布的扩展。当及早检测到阈值电压分布的扩展时，编程操作更早地被终止，并且可减少执行编程操作所浪费的时间。

在本发明构思的示例性实施例中，当对至少一个目标状态执行二级验证时，省略操作S580，因此，省略与第八状态S8相关联的二级验证。

图18示出了根据本发明构思的示例性实施例的存储装置10。参照图18，存储装置10包括非易失性存储器装置100、控制器300和缓冲器存储器400。非易失性存储器装置100可以在如参照图1至图17所描述的编程操作中执行一级验证和二级验证。

控制器300可根据外部主机装置的请求来访问非易失性存储器装置100。控制器300可包括主机接口310(例如，接口电路)、处理器320、内部存储器330、缓冲器控制器340、纠错块350(例如，纠错电路)和存储器管理器360。

主机接口310可将从外部主机装置接收到的请求和地址存储在内部存储器330中。主机接口310可将从外部主机装置接收到的数据存储在缓冲器存储器400中。主机接口310可将存储在缓冲器存储器400中的数据发送到外部主机装置。主机接口310可根据给定协议与外部主机装置交换各种信号。

处理器320可将存储在内部存储器330中的请求和地址转换成适合于非易失性存储器装置100的命令和地址。处理器320可将转换后的命令和地址提供给存储器管理器360。处理器320可执行用于管理存储装置10的各种操作，并且可驱动固件。

内部存储器330可包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、磁性RAM(MRAM)、相变RAM(PRAM)、电阻性RAM(RRAM)、铁电RAM(FRAM)等中的至少一种。

缓冲器控制器340可控制缓冲器存储器400。纠错块350可对要写入非易失性存储器装置100中的数据执行纠错编码，并且可通过对从非易失性存储器装置100读取的数据执行纠错解码来纠错。

存储器管理器360可通过第一通道CH1和第二通道CH2控制非易失性存储器装置100。存储器管理器360可通过第一通道CH1将命令和地址发送到非易失性存储器装置100。存储器管理器360可通过第一通道CH1与非易失性存储器装置100交换数据。存储器管理器360可通过第二通道CH2与非易失性存储器装置100交换各种控制信号。

缓冲器存储器400可包括动态随机存取存储器(DRAM)、磁性RAM(MRAM)、相变RAM(PRAM)、电阻性RAM(RRAM)、铁电RAM(FRAM)等中的至少一种。

图19示出了根据本发明构思的示例性实施例的图18的存储装置10的操作方法。参照图18和图19，在操作S610中，控制器300接收编程状态失败PSF的信号。

在操作S620中，控制器300确定编程状态失败PSF的信号是否为二级验证失败的类型。当编程状态失败PSF的信号是二级验证失败的类型时，控制器300将包括对其执行编程操作的存储器单元的至少一条字线的存储空间设置为坏区。例如，控制器300可将失败发生的字线的存储器单元的存储空间以及与该失败发生的字线相邻的字线的存储器单元设置为坏区。例如，信号可具有针对二级验证失败的类型的第一值、以及具有其他指示的第二其他值。

当编程状态失败PSF的信号不是二级验证失败的类型时，在操作S640中，控制器300可将包括对其执行编程操作的存储器单元的存储器块设置为坏块，并且可将存储器块的整个存储空间设置为坏区。

在操作S650中，存储在坏块或坏区中的数据可被迁移到存储器的不同区或备用区。

通过仅将发生渐进式电阻的字线的存储器单元的存储区域和与发生级验证失败的字线相邻的字线的存储器单元设定为坏区，可使存储装置10的容量下降最小化。

在以上实施例中，通过使用术语“第一”、“第二”、“第三”等来描述根据本发明构思的组件。然而，术语“第一”、“第二”、“第三”等可用来将组件彼此区分开，并且不限制本发明构思。例如，术语“第一”、“第二”、“第三”等不涉及任何形式的顺序或数字含义。

在以上实施例中，通过使用块描述了根据本发明构思的实施例的组件。这些块可以被实施为各种硬件装置(例如集成电路(IC)、专用IC(ASCI)、现场可编程门阵列(FPGA)和复杂可编程逻辑装置(CPLD))、以硬件装置驱动的固件、软件(例如，应用程序)或硬件装置和软件的组合。而且，这些块可包括利用集成电路中的半导体元件实施的电路、或注册为知识产权(IP)的电路。

根据本发明构思的至少一个实施例，在编程操作中执行用于检测异常分布的附加验证。当检测到异常分布时，将相应的存储空间设置为坏区。因此，提供了可靠性提高的非易失性存储器装置以及包括该非易失性存储器装置的存储装置。

虽然已经参照其示例性实施例描述了本发明构思，但是对于本领域的普通技术人员显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种非易失性存储器装置，包括：

存储器单元阵列，其包括多个存储器单元；以及

外围电路，其被配置为对从所述多个存储器单元中选择的存储器单元执行编程操作，所述编程操作包括重复执行编程循环；

其中，所述编程循环包括：

通过向所选择的存储器单元施加编程电压来执行编程；以及

通过向所选择的存储器单元施加多个验证电压来执行第一验证，

其中，所述外围电路还被配置为：

响应于所述第一验证的成功来完成所述编程操作；

通过向所选择的存储器单元施加与所述多个验证电压不同的附加验证电压来执行第二验证；以及

响应所述第二验证的失败来确定所述编程操作已经失败。

2.根据权利要求1所述的非易失性存储器装置，其中，所述外围电路还被配置为：

响应于所述第二验证的失败，将指示编程状态失败的信号输出到外部装置。

3.根据权利要求1所述的非易失性存储器装置，其中，当所述第二验证成功时，所述外围电路确定所述编程操作已经成功。

4.根据权利要求1所述的非易失性存储器装置，其中，所述附加验证电压大于所述多个验证电压中的最高验证电压。

5.根据权利要求1所述的非易失性存储器装置，其中，所述附加验证电压与所述多个验证电压中的一个验证电压相差偏移电压，并且

其中，当所述一个验证电压改变时，所述附加验证电压与所述一个验证电压一起改变，同时保持所述偏移电压。

6.根据权利要求1所述的非易失性存储器装置，其中，所述外围电路还被配置为：

响应于所述第一验证的成功，在执行所述第二验证之前执行所述编程以向所选择的存储器单元施加所述编程电压；以及

在执行所述第二验证之后，执行所述第一验证以向所选择的存储器单元施加所述多个验证电压。

7.根据权利要求6所述的非易失性存储器装置，其中，所述外围电路响应于所述第二验证的成功和所述第一验证的成功来确定所述编程操作已经成功。

8.根据权利要求6所述的非易失性存储器装置，其中，响应于所述第二验证的成功和所述第一验证的失败，所述外围电路还被配置为执行所述编程、执行所述第二验证以及执行所述第一验证。

9.根据权利要求1所述的非易失性存储器装置，其中，所述外围电路还被配置为：

响应于所述第一验证的成功，在执行所述第二验证之前执行所述编程以向所选择的存储器单元施加所述编程电压。

10.一种非易失性存储器装置，包括：

行解码器块，其被配置为在编程操作的编程期间向与从多个存储器单元中选择的存储器单元连接的被选择的字线施加编程电压，并在所述编程操作的第一验证中向所述被选择的字线施加多个验证电压；

页面缓冲器块，其被配置为在所述编程中向与所选择的存储器单元连接的位线施加第一偏置电压，其中，在所述第一验证期间，所述页面缓冲器块通过在向所述位线施加第二偏置电压之后感测所述位线的第一电压来存储分别与所述位线相对应的第一感测位；

计数块，其被配置为在所述第一验证期间通过对所述第一感测位当中具有第一值的第一感测位的数量进行计数来产生第一计数值；以及

控制逻辑块，其被配置为根据所述第一计数值来确定所述第一验证的通过和失败之一，

其中，在所述第一验证期间确定了与所述多个验证电压当中的目标验证电压相对应的通过之后，所述行解码器块还被配置为在所述编程操作的第一验证期间向所述被选择的字线施加与所述多个验证电压不同的附加验证电压，

其中，所述页面缓冲器块还被配置为在所述第二验证期间通过在向所述位线施加第三偏置电压之后感测所述位线的第二电压来存储分别与所述位线相对应的第二感测位，

其中，所述计数块被配置为在所述第二验证期间通过对所述第二感测位当中具有第二值的第二感测位的数量进行计数来产生第二计数值，并且

其中，所述控制逻辑块还被配置为根据所述第二计数值来确定所述第二验证的通过和失败之一。

11.根据权利要求10所述的非易失性存储器装置，其中，所述目标验证电压是所述多个验证电压中的最高验证电压。

12.根据权利要求10所述的非易失性存储器装置，其中，所述附加验证电压具有这样的电平，该电平在所述目标验证电压和所述多个验证电压当中高于所述目标验证电压且与所述目标验证电压紧邻的验证电压之间。

13.根据权利要求10所述的非易失性存储器装置，其中，所述附加验证电压具有这样的电平，该电平在所述目标验证电压和所述多个验证电压当中低于所述目标验证电压且与所述目标验证电压紧邻的验证电压之间。

14.根据权利要求10所述的非易失性存储器装置，其中，所述控制逻辑块还被配置为：

响应于所述第二验证被确定为失败，确定所述编程操作已经失败。

15.根据权利要求14所述的非易失性存储器装置，其中，所述控制逻辑块还被配置为：

响应于所述第二验证被确定为失败，终止所述编程操作。

16.根据权利要求10所述的非易失性存储器装置，其中，所述第二验证是对所选择的存储器单元当中与所述目标验证电压相关联的存储器单元执行的，而不是对所选择的存储器单元当中与所述目标验证电压不相关联的存储器单元执行的。

17.根据权利要求10所述的非易失性存储器装置，其中，所述页面缓冲器块包括分别与所述位线相对应的页面缓冲器。

其中，所述页面缓冲器中的每一个页面缓冲区包括：

感测锁存器，其被配置为存储所述第二感测位中相应的第二位；

数据锁存器，其被配置为将要被写入的数据存储在所选择的存储器单元当中与相应的位线连接的相应的存储器单元中；和

通过锁存器，其被配置为存储指示在所述第一验证期间所述相应的存储器单元是否被确定为通过的信息。

18.一种存储装置，包括：

非易失性存储器装置；以及

控制器，其被配置为向所述非易失性存储器装置发送写命令、地址和数据，

其中，所述非易失性存储器装置包括：

存储器单元阵列，其包括多个存储器单元；以及

外围电路，其被配置为响应于所述写命令来执行重复执行编程循环的编程操作，

其中，所述编程循环包括：

通过向所述多个存储器单元当中与由所述地址选择的字线连接的存储器单元施加编程电压来执行编程；以及

通过向所选择的存储器单元施加多个验证电压来执行第一验证，

其中，所述外围电路还被配置为：

响应于基于所述数据的所述第一验证的成功来完成所述编程操作；

通过向与所选择的字线连接的存储器单元施加与所述多个验证电压不同的附加验证电压来执行第二验证；以及

响应于所述第二验证的失败来确定所述编程操作已经失败。

19.根据权利要求18所述的存储装置，其中，所述非易失性存储器装置还被配置为：响应于所述第二验证的失败，向所述控制器发送指示所述第二验证的失败的编程状态失败信号；以及

其中，所述控制器还被配置为：响应于所述编程状态失败信号，将与所选择的字线连接的所述存储器单元的存储空间设置为坏区。

20.根据权利要求18所述的存储装置，其中，所述多个存储器单元被分组为两个或更多个存储器块，

其中，所述两个或更多存储器块中的每一个存储器块包括两个或更多存储器单元，

其中，所述非易失性存储器装置还被配置为：在重复所述编程循环的同时，响应于所述第一验证的失败，向所述控制器发送指示所述第一验证的失败的编程状态失败信号，并且

其中，所述控制器还被配置为：响应于所述编程状态失败信号，将包括所述两个或更多个存储器块当中与所选择的字线连接的存储器单元的存储器块的存储空间设置为坏区。

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