CN113130523A - 具有全耗尽绝缘体上硅衬底的图像传感器 - Google Patents
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Abstract
本申请案涉及具有全耗尽绝缘体上硅衬底的图像传感器。采用全耗尽绝缘体上硅FDSOI以减少与像素单元的扩散区相关联的扩散泄漏(例如，栅极引发的漏极泄漏、结泄漏等)。例如，隐埋氧化物BOX层将例如所述像素单元的(N)沟道区的晶体管沟道区与所述像素区的(若干)光电二极管完全隔离，从而消除结泄漏路径，因此导致扩散泄漏的减少及装置操作速度的增加。通过例如沟槽隔离或隔离植入结构等隔离结构的缺失，还可实现全阱容量的增加。
Description
技术领域
本发明大体上涉及图像传感器，且特定来说但非排他地，涉及旨在抑制扩散结泄漏的图像传感器，例如高动态范围(HDR)图像传感器。
背景技术
CMOS图像传感器(CIS)已经无处不在。其被广泛用于数码相机、蜂窝电话、安全摄像机以及医疗、汽车及其它应用。典型的图像传感器响应于从外部场景反射的图像光入射在图像传感器上而操作。所述图像传感器包含具有光敏元件(例如，光电二极管)的像素阵列，所述光敏元件吸收入射图像光的一部分且在吸收所述图像光之后生成图像电荷。可将所述像素中的每一者的图像电荷测量为每一光敏元件的输出电压，所述输出电压随入射图像光而变化。换句话说，经生成的图像电荷量与图像光的强度成比例，所述图像电荷用于产生表示外部场景的数字图像(即，图像数据)。
典型的图像传感器如下般操作。来自外部场景的图像光入射在图像传感器上。所述图像传感器包含多个光敏元件使得每一光敏元件吸收入射图像光的一部分。所述图像传感器中包含的光敏元件，例如光电二极管，在吸收图像光之后各自生成图像电荷。经生成的图像电荷量与图像光的强度成比例。经生成的图像电荷可用于产生表示外部场景的图像。
尤其是随着不断地需要更高分辨率及更低电力消耗，用于图像传感器的集成电路(IC)技术不断地得到改进。此类改进通常涉及缩小装置的几何尺寸以实现更低制造成本、更高装置集成密度、更高速度及更好性能。
但是，随着图像传感器的小型化的进步，图像传感器架构内的缺陷变得更加显而易见且可能降低图像质量。例如，图像传感器的某些区内的过多电流泄漏可能引起高暗电流、传感器噪声、白色像素缺陷等。这些缺陷可能使来自图像传感器的图像质量显著地劣化，这可能导致降低的良率及更高的生产成本。
高动态范围(HDR)图像传感器可能提出其它挑战。例如，一些HDR图像传感器布局不是空间高效的且难以小型化为更小节距以实现更高分辨率。另外，由于许多此类HDR图像传感器的非对称布局，减小像素的大小及节距以实现高分辨率图像传感器会导致串扰或其它不良副作用，例如随着节距减小在这些图像传感器中可能出现的对角眩光。
发明内容
一方面，本申请案涉及一种用于CMOS图像传感器的像素单元，其包括：全耗尽隔离物上硅(FDSOI)衬底，其具有顶层及安置在所述顶层正下方的隐埋氧化物层；像素区，其包含光敏区，所述光敏区累积响应于入射光而在所述光敏区中光生的图像电荷；像素晶体管区，其经安置在所述像素区附近且包含形成在所述衬底的顶层中的晶体管沟道区，其中所述隐埋氧化物层经布置以将所述晶体管沟道区与所述像素区隔离。
另一方面，本申请案涉及一种用于减少像素单元中的扩散泄漏的方法，所述像素单元形成有全耗尽绝缘体上硅(FDSOI衬底)，所述FDSOI衬底具有将顶层与基础层分离的隐埋氧化物层，所述像素单元具有带有至少一个光敏区的像素区及安置在所述像素区附近的像素晶体管区，所述像素晶体管区包括晶体管沟道，所述方法包括：利用所述隐埋氧化物层将所述像素晶体管区的所述晶体管沟道与所述像素区隔离。
进一步方面，本申请案涉及一种用于制造像素单元的方法，所述像素单元具有像素区及像素晶体管区，所述方法包括：提供全耗尽绝缘体上硅(FDSOI)衬底，其具有将顶部硅层与基础硅层分离的隐埋氧化物层；对于所述像素区，移除所述顶部硅层；对于所述像素区，在所述基础硅层中形成一或多个光敏区；在所述像素区及所述像素晶体管区的所述基础硅层中形成具有第一导电类型的一或多个掺杂阱区；在与所述像素晶体管区相关联的所述顶部硅层中形成多个隔开的掺杂扩散区。
附图说明
图1说明根据本发明的实施例的图像传感器的一个实例。
图2A及2B是根据本发明的实施例的像素单元的实例的说明性示意图。
图3是根据本发明的实施例的像素单元的一个实例的俯视示意性局部视图。
图4A到4D分别是沿着线A-A、B-B及C-C、D-D截取的图3的像素阵列的示意性横截面视图。
图5是说明根据本发明的方面的像素单元的光电二极管区的大小与常规像素单元中的光电二极管区的大小相比的增加的说明性示意图。
图6是根据本发明的实施例的用于制造像素单元的实例流程图。
贯穿附图的若干视图，对应附图标记指示对应组件。所属领域的技术人员将明白，图中的元件是为了简单及清楚而说明且不一定按比例绘制。例如，图中的一些元件的尺寸可能相对于其它元件被放大以帮助改进对本发明的各种实施例的理解。而且，通常未描绘在商业上可行的实施例中有用或必需的常见但易于理解的元件以便促进对本发明的这些各种实施例的更清晰观察。
具体实施方式
本文中描述用于抑制CMOS图像传感器中的扩散泄漏的设备及方法的实例。设备及方法的此类实例还提供图像传感器的全阱容量(FWC)与常规像素单元相比的的增加。因此，在以下描述中，阐述众多特定细节以提供对所述实例的透彻理解。相关领域的技术人员将认识到；然而，本文中所描述的技术可在没有一或多个特定细节的情况下或利用其它方法、组件、材料等实践。在其它例子中，未详细地展示或描述众所周知的结构、材料或操作以避免混淆某些方面。
在贯穿本说明书对“一个实例”或“一个实施例”的引用表示结合所述实例所描述的特定特征、结构或特性被包含在本发明的至少一个实例中。因此，贯穿本说明书各处出现的短语“在一个实例中”或“在一个实施例中”不一定均指同一实例。此外，在一或多个实例中可以任何合适方式组合特定特征、结构或特性。
为了便于描述，在本文中可使用空间相对术语，例如“在...下方”、“在...下”、“在...之下”、“在...下面”、“在...上方”、“在...之上”等以描述一个元件或特征与另一(些)元件或特征的关系，如图中所说明。将理解，除图中所描绘的定向以外，空间相对术语还意在涵盖装置在使用或操作中的不同定向。例如，如果图中的装置被翻转，那么被描述为“在其它元件或特征下”、“在其它元件或特征下方”或“在其它元件或特征下面”的元件将被定向为“在其它元件或特征上方”。因此，实例术语“在...下方”及“在...下面”可涵盖在...上方及在...下两者。装置可以其它方式定向(旋转90度或按其它定向)且相应地解释本文中所使用的空间相对描述语。
另外，还将理解，当一层被称为“在两个层之间”时，其可为两个层之间的唯一层，或也可存在一或多个中介层。类似地，将理解，当一元件被称为“连接”或“耦合”到另一元件时，其可直接连接或耦合到另一元件，或可存在中介元件。相比之下，当一元件被称为直接连接或直接耦合到另一元件时，不存在中介元件。应以类似方式来解释用于描述元件或层之间的关系的其它词语(例如，“在...之间”与“直接在...之间”、“邻近”与“直接邻近”、“在...上”与“直接在...上”)。
贯穿说明书，使用若干技术术语。这些术语应具有其所属领域的普通含义，除非本文中明确地定义或其使用上下文将另有明确地建议。应注意，贯穿本文件，元件名称及符号可互换地使用(例如，Si与硅)；然而，两者具有相同含义。
如将展示，揭示图像传感器的像素单元的实例。这些实例中的一或多者可经布置在像素阵列中且例如用于高动态范围(HDR)成像。在一些实例中，像素阵列的像素单元可采用3T、4T或5T像素架构。在一些实例中，采用共享像素单元架构，其中两个或更多个光敏区，例如光电二极管区，经由数个转移栅极耦合到共同浮动扩散部。
当前可用的像素单元架构通常遭受在(若干)浮动扩散(FD)区处或附近的泄漏电流。由于例如高暗电流、白色像素缺陷、低信噪比等的缺陷，泄漏电流可能影响通过读出电路系统从(若干)浮动扩散区读出的信号。例如，白色像素缺陷可能与来自在制造期间经受机械应力、在装置操作期间经受电应力或其组合的区的电流泄漏相关。当在读出之前将图像电荷、图像数据或图像信号长时间存储在(若干)浮动扩散区内时，泄漏电流可能是特别重要的问题。另外，由于浮动扩散结中的产生-复合(GR)所致的泄漏是不可避免的，尤其是在使用高度掺杂欧姆接触件的情况下。
这些前述问题仅在LOFIC像素单元(一种常见类型的高动态范围(HDR)成像架构)中被放大。在具有LOFIC架构的像素单元或LOFIC像素单元中，提供横向溢出集成电容器(LOFIC)及相关联选择晶体管，有时被称为双浮动扩散(DFD)晶体管。例如，当在达到饱和之后填充光电二极管时，过多电荷会泄漏到浮动扩散(FD)区中且可经存储在LOFIC中。以这种方式泄漏电荷就像具有增加的全阱容量(FWC)的光电二极管一样起作用。可利用像素单元的浮动扩散部(FD)的电容的选择性增加/减小来调制转换增益。这导致信噪比(SNR)的显著增加，由此增加像素单元的动态范围(例如，HDR)。
通常，在积分期间将在暗模式(即，无光)下的浮动扩散结泄漏存储在LOFIC中，从而造成暗电流/白色像素问题。实际上，由浮动扩散结泄漏引起的暗电流是归因于LOFIC架构的最大问题之一。例如，在高转换增益(HCG)的情况下，由浮动扩散结泄漏引起的暗电流通常不是问题，这是因为浮动扩散部在信号读出之前被复位，且因而，读取噪声(包含由结泄漏引起的噪声)可通过相关双重取样(CDS)操作来消除。然而，浮动扩散结泄漏引发的暗电流在低转换增益(LCG)中可能是重要问题，因为在复位电平读出之前读出信号。因此，相关双重取样(CDS)操作无法应用于移除结泄漏噪声。如果在读取之前复位信号，那么所有经存储的电荷经由放电而耗尽。
本发明的方法及技术试图解决常规3T及4T像素架构中的扩散泄漏。本发明的方法及技术适合使用，且可向包含5T像素的其它像素架构提供益处，包含LOFIC像素单元及共享像素设计的像素单元。例如，所揭示标的物的实例旨在最小化或减小像素单元的浮动扩散区处或附近的泄漏电流以促进增加的图像质量、增加的良率、更快的速度等。
如下文将更详细地描述，实例实施例中的像素单元的晶体管可为N金属氧化物半导体(NMOS)类型，其中金属可为多晶硅(poly-Si)、钨(W)等，氧化物可为电介质，例如SiO2(例如，热生长或沉积在半导体材料上)，且半导体可对应于半导体材料的一部分，例如绝缘体上硅(SOI)晶片等。
在本文中所描述的各种实例中，采用全耗尽绝缘体上硅(FDSOI)晶片衬底来减少像素单元中的扩散泄漏(例如，栅极引发的漏极泄漏、结泄漏等)，所述像素单元例如共享4T像素单元、LOFIC像素单元等。在一些实例实施例中，全耗尽绝缘体上硅(FDSOI)半导体衬底的隐埋氧化物(BOX)层将像素单元的晶体管沟道区(例如光敏区)与像素区完全隔离，由此消除结泄漏路径，且导致扩散泄漏的减少及装置操作速度的增加。
如下文将更详细地描述，实例像素单元中的全耗尽绝缘体上硅(FDSOI)晶片也提供以下益处中的一或多者。例如，完全隔离的晶体管沟道区允许省略通常安置在像素单元的光电二极管区附近的隔离结构(例如，浅隔离沟槽(STI)结构、重掺杂(P+)隔离植入物区等)。在既不需要植入物区也不需要浅隔离沟槽(STI)结构的情况下，通常由这些隔离组件占用的空间可用于较大光电二极管区域，从而导致用于高动态范围(HDR)成像的全阱容量(FWC)的增加。
其它益处可因浅隔离沟槽(STI)结构及/或(P+)隔离植入物的缺失而实现。例如，除全阱容量的增加以外，(P+)隔离植入物的缺失还通过避免由此类(P+)隔离植入物引起的光电二极管电势瓶颈(即，光电二极管与转移沟道之间的较高电势势垒)来改进图像滞后。此外，浅隔离沟槽(STI)结构的移除可显著地减小暗电流，尤其是在小像素单元中。
采用全耗尽绝缘体上硅(FDSOI)技术的进一步益处包含结电容的缺失，这可通过减小电阻器电容器(RC)延迟来增加扩展速度。且在浮动扩散结处的减小的结漏电流可显著地减小LOFIC像素单元中的浮动扩散结泄漏引发的暗电流。
在下文所描述的实例中，像素区的(若干)光电二极管可在像素晶体管区下面延伸(例如，以重叠方式)，而无需担心浮动扩散结泄漏。在一些实例中，(若干)光电二极管可在像素单元的像素晶体管区下面延伸，所述像素晶体管区可由复位晶体管、源极跟随器及行选择晶体管组成。在其它实施例中，(若干)光电二极管可在像素晶体管区下面延伸，所述像素晶体管区由复位晶体管、源极跟随器、双浮动扩散晶体管及行选择晶体管组成。此架构允许更大的全阱容量(FWC)，这可增加像素单元的动态范围。
为了说明，图1说明示出根据本发明的技术及方法的具有减少的扩散泄漏及增加的全阱容量(FWC)的实例图像传感器100的框图。图像传感器100可被实施为互补金属氧化物半导体(“CMOS”)图像传感器。如图1中所说明的实例中，图像传感器100包含耦合到控制电路系统108及读出电路系统104的像素阵列102，所述读出电路系统104经耦合到功能逻辑106。
像素阵列102的所说明实施例是成像传感器或像素单元110(例如，像素单元P1、P2、...、Pn)的二维(“2D”)阵列。在一个实例中，根据本发明的技术及方法，每一像素单元包含可用于成像的一或多个子像素或像素区。如所说明，每一像素单元110经布置成行(例如，行R1到Ry)及列(例如，列C1到Cx)以采集人、地方或对象等的图像数据，接着可使用所述图像数据来再现人、地方或对象等的图像。如下文将更详细地描述，每一像素单元110(例如，像素单元P1、P2、...、Pn)可包含例如根据本发明的技术及方法的用于在像素单元中提供减少的扩散泄漏的隔离像素晶体管沟道。
在一个实例中，在每一像素单元110已采集其图像数据或图像电荷之后，图像数据由读出电路系统104通过读出列位线112读出且接着转移到功能逻辑106。在各种实例中，读出电路系统104可包含放大电路系统(未说明)、包含模数转换(ADC)电路系统的列读出电路或其它电路系统。功能逻辑106可简单地存储图像数据或甚至通过施加后期图像效果(例如，裁剪、旋转、移除红眼、调整亮度、调整对比度或以其它方式)来操纵图像数据。在一个实例中，读出电路系统104可沿着读出列线一次读出一行图像数据(所说明)或可使用各种其它技术(未说明)读出图像数据，例如同时串行读出或完全并行读出所有像素。
在一个实例中，控制电路系统108经耦合到像素阵列102以控制像素阵列102的操作特性。例如，在一个实例中，控制电路系统108生成转移栅极信号及其它控制信号以控制图像数据从像素阵列102的共享像素单元110的子像素或像素区的转移及读出。另外，控制电路系统108可生成用于控制图像采集的快门信号。在一个实例中，快门信号是用于同时启用像素阵列102内的所有像素以在单个采集窗口期间同时捕获其相应图像数据的全局快门信号。在另一实例中，快门信号是滚动快门信号使得在连续采集窗口期间按顺序启用每一像素行、像素列或像素群组。快门信号还可确立曝光时间，所述曝光时间是快门保持打开的时间长度。在一个实施例中，将曝光时间设置为对于所述帧中的每一者相同。
在一个实例中，控制电路系统108可控制提供到像素单元110的各种控制信号的时序以减少与像素单元110中的每一者的浮动扩散部相关联的暗电流。在一些非限制性实施例中，像素单元110可被称为4T像素单元，例如，四晶体管像素单元。在其它非限制性实施例中，像素单元110可被称为5T像素单元，例如，五晶体管像素单元，包含具有LOFIC架构的5T像素单元。例如，在一些非限制性实施例中，像素单元110可进一步包含双浮动扩散(DFD)晶体管及相关联电容器(例如，LOFIC)。相关联电容器可经由双浮动扩散晶体管选择性地耦合以增加/减小浮动扩散部的电容，这可调制转换增益。在一些其它非限制性实施例中，不管晶体管数目(例如，3个、4个、5个等)如何，像素单元均是共享像素类型。
在一个实例中，图像传感器100可被包含在数码相机、手机、膝上型计算机等中。另外，图像传感器100可经耦合到其它硬件，例如处理器(通用或其它)、存储器元件、输出(USB端口、无线传输器、HDMI端口等)、照明装置/闪光灯、电输入(键盘、触摸显示器、触控板、鼠标、麦克风等)及/或显示器。其它硬件可将指令传递到图像传感器100，从图像传感器100提取图像数据，或操纵由图像传感器100供应的图像数据。
图2A是根据本发明的教示的实例像素单元210的说明性示意图。然而，应明白，本发明的实施例不限于图2A的像素架构；相反，受益于本发明的所属领域的一般技术人员将理解，本教示也适用于3T设计、5T设计、共享及非共享像素设计以及各种其它像素架构。
应明白，图2A的像素单元210可为图1的像素单元110的实例，且下文所引用的类似命名及编号元件可类似于上文所描述那样耦合及起作用。例如，像素单元210可经耦合到位线(例如，读出列)，所述位线可将图像数据提供到例如读出电路系统104的读出电路系统，且像素单元210可从例如控制电路系统108的控制电路系统接收控制信号，以控制像素单元210的各种晶体管的操作。所述控制电路系统可以相对时序控制所述晶体管以所期望序列的操作以便例如将像素复位为暗状态，且例如在积分之后读出图像数据。
像素单元210的所说明实例包含例如第一光电二极管214的光电转换元件及例如第二光电二极管216的第二光电转换元件。在操作中，第一光电二极管214及第二光电二极管216经耦合以响应于入射光而光生图像电荷。在实施例中，例如，第一光电二极管214及第二光电二极管216可用于提供高动态范围(HDR)图像的图像数据。
像素单元210还包含第一晶体管的第一转移栅极218、第二晶体管的第二转移栅极220及安置在第一转移栅极218与第二转移栅极220之间的浮动扩散部222。第一晶体管的第一转移栅极218经耦合以响应于第一转移栅极信号TX1而将图像电荷从第一光电二极管214(用作第一晶体管的源极)转移到浮动扩散部222(用作第一晶体管的漏极)。第二晶体管的第二转移栅极220经耦合以响应于第二转移栅极信号TX2而将图像电荷从第二光电二极管216(用作第二晶体管的源极)转移到浮动扩散部222(也用作第二晶体管的漏极)。在所描绘布置中，浮动扩散部222共用于第一光电二极管214及第二光电二极管216两者，且可被称为共用浮动扩散部222。
复位晶体管228经耦合到共同浮动扩散部222以响应于复位信号RST而复位像素单元210(例如，将第一光电二极管214及第二光电二极管216以及浮动扩散部222放电或充电到预置电压)。放大器晶体管224的栅极端子也经耦合到浮动扩散部222以响应于浮动扩散部222中的图像电荷而生成图像数据信号。在所说明实例中，放大器晶体管224经耦合为源极跟随器(SF)耦合晶体管。行选择晶体管226经耦合到放大器晶体管SF 224以响应于行选择信号RS而将图像数据信号输出到输出位线，所述输出位线经耦合到例如图1的读出电路系统104的读出电路系统。
控制信号TX1及TX2启用转移栅极218、220以将电荷从光电二极管214、216转移到浮动扩散部222。从光电二极管转移到浮动扩散部222的电荷量可取决于像素单元210的当前操作。例如，在复位操作期间，电荷可为在(若干)光电二极管的暗状态下生成的电荷，但是在积分期间，电荷可为经光生的图像电荷。在积分结束时，可将图像电荷读出两次以执行相关双重取样(CDS)，其中在两次读出之间出现一或多个暗读数。
在图2B中所展示的像素单元210的另一实例实施例中，双浮动扩散晶体管230可任选地耦合在浮动扩散部222与复位晶体管228之间。电容器(CAP)232，例如LOFIC，也可任选地被包含且经耦合到双浮动扩散晶体管230以形成LOFIC像素单元。当被包含时，第二浮动扩散区(FD2)242经形成在复位晶体管228与双浮动扩散晶体管230之间。在操作中，双浮动扩散晶体管230经调适以响应于双浮动扩散信号DFD而将电容器232耦合到浮动扩散部222以将额外动态范围能力提供给像素单元210(如果需要的话)。在所描绘布置中，电容器232也经耦合到电压，例如电压VDD。
图3是根据本发明的技术及方法的实例像素单元310的布局示意性视图或俯视示意性视图。应明白，图3的像素单元310可为图2A或2B的像素单元210的实例，或图1的像素单元110的实例，且下文所引用的类似命名及编号元件可类似于上文所描述那样耦合且起作用。在实例实施例中，例如，多个像素单元310可经布置成行及列以形成适用于图像传感器的像素阵列。
如图3中所描绘的实例中展示，像素单元310包含由一或多个子像素区组成的像素区PR及像素晶体管区PTR。包含一个以上子像素区的像素单元310的实施例“共享”像素晶体管区PTR，且因此可被称为共享像素单元。虽然所展示实施例包含两个子像素区SPR1、SPR2，但是在其它实施例中像素单元310可包含更多(或更少)子像素区。
如图3中所描绘的实例中展示，像素单元310的像素区PR包含第一子像素区SPR1及第二子像素区SPR2，也被称为子像素。第一子像素区SPR1及第二子像素区SPR2包含相应的第一光敏元件及第二光敏元件，例如光电二极管(PD)314、316。第一光电二极管314及第二光电二极管316经形成或以其它方式安置在半导体材料338中。在实例实施例中，半导体材料338包含绝缘体上硅(SOI)晶片或衬底。在一些实例实施例中，绝缘体上硅(SOI)晶片是全耗尽绝缘体上硅(FDSOI)晶片。
在操作中，第一光电二极管314及第二光电二极管316经调适以响应于入射光而光生图像电荷。在一个实例实施例中，第一光电二极管314及第二光电二极管316是N型钉扎光电二极管(NPPD)。如所描绘实例中说明，第一光电二极管314及第二光电二极管316可分别经由第一转移晶体管的第一转移栅极318及第二转移晶体管的第二转移栅极320耦合到共同浮动扩散部(FD)322。例如，第一转移栅极318经耦合以响应于第一转移栅极信号TX1而将图像电荷从第一光电二极管314转移到共同浮动扩散部322。第二转移栅极320经耦合以响应于第二转移栅极信号TX2而将图像电荷从第二光电二极管316转移到浮动扩散部322。
仍参考图3中所描绘的实例，像素单元310的像素晶体管区PTR经定位在第一子像素区SPR1及第二子像素区SPR2附近。在如下文将描述的一些实施例中，像素晶体管区PTR可与子像素区SPR1及SPR2的部分重叠。在像素晶体管区PTR内，像素单元310包含用于复位晶体管(RST)的栅电极及掺杂区(即，漏极及源极)、充当源极跟随器(SF)的放大器晶体管及行选择晶体管(RS)。例如，如图3中所描绘的实施例中展示，多个晶体管栅极(包含放大器晶体管(SF)栅极324、行选择(RS)栅极326及复位晶体管(RST)栅极328)，经形成或以其它方式安置在半导体材料338上。相关联源极/漏极区340经形成或以其它方式安置在半导体材料338中。
如图3中所描绘的实例中展示，接触件经设置在像素区PR的每一转移栅极318、320上以传输TX1、TX2信号。接触件(未展示)也经形成在像素晶体管区PTR的每一晶体管栅极上以传输RST及RS信号。接触件也经设置在各种源极/漏极340上以耦合到例如电压VDD的电压，或以输出例如电压Vout的信号。其它接触件可经设置在一或多个源极/漏极340上以耦合到例如浮动扩散部322的FD接触件。
如下文将更详细地描述，可利用多种材料及制造技术来形成像素单元310。半导体衬底或材料338可具有硅的组合物。栅极可具有包含钨或多晶硅的组合物。电介质层(未展示)可具有SiO2、HfO2或所属领域的一般技术人员已知的任何其它合适电介质的组合物。接触件可由具有低欧姆电阻的任何掺杂材料构成。其它金属、半导体及绝缘材料也可用于像素单元310，如所属领域的一般技术人员已知。半导体材料的掺杂区可通过扩散、植入等而形成。将明白，说明性实施例中的掺杂极性或掺杂类型(P型、N型等)可在替代实施例中颠倒。如所属领域的一般技术人员已知，例如光刻、掩蔽、化学蚀刻、离子植入、热蒸发、化学气相沉积、溅射等的制造技术可用于制造像素单元310、像素阵列202及/或图像传感器100。
图4A到4D是分别沿着图3的线4A-4A、4B-4B、4C-4C及4D-4D截取的像素单元(例如，像素单元310)的一部分的横截面视图。以下论述开始于图4A，其描绘穿过像素区PR的像素单元310的纵向横截面。如图4A中所描绘的实例中展示，所述像素区经形成或以其它方式部分地安置在具有第一表面354(例如，前侧354)及第二表面356(例如，背侧356)的半导体材料338中。在实例实施例中，半导体材料338是绝缘体上硅(SOI)晶片，例如全耗尽绝缘体上硅(FDSOI)晶片。在一个实施例中，第一表面354可被称为非照明表面，且第二表面356可被称为照明表面。在此实施例中，个别光电二极管响应于通过第二表面356进入的入射光而光生电荷。
如实例实施例中所展示，像素单元310包含第一晶体管的第一转移栅极318、与第一晶体管的第一转移栅极318横向隔开的第二晶体管的第二转移栅极320、安置在第一转移栅极318与第二转移栅极320中间的浮动扩散部322及与浮动扩散部322成包围关系的掺杂阱区374。转移栅极318、320、浮动扩散部322及掺杂阱区374中的每一者经形成或以其它方式安置在半导体材料338的前侧354附近。掺杂阱区374具有与浮动扩散区322的第二导电类型相反(或相对)的第一导电类型。
像素单元310还包含(P)钉扎层360、366、第一光敏元件或区362、364及第二光敏元件或区368、370(例如，光电二极管区)，其全部经安置或以其它方式形成在半导体材料338中。钉扎层360、366分别经安置在光敏区362、368上方且在第一转移栅极318及第二转移栅极320附近。光敏区362、368是浅光电二极管(SPD)区，其具有与具有第一导电类型的钉扎层360、366相反的导电类型(例如，第二导电类型)。安置在光敏区362、368正下方的是光敏区364、370，其是也具有与钉扎层360、366相反的导电类型(例如，第二导电类型)的深光电二极管(DPD)区。钉扎层360、366以及第一光敏区362、364及第二光敏区368、370分别形成第一光电二极管314及第二光电二极管316。
第一光敏区362、364及第二光敏区368、370具有也与掺杂阱区374相反的导电类型。第一光敏区362、364及第二光敏区368、370经形成在绝缘体上硅(SOI)晶片的基础硅层中。在实例实施例中，第一光电二极管及第二光电二极管是n型钉扎光电二极管(NPPD)。在实例实施例中，光敏区362、368比光敏区364、370更重地掺杂(例如，具有更多杂质)。在实例实施例中，光敏区362、368可以1E12/cm-2的剂量水平植入且光敏区364、370可以1E11/cm-2的剂量水平植入。
在实例实施例中，掺杂阱区374是(P)掺杂阱区(PW)374，在本文中有时被称为P阱区374。P阱区374也经形成在绝缘体上硅(SOI)晶片的基础硅层中且经定位在第一光电二极管314与第二光电二极管316中间。在实例实施例中，P阱374可以1E12/cm-2的剂量水平与光敏区相反地植入。在实例实施例中，P型掺杂阱区374是接地的。
在图4A中所描绘的实例中，薄氧化物层，例如薄氧化物层372，经安置在半导体材料338的前侧354上方。在那方面，薄氧化物层372经安置在钉扎层360、362及浮动扩散部322上方且在转移栅极318、320与P阱区374中间。因而，薄氧化物层372将转移栅极318、320与浮动扩散部322及P阱区374分离。
转移晶体管的转移栅极318、320也可经由栅极侧壁间隔物378而与像素单元310的其它组件分离。例如，栅极侧壁间隔物378可分别经定位在转移栅极318、320的内侧壁表面及外侧壁表面附近。在一些实例实施例中，栅极侧壁间隔物378可为块状氮化硅间隔物或可由氧化硅、氮化硅等及/或其组合的膜层构成。在一些实例实施例中，第一栅极侧壁间隔物378及第二栅极侧壁间隔物378直接邻近(例如，紧靠)转移栅极318、320的侧壁表面。可考虑其它实施例，其中除块状氮化物间隔物及/或栅极氧化物层以外或代替块状氮化物间隔物及/或栅极氧化物层，栅极侧壁间隔物378还包含其它不同层或材料。
还如下文将更详细地描述，像素晶体管区PTR的配置允许省略用以提供电隔离的任何沟槽隔离结构及/或隔离植入物区。因而，与常规像素单元相比，像素单元310的光电二极管区可被扩大，如图5中示意性地描绘。
现在将参考图4B、4C、4D描述像素单元310的像素晶体管区PTR。图4B是穿过与图3的像素晶体管区PTR的电压线VDD相关联的源极/漏极区340的像素单元310的侧视横截面视图。因而，图4D描绘跨像素单元310的像素晶体管区PTR的横截面视图，其例如沿着晶体管的沟道方向安置在像素单元310的子像素区PD1附近。图4C是例如沿着放大器晶体管的栅极宽度方向穿过图3的像素晶体管区PTR的放大器晶体管(例如，源极跟随器(SF))的像素单元310的侧视横截面视图。因而，图4C描绘跨像素单元310的像素晶体管区PTR的横截面视图，其经安置在像素单元310的子像素区PD2附近。图4D是沿着图3的像素晶体管区PTR的晶体管沟道长度方向的像素单元310的纵向横截面视图。
如图4B、4C、4D中所描绘的实例中展示，像素单元310的像素晶体管区PTR包含多个晶体管栅极，包含放大器晶体管栅极324、行选择栅极326及复位晶体管栅极328，以及源极/漏极区340。在具有LOFIC架构的其它实施例中，双浮动扩散晶体管栅极也将被包含在像素晶体管区PTR中且经安置在复位晶体管栅极328与耦合到浮动扩散部322的源极/漏极区340之间。这些晶体管栅极及源极/漏极经形成或以其它方式安置在半导体材料338的前侧354附近，所述半导体材料338在所描绘实施例中是全耗尽绝缘体上硅(FDSOI)晶片。
大体上描述，全耗尽绝缘体上硅(FDSOI)晶片包含薄的顶部硅层(例如，顶部SOI层)、薄的中间或隐埋氧化物(BOX)层384及上文关于像素区PR所引用的基础硅层。在图4B、4C、4D中所说明的实施例中，与像素晶体管区PTR相关联的基础硅层经植入或以其它方式掺杂以形成掺杂阱区382，例如(P)掺杂阱区(PW)或P阱区382。隐埋氧化物层384将P阱区382与顶部SOI层分离。在一些实施例中，P阱区382也是接地的以将参考电压提供到晶体管。
在实例实施例中，P阱区382从隐埋氧化物层384沿深度方向延伸到半导体材料338的背侧356，从而在第一光电二极管314与第二光电二极管316之间提供隔离。P阱区382经定位在邻近像素单元的光电二极管(SPD区、DPD区、钉扎层等)之间(沿X方向)且沿像素单元310的像素晶体管区PTR的长度(Y方向)延伸。在图4B、4C、4D中所说明的实施例中，例如光电二极管314的光敏区362、364及/或光电二极管316的光敏区368、370的光电二极管区的边缘区域延伸到像素晶体管区PTR中到至少部分地在晶体管沟道区(例如，源极/漏极区340)下面的位置。在一些实例实施例中，例如光电二极管314的光敏区362、364及/或光电二极管316的光敏区368、370的光电二极管区的边缘区域可延伸到至少部分地在像素晶体管区PTR的一或多个晶体管栅极下面(例如，大体上与像素晶体管区PTR的一或多个晶体管栅极对准)的位置。因此，所述光电二极管中的一或多者的全阱容量(FWC)可增加。
在图4B、4C、4D中所说明的实施例中，隐埋氧化物层384将像素晶体管区PTR的晶体管栅极324、326、328及源极/漏极区340与P阱区382隔离。在实例实施例中，隐埋氧化物层384具有约25nm到约50nm的厚度。
在图4B、4C、4D中所说明的实施例中，晶体管栅极，例如晶体管栅极324、326、328，经安置在全耗尽绝缘体上硅(FDSOI)晶片的顶部SOI层上。在每一晶体管栅极正下方的是由与晶体管的源极/漏极区相反的导电类型的浮动阱(例如具有浮动电势的P型阱)形成的顶部SOI层的全耗尽沟道或无掺杂区或无掺杂沟道区376，如图4C、4D中所描绘。在实例实施例中，与行选择晶体管栅极326相关联的无掺杂区376可出于阈值电压(Vth)调整目的而经植入(轻地)。
在顶部SOI层中的区376的每一侧附近形成源极/漏极区340，如图4B、4D中所描绘。源极/漏极区340可为用于形成N沟道MOS晶体管的与(P)掺杂阱区382相反的导电类型的植入区。在实例实施例中，源极/漏极区340是重(N+)掺杂区。在一个实例实施例中，像素晶体管区PTR的源极/漏极区340及无掺杂区376大体上经对准以形成具有对应于半导体材料338的Y方向的长度方向的晶体管沟道区，例如(N)沟道区。在实例实施例中，顶部SOI层，例如，源极/漏极区340及区376，具有约5nm到约15nm，且在一些实施例约6nm到约8nm的厚度。
在图4B、4C、4D中所描绘的实例中，薄氧化物层，例如薄氧化物层372，经安置在半导体材料338的像素晶体管区PTR的前侧354上方。在那方面，薄氧化物层372整体经安置在像素晶体管区PTR的顶部SOI层上方以便例如将晶体管栅极324、326、328与源极/漏极区340及无掺杂区376分离。晶体管栅极324、326、328也可经由栅极侧壁间隔物而像素单元310的其它组件分离。例如，栅极侧壁间隔物378可分别经定位在晶体管栅极324、326、328的内侧壁表面及外侧壁表面附近。在一些实施例中，栅极侧壁间隔物378可在离子植入工艺期间用于对准目的以形成晶体管的源极/漏极区。
在图4B、4C、4D中所描绘的实例中，像素晶体管区PTR的隐埋氧化物层384及顶部SOI层也可经由侧壁间隔物与像素单元310的其它组件分离。例如，侧壁间隔物可经定位在隐埋氧化物层384及/或顶部SOI层的侧壁附近。在图4B、4C、4D中所描绘的实例中，每一侧壁间隔物由外膜层388及内块状区段390形成。在实例实施例中，例如，外膜层388可由氧化硅、氮化硅等及/或其组合的膜层构成，且内块状区段390可为例如块状多晶硅。在一些实例实施例中，氧化物膜层将内块状区段390与隐埋氧化物层384及/或顶部SOI层分离。考虑其它实施例，其中除块状多晶硅间隔物及/或氧化物层以外或代替块状多晶硅间隔物及/或氧化物层，侧壁间隔物还包含其它不同层或材料。
总的来说，根据本发明的技术及方法，全耗尽绝缘体上硅(FDSOI)晶片的隐埋氧化物层384将晶体管沟道区(形成在顶部SOI层中)与像素单元310的像素区PR的光电二极管或与像素阵列中的邻近像素单元隔离。隔离晶体管沟道区(例如，N沟道区)消除像素单元的结泄漏路径，因此导致扩散泄漏的减少及装置操作速度的增加。
用隐埋氧化物层隔离晶体管沟道区(例如，N沟道区)允许在本发明的实施例中忽略(例如，省略)通常安置在当前可用像素单元的光电二极管区附近的隔离结构(例如，浅隔离沟槽(STI)结构、重掺杂(P+)隔离植入物区等)。在无需此隔离结构的情况下，由这些隔离组件通常占据的空间可被较大光电二极管区域利用，从而导致高分辨率成像的全阱容量(FWC)的增加。在图5的实施例中示意性地说明此增加。
(P+)隔离植入物的缺失还通过避免由此类(P+)隔离植入物引起的光电二极管电势瓶颈(即，光电二极管与转移沟道之间的较高电势势垒)来改进图像滞后。另外，浅隔离沟槽(STI)结构的移除可显著地减小暗电流，尤其是在小像素单元中。全耗尽绝缘体上硅(FDSOI)技术的使用还可减少或潜在地消除像素晶体管区的结电容，这可通过减少电阻电容(RC)延迟来增加扩展速度。且在浮动扩散结处的减小的结漏电流可显著地减小LOFIC像素单元中的浮动扩散结泄漏引发的暗电流。
如上文简要地描述，构想用于抑制CMOS图像传感器中的扩散结泄漏的方法。在那方面，提供用于减少像素单元中的扩散泄漏的方法。在实例实施例中，像素单元由全耗尽绝缘体上硅(FDSOI)衬底形成，所述FDSOI衬底具有将顶部(例如，硅)层与基础(例如，硅)层分离的隐埋氧化物层。像素单元具有带有至少一个光敏元件的像素区及安置在像素区附近的像素晶体管区。像素晶体管区包含晶体管沟道。
在实施例中，一种方法包括用隐埋氧化物层将像素晶体管区的晶体管沟道与像素区隔离。在实施例中，所述方法进一步包含由全耗尽绝缘体上硅(FDSOI)衬底的顶层形成像素晶体管区的沟道区。在一些实例实施例中，所述方法进一步包括调整像素晶体管区的一个晶体管的阈值电压。
在所述方法的一些实例实施例中，沟道区包含通过无掺杂区而分离的多个掺杂源极/漏极区。在实例实施例中，像素单元进一步包含形成在全耗尽绝缘体上硅(FDSOI)衬底的顶层上的多个晶体管栅极，其中无掺杂区中的每一者经安置在相应晶体管栅极下方。在所述方法的一些实例实施例中，像素单元在像素区与像素晶体管区之间缺失隔离结构。在一些这些实施例中，隔离结构是沟槽隔离结构或隔离植入物区。
在实施例中，多个晶体管栅极包含行选择晶体管栅极。在这个实施例中，所述方法进一步包含将杂质植入到与行选择晶体管栅极相关联的一个无掺杂区中以调整行选择晶体管栅极的阈值电压。
图6是说明根据本发明的教示的用于制造像素单元(例如像素单元310)的方法的一个实例的流程图。将明白，以下方法步骤可以任何顺序实行或同时实行，除非以明确方式阐述或鉴于各种操作的上下文来理解顺序。还可实行额外工艺步骤，包含化学机械抛光、掩蔽、额外掺杂等。当然，在实例实施例中可组合或省略一些方法步骤。
现在参考图6，将更详细地描述用于制造减少结泄漏的像素单元的方法。以下制造方法还可提供与常规像素单元相比具有增加的全阱容量的像素单元。将制造的像素单元包含像素区PR及像素晶体管区PTR。
将形成的像素区PR将包含：一或多个光敏区，其经调适以累积响应于入射光而在光敏区中光生的图像电荷；一或多个转移栅极；及浮动扩散区。一或多个转移栅极，例如转移栅极318及/或转移栅极320，可经耦合以响应于(若干)转移栅极信号而将图像电荷从相关联光敏区(例如(若干)光电二极管314、316)转移到浮动扩散部，例如浮动扩散部322。
将形成的像素晶体管区PTR将包含：多个晶体管栅极，例如晶体管栅极324、326、328；及多个源极/漏极区，例如源极/漏极区340，其通过例如无掺杂区376的沟道区而分离。源极/漏极区340及沟道区376一起形成像素晶体管区PTR的晶体管沟道区(例如，N沟道区)。在实例实施例中，晶体管沟道区的长度方向可沿着像素晶体管区PTR的Y方向布置。像素晶体管区PTR还将包含出于隔离目的而安置在像素晶体管区PTR的晶体管沟道区正下方的隐埋氧化物层，例如隐埋氧化物层384。
如图6的实例中所展示，所述方法开始于提供绝缘体上硅半导体衬底，例如全耗尽绝缘体上硅(FDSOI)衬底。全耗尽绝缘体上硅(FDSOI)衬底包含顶部SOI层、基础硅层以及在顶部SOI层与基础硅层中间的隐埋氧化物层。在实施例中，顶部SOI层具有约5nm到约15nm的厚度且隐埋氧化物层具有约25nm到约50nm的厚度。
然后，移除与像素区相关联的顶部SOI层及隐埋氧化物层的一部分(例如，的厚度)。在实例实施例中，通过图案化及蚀刻工艺移除顶部SOI层及隐埋氧化物层的一部分。剩余顶部SOI层将随后用来形成用于多个扩散区(例如，像素晶体管的源极/漏极区)的绝缘体硅上结构。
在从衬底的像素区移除顶部SOI层及隐埋氧化物层的一部分之后，形成一或多个N型深光电二极管区(例如(若干)深光电二极管区364、370)及P阱区(例如P阱区374、382)。在实例实施例中，这些区通过穿过隐埋氧化物层在基础硅层中进行图案化及离子植入而形成。此后，(例如，通过图案化及蚀刻(例如，湿法蚀刻))移除(若干)深光电二极管区上方的隐埋氧化物层。
接着，可以任何顺序实行所述方法的以下步骤：形成氧化物层以覆盖像素区的基础硅层及/或包围像素晶体管区PTR的顶部SOI层；在顶部SOI层上形成用于像素晶体管(例如，源极跟随器、复位晶体管、行选择晶体管)的栅电极(例如，经由多晶硅沉积)；形成转移栅极电极(例如，经由多晶硅沉积)，例如转移栅极318、320；经由离子植入在基础硅层中在(若干)深光电二极管区364、370正上方形成(若干)N型浅光电二极管区，例如光电二极管区362、368，其中(若干)浅光电二极管区362、368具有高于(若干)深光电二极管区364、370的杂质浓度；在(若干)浅光电二极管区362、368上方形成(若干)(P+)钉扎层，例如钉扎层360、366；及经由离子植入形成多个扩散区(例如，像素晶体管的N+区，例如浮动扩散部322及源极/漏极区340)。在实例实施例中，出于阈值电压(Vth)调整目的，沟道区376中的一者(例如与行选择栅极326相关联的无掺杂区376)可经植入(轻地)。
所述方法还可包含其它工艺步骤。例如，所述方法可包含分别在像素单元310的每一晶体管的栅电极附近且在剩余的隐埋氧化物层384附近形成间隔物，例如侧壁间隔物378、388。在实例实施例中，侧壁间隔物378、388通过图案化及蚀刻工艺而形成。可实行其它工艺步骤，例如在任何敞开层上形成氧化物层(例如，氧化物层372、390)。
虽然上文所描述的实例实施例涉及共享像素单元，但是例如非共享像素单元(例如，每像素晶体管区的一个光敏区)的其它架构可采用本发明的方法及技术。而且，本申请案可引用数量及数目。除非具体地陈述，否则此类数量及数目不应被视为是限制性的，而是例示与本申请案相关联的可能数量或数目。此外，在这方面，本申请案可使用术语“多个”来指代数量或数目。在这方面，术语“多个”意为大于一个的任何数目，例如，两个、三个、四个、五个等。术语“约”、“近似”、“接近”等表示所陈述值的正负5％。出于本发明的目的，短语“A、B及C中的至少一者”例如表示(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)，包含列出三个以上元件时的所有进一步可能排列。
本发明的所说明实例的以上描述，包含摘要中所描述的内容并不意在是详尽性的或对所揭示的精确形式的限制。虽然本文中出于说明性目的而描述本发明的特定实施例及实例，但是在不背离如所主张的本发明的更广泛精神及范围的情况下，各种等效修改是可能的。实际上，应明白，特定实例电压、电流、频率、电力范围值、时间等是出于解释目的而提供且在根据本发明的教示的其它实施例及实例中还可采用其它值。
鉴于以上详细描述，可对所揭示标的物的实例进行这些修改。所附权利要求书中所使用的术语不应被解释为将所主张标的物限于说明书及权利要求书中所揭示的特定实施例。相反，范围将完全由所附权利要求书确定，所附权利要求书将根据权利要求解释的既定原则来解释。本说明书及附图因此被认为是说明性的而非限制性的。
Claims (29)
1.一种用于CMOS图像传感器的像素单元，其包括：
全耗尽隔离物上硅FDSOI衬底，其具有顶层及安置在所述顶层正下方的隐埋氧化物层；
像素区，其包含光敏区，所述光敏区累积响应于入射光而在所述光敏区中光生的图像电荷；
像素晶体管区，其经安置在所述像素区附近且包含形成在所述衬底的顶层中的晶体管沟道区，
其中所述隐埋氧化物层经布置以将所述晶体管沟道区与所述像素区隔离。
2.根据权利要求1所述的像素单元，其中所述隐埋氧化物层经布置以将所述晶体管沟道区与所述像素区的所述光敏区隔离。
3.根据权利要求1所述的像素单元，其中所述光敏区延伸到所述像素晶体管区中。
4.根据权利要求1所述的像素单元，其中所述像素单元在所述像素区与所述像素晶体管区之间缺失隔离结构。
5.根据权利要求4所述的像素单元，其中所述隔离结构包含沟槽隔离结构或隔离植入物区。
6.根据权利要求1所述的像素单元，其中所述晶体管沟道区包括通过无掺杂沟道区而分离的多个掺杂源极及漏极区。
7.根据权利要求6所述的像素单元，其中所述光敏区的边缘延伸到所述像素晶体管区中到至少部分在所述晶体管沟道区下面的位置。
8.根据权利要求6所述的像素单元，其中所述像素单元进一步包含形成在所述衬底的所述顶层上的多个晶体管的多个晶体管栅极，其中所述无掺杂沟道区中的每一者经安置在相应晶体管栅极下方。
9.根据权利要求6所述的像素单元，其中与一个晶体管栅极相关联的一个无掺杂沟道区植入有杂质以调整所述晶体管栅极的阈值电压。
10.根据权利要求8所述的像素单元，其中所述多个晶体管栅极包含行选择晶体管栅极，其中与所述行选择晶体管栅极相关联的无掺杂沟道区植入有杂质以调整所述行选择晶体管栅极的所述阈值电压。
11.根据权利要求1所述的像素单元，其中所述隐埋氧化物层的厚度是所述顶层的两倍以上。
12.根据权利要求11所述的像素单元，其中所述顶层具有5nm到15nm的厚度，且其中所述隐埋氧化物层具有25nm到50nm的厚度。
13.根据权利要求1所述的像素单元，其中所述衬底包含在所述隐埋氧化物层下方延伸的掺杂阱区，所述掺杂阱区具有与所述光敏区相反的导电类型。
14.根据权利要求1所述的像素单元，其中所述光敏区是n型钉扎光电二极管NPPD，其包括：
浅区，其在所述全耗尽隔离物上硅FDSOI衬底的基础层中，所述浅区靠近所述全耗尽隔离物上硅FDSOI衬底的前侧；及
深区，其所述全耗尽隔离物上硅FDSOI衬底的所述基础层中，所述深区在所述浅区下方且在所述浅区与所述全耗尽隔离物上硅FDSOI衬底的背侧之间。
15.根据权利要求1所述的像素单元，其中所述像素晶体管区包括：
复位晶体管，其经耦合到浮动扩散部以响应于复位信号而复位所述像素单元；
放大器晶体管，其具有耦合到所述浮动扩散部以响应于所述浮动扩散部中的所述图像电荷而生成图像数据信号的栅极；及
行选择晶体管，其经耦合到所述放大器晶体管以响应于行选择信号而将所述图像数据信号输出到输出位线。
16.根据权利要求15所述的像素单元，其进一步包括：
双浮动扩散晶体管，其经耦合在所述浮动扩散部与所述复位晶体管之间；及
电容器，其经耦合到所述双浮动扩散晶体管，其中所述双浮动扩散晶体管经调适以响应于双浮动扩散信号而将所述电容器耦合到所述浮动扩散部。
17.一种用于减少像素单元中的扩散泄漏的方法，所述像素单元形成有全耗尽绝缘体上硅FDSOI衬底，所述FDSOI衬底具有将顶层与基础层分离的隐埋氧化物层，所述像素单元具有带有至少一个光敏区的像素区及安置在所述像素区附近的像素晶体管区，所述像素晶体管区包括晶体管沟道，所述方法包括：
利用所述隐埋氧化物层将所述像素晶体管区的所述晶体管沟道与所述像素区隔离。
18.根据权利要求17所述的方法，其进一步包括：
用所述全耗尽绝缘体上硅FDSOI衬底的所述顶层形成所述像素晶体管区的所述晶体管沟道。
19.根据权利要求17所述的方法，其中所述晶体管沟道包含通过无掺杂沟道区而分离的多个掺杂源极/漏极区。
20.根据权利要求19所述的方法，其中所述像素单元进一步包含形成在所述全耗尽绝缘体上硅FDSOI衬底的所述顶层上的多个晶体管栅极，其中所述无掺杂沟道区中的每一者经安置在相应晶体管栅极下方。
21.根据权利要求20所述的方法，其中所述多个晶体管栅极包含行选择晶体管栅极，且其中所述方法进一步包括：
将杂质植入到与所述行选择晶体管栅极相关联的无掺杂沟道区中以调整所述行选择晶体管栅极的阈值电压。
22.根据权利要求17所述的方法，其中所述像素晶体管区包含晶体管，所述方法进一步包括：
调整所述像素晶体管区的所述晶体管的阈值电压。
23.根据权利要求17所述的方法，其中所述像素单元在所述像素区与所述像素晶体管区之间缺失隔离结构。
24.根据权利要求23所述的方法，其中所述隔离结构是沟槽隔离结构或隔离植入物区。
25.一种用于制造像素单元的方法，所述像素单元具有像素区及像素晶体管区，所述方法包括：
提供全耗尽绝缘体上硅FDSOI衬底，其具有将顶部硅层与基础硅层分离的隐埋氧化物层；
对于所述像素区，移除所述顶部硅层；
对于所述像素区，在所述基础硅层中形成一或多个光敏区；
在所述像素区及所述像素晶体管区的所述基础硅层中形成具有第一导电类型的一或多个掺杂阱区；
在与所述像素晶体管区相关联的所述顶部硅层中形成多个隔开的掺杂扩散区。
26.根据权利要求25所述的方法，其中所述在所述基础硅层中形成一或多个光敏区包含：
在所述衬底的前侧附近形成具有第二导电类型的浅光敏区；及
在所述浅区下方且在所述浅光敏区及所述衬底的背侧之间形成具有所述第二导电类型的深光敏区，所述深光敏区具有小于所述浅光敏区的杂质浓度。
27.根据权利要求26所述的方法，其中所述一或多个光敏区在与所述像素晶体管区相关联的所述顶部硅层中的所述多个隔开的掺杂扩散区中的至少一者附近或下面延伸。
28.根据权利要求25所述的方法，其进一步包括：
在与所述像素晶体管区相关联的所述衬底的所述顶部硅层上形成一或多个晶体管栅极，所述一或多个晶体管栅极中的每一者经安置在两个隔开的掺杂扩散区附近，其中所述顶部硅层在每一晶体管栅极下方且在相应掺杂扩散区中间提供无掺杂沟道区。
29.根据权利要求28所述的方法，其进一步包括以下项中的一或多者：
移除所述像素区的所述隐埋氧化物层以暴露所述基础硅层；
形成第一氧化物层以覆盖所述像素区的基础硅层；
形成第二氧化物层以包围所述像素晶体管区的所述顶部硅层；
在所述像素区的所述基础硅层上形成一或多个转移栅极；
形成与所述一或多个光敏区相关联的一或多个钉扎层，所述一或多个钉扎层具有与所述光敏区相反且与所述掺杂阱区相同的所述第一导电类型，
在所述像素区的所述掺杂阱区中形成浮动扩散区，所述浮动扩散区具有与所述掺杂阱区相反的所述第二导电类型；
由所述无掺杂沟道区中的一者形成掺杂沟道区以调整所述相关联晶体管栅极的所述阈值电压Vth；
在所述像素晶体管区的所述一或多个栅极或所述像素区的所述一或多个栅极或所述像素晶体管区的所述隐埋氧化物层附近形成侧壁间隔物；或
省略所述像素区与所述像素晶体管区之间的隔离结构。
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