CN113129957A - 存储器电路 - Google Patents

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桑吉夫库马尔甄恩
科马克麦可欧康尼尔
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Abstract

提供用于操作多阵列存储器的系统和方法，多阵列存储器包含存储器库的左存储阵列和右存储阵列。在存储器输入引脚处接收命令。将表示命令的信号传播到阵列控制抑制器。在存储器的一或多个其它引脚上接收到阵列抑制命令，且将其提供到阵列控制抑制器。使用阵列控制抑制器以基于阵列抑制命令来防止命令到达左存储阵列和右存储阵列中的一个。

Description

存储器电路
技术领域
本发明涉及一种多阵列随机存取存储器架构。
背景技术
存储器库是存储装置的逻辑单元。存储器库通常包含存储装置单元(存储单元)的多个行(row)和列(column)。将控制信号路由到存储器库以发起操作，如读取操作和写入操作。操作存储器库具有相关电力成本，传输控制信号以用于操作那些存储器库也如此。
发明内容
本揭露实施例提供一种存储器电路。存储器电路包括存储器库的左存储阵列、所述存储器库的右存储阵列、多个命令输入引脚、一或多个阵列抑制引脚以及阵列控制抑制器。存储器库的左存储阵列包括多个左存储单元。所述存储器库的右存储阵列包括多个右存储单元。多个命令输入引脚配置成接收命令。一或多个阵列抑制引脚配置成接收抑制命令以阻止命令信号到达所述左存储阵列和所述右存储阵列中的一个或两个。阵列控制抑制器配置成接收所述抑制命令，且基于所述抑制命令来防止所述命令到达所述左存储阵列和所述右存储阵列中的一个或两个。
附图说明
当结合附图阅读时，由以下详细描述最好地理解本公开的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。
图1是描绘在一实施例中配置成接收阵列抑制命令的存储器电路的图式。
图2是描绘根据一实施例的包含阵列控制抑制器的存储器架构的框图。
图3是根据实施例的描绘阵列控制抑制器的阵列抑制子电路的存储器的图式。
图4示出根据实施例的配置成防止额外命令到达的阵列控制抑制器组件。
图5是描绘在实施例中配置成用于抑制电路系统的电力总线的存储器的图式，所述电路系统用于响应于左阵列操作模式命令而传播命令信号。
图6是描绘在实施例中配置成用于抑制电路系统的电力总线的存储器的图式，所述电路系统用于响应于休眠信号而传播命令信号。
图7是描绘根据实施例的选择性抑制阵列电力总线和控制电力总线的阵列控制抑制器的图式。
图8是描绘根据实施例的在断电模式下抑制阵列电力总线和控制电力总线的阵列控制抑制器的图式。
图9是描绘根据一实施例的实例控制抑制器电路系统的图式。
图10是示出根据实施例的图9控制信号中的某一些与右存储阵列的存储阵列连接性的图式。
图11是描绘根据实施例的用于抑制存储器和控制电力总线的阵列控制抑制器组件的图式。
图12描绘根据实施例的由阵列控制抑制器产生的某些信号的其它细节。
图13是描绘在一实施例中用于操作多阵列存储器的方法的流程图，所述多阵列存储器包含存储器库的左存储阵列和右存储阵列。
附图标号说明
102、200、300、302、500：存储器；
202：左存储阵列；
204：右存储阵列；
206：阵列控制抑制器；
208：缓冲门；
304：时钟产生电路；
306：地址解码器；
308：第一阵列控制抑制器组件；
310：第二阵列控制抑制器组件；
312：第三阵列控制抑制器组件；
314、316：AND门；
320、324：左阵列子电路；
322、326：右阵列子电路；
324：左阵列子电路；
502：第一控制电路系统；
504：第二控制电路系统；
902、904：反相器缓冲门；
906、908：NAND门；
910：门；
1002、1004：存储单元；
1102、1104、1106、1108、1110：区块；
1202、1204、1206：信号位置
1302、1304、1306、1308：步骤；
ADR、ADR[0:n-1]：地址输入；
BLPCHB_Left：位线预充电信号；
BLPCHB_Right：反位线预充电线；
CE：芯片使能输入；
CLK：时钟输入；
D、Dleft、Dright：数据输入引脚；
DCK_Left、DCK_Right：数据时钟信号；
DCK：输入/输出电路系统；
ICLK：内部时钟；
Q、Qleft、Qright：数据输出引脚；
Read_Left、Read_Right：读取命令；
SAD[0]、SAD[0:1]、SAD[1]：阵列抑制引脚；
SAE_Left：放大器使能信号；
SAPR_Left：感测放大器预充电信号；
SD：断电命令；
SDD_ARR_R、SLP_LIO_L、SLP_LIO_R、WLTop_Left、WL0_Left、
WLTop_Right、WL0_Right：信号；
VDDAI_L、VDDAI_R：存储阵列电力总线；
VDDWL_Left：第一控制电力总线；
VDDWL_Right：第二控制电力总线；
WE：写入使能输入；
WL_Left、WL_Right：字线激活命令；
Write_Left：写入信号。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本公开。当然，这些特定实例只是实例，且并不希望是限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可以不直接接触的实施例。另外，本公开可在各种实例中重复附图标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
存储器器件通常通过将命令(例如字线激活命令、列读取命令、字线/位线预充电命令、感测放大器预充电命令、感测放大器使能命令、读取驱动器命令、写入驱动器命令)激活/传输到存储器库来实施，所述存储器库通常经由多个存储阵列(例如存储器库的左阵列和右阵列、存储器库的三个存储阵列)来实施。每一存储阵列含有通常以行和列布置的多个存储单元。在一些实施中，将命令传输到存储器库的所有阵列，而不论所述命令是否希望存储器库的子部分(例如到存储器库的特定存储阵列的一或多个存储单元)。将命令传输到存储器库的存储阵列具有相关电力成本。存在与传输单个命令相关联的动态电力成本。且存在与有助于命令的传输的供电组件(例如逻辑门、缓冲器)相关联的静态电力成本。
在实施例中，如本文中所描述的系统和方法可减少与具有多阵列存储器库的存储器相关联的电力成本。举例来说，可通过抑制向不希望接收命令的存储阵列传输命令来减少动态电力成本。在实例中，可通过抑制到达总线的电力来减少静态电力成本，所述总线对不希望接收命令的存储阵列的控制电路系统进行供电。且在其它实例中，可通过抑制到达不希望接收命令的存储阵列的电力来减少其它电力成本。
图1是描绘在一实施例中配置成接收阵列抑制命令的存储器电路的图式。实例SRAM存储器102包含配置成接收命令(例如从存储器102读取数据或将数据写入到存储器102的命令)的多个命令输入引脚。在图1的实例中，存储器102配置成接收时钟输入(CLK)、芯片使能输入(CE)、写入使能输入(WE)以及地址输入(ADR[0:n-1])，其中使用n个引脚提供地址。在实施例中，在地址输入处接收到的地址指示由两个或大于两个存储阵列构成的存储器库，将所接收命令导向所述存储阵列。存储器更包含用于接收断电命令(SD)的引脚和用于接收休眠命令(DSLP)的引脚。
图1的存储器还包含阵列抑制引脚(SAD[0:1])，所述阵列抑制引脚配置成接收抑制命令以阻止命令信号到达左存储阵列或右存储阵列中的一个，如由地址输入(ADR)识别的单个存储器库的左存储阵列和右存储阵列。阵列抑制引脚有助于使用多种机制中的一种来阻止命令信号，所述机制包含阻止命令沿命令路径传播，以及抑制到达控制电力总线的电力，命令将经由所述控制电力总线传播到受抑制阵列。在图1的实例中，SAD[0]上的低(0)信号抑制控制信号传输到左阵列，SAD[1]上的低(0)信号抑制控制信号传输到右阵列，且SAD[0]和SAD[1]两者上的低(0)信号抑制控制信号传输到两个阵列。
图2是描绘根据一实施例的包含阵列控制抑制器的存储器架构的框图。SRAM存储器电路包含存储器库的包含多个左存储单元的左存储阵列202和存储器库的包含多个右存储单元的右存储阵列204。存储器200包含用于接收待写入到相应存储阵列202、存储阵列204的数据的数据输入引脚(Dleft、Dright)以及用于输出从相应存储阵列202、存储阵列204读取的数据的数据输出引脚(Qleft、Qright)。存储器200更包含配置成接收命令的多个命令输入引脚(CLK、CE、ADR、WE)。存储器200更包含配置成接收抑制命令以阻止命令信号到达左存储阵列202和右存储阵列204中的一个的两个阵列抑制引脚SAD[0]、阵列抑制引脚SAD[1]。
阵列控制抑制器206配置成从SAD[0]、SAD[1]接收抑制命令，且基于抑制命令来防止命令到达左存储阵列202和右存储阵列204中的一个。在图2的实例中，阵列抑制引脚SAD[0]、阵列抑制引脚SAD[1]上的信号指示到达右阵列204的命令信号应受抑制(例如经由SAD[1]上的低(0)信号)，其中阵列控制抑制器对命令(例如字线激活命令(WL_Right)、读取命令(Read_Right)、数据时钟信号(DCK_Right))到达的防止由沿用于传播表示所接收命令的信号的控制信号路径和对应缓冲门208的虚线示出。虽然右阵列204在图2的实例中受抑制，但左阵列202不受抑制。因此，准许命令信号(例如字线激活命令(WL_Left)、读取命令(Read_Left)、数据时钟信号(DCK_Left))到达其相应目的地(例如，如由在命令输入引脚(例如CLK、CE、ADR、WE)上接收到的命令所指示)。
在阵列抑制引脚SAD[0]、阵列抑制引脚SAD[1]上的信号指示到达左阵列204的命令信号应受抑制(例如经由SAD[0]上的低(0)信号)的另一实例中，阵列控制抑制器将防止命令到达左阵列202。在左阵列202受抑制的所述实例中，右阵列204不受抑制。因此，准许命令信号(例如字线激活命令(WL_Right)、读取命令(Read_Right)、数据时钟信号(DCK_Right))到达其相应目的地(例如，如由在命令输入引脚(例如CLK、CE、ADR、WE)上接收到的命令所指示)。
图3是根据实施例的描绘阵列控制抑制器的阵列抑制子电路的存储器的图式。存储器300包含划分成左存储阵列202(划分成顶部子阵列和底部子阵列)和右存储阵列204(也划分成顶部子阵列和底部子阵列)的存储器库。存储器配置成经由命令输入引脚(如CLK、CE、WE、ADR[0:n-1])接收命令，在数据输出引脚Q上读取来自存储阵列的数据，且在数据输入引脚D上将数据写入到存储阵列中。时钟产生电路304配置成将内部时钟ICLK分配到控制电路系统(例如用于产生WL和读取信号的电路系统)，且将数据时钟分配到输入/输出电路系统(例如DCK)。地址解码器(ADEC)306配置成确定所接收命令希望到达存储器库的哪些行和/或列，且激活用于存储器库的所述行/列的适当控制信号。
图3的存储器302更包含阵列控制抑制器电路系统，所述阵列控制抑制器电路系统用于基于在阵列抑制引脚SAD[0]、阵列抑制引脚SAD[1]上接收到的抑制命令来防止命令到达左存储阵列202和右存储阵列204中的一个。在图3中，阵列控制抑制器包含三个组件：第一阵列控制抑制器组件308，包括AND门314、AND门316，所述第一阵列控制抑制器组件308用于抑制基于DCK的信号；第二阵列控制抑制器组件310，用于抑制基于读取的信号；以及第三阵列控制抑制器组件312，用于抑制基于WL的信号。如上文所指出，阵列抑制引脚SAD[0]上的低(0)信号指示存储器300防止命令到达左阵列202，且阵列抑制引脚SAD[1]上的低(0)信号指示存储器300防止命令到达右阵列204。
具体地说，第一阵列控制抑制器组件308包含呈AND门形式的左阵列子电路314，所述左阵列子电路314配置成接收表示相关联命令的信号(例如用于产生DCK_Left信号的ICLK信号)和指示阵列抑制输入(例如SAD[0])是否识别左存储阵列操作的信号。当SAD[0]为低(指示当前命令不针对左存储阵列操作)时，左阵列子电路314防止DCK_Left信号传播。第一阵列控制抑制器组件308还包含呈AND门形式的右阵列子电路316，所述右阵列子电路316配置成接收表示相关联命令的信号(例如用于产生DCK_Right信号的ICLK信号)和指示阵列抑制输入(例如SAD[1])是否识别右存储阵列操作的信号。当SAD[1]为低(指示当前命令不针对右存储阵列操作)时，右阵列子电路316防止DCK_Right信号传播。
第二阵列控制抑制器组件310和第三阵列控制抑制器组件312包含类似子电路。具体地说，第二阵列控制抑制器组件310包含左阵列子电路320，所述左阵列子电路320接收来自地址解码器306的指示与读取操作相关联的列的信号、ICLK信号以及SAD[0]信号。当SAD[0]为低(0)时，左阵列子电路和门320防止Read_Left信号到达左存储阵列202的局部IO。类似地，第二阵列控制抑制器组件310包含右阵列子电路322，所述右阵列子电路322接收来自地址解码器306的指示与读取操作相关联的列的信号、ICLK信号以及SAD[1]信号。当SAD[1]为低(0)时，右阵列子电路和门322防止Read_Right信号到达右存储阵列204的局部IO。第三阵列控制抑制器组件312对WL信号提供类似控制信号传播防止。此处，左阵列子电路324接收来自ADEC 306的行指示、ICLK信号以及SAD[0]，从而防止WL信号在SAD[0]指示所接收命令不是左存储阵列操作时到达左存储阵列202。且右阵列子电路326防止WL信号在SAD[1]为低(指示当前命令不是右存储阵列操作)时到达右存储阵列204。
可实施阵列控制抑制器组件以防止其它命令也到达存储器库的一个或两个阵列。图4示出根据实施例的配置成防止额外命令到达的阵列控制抑制器组件。第一抑制命令SAD[0]配置成防止命令在其值为低(0)时到达左阵列。具体地说，不管传输到存储器库的有效SAPR信号如何，低SAD[0]信号都防止感测放大器预充电信号(SAPR_Left)到达。类似地，当SAD[0]指示当前操作不是左存储阵列操作时，防止感测放大器使能信号(SAE_Left)、写入信号(Write_Left)以及位线预充电信号(BLPCHB_Left)到达左子阵列。类似地，低SAD[1]信号提供抑制命令，当为低时，所述抑制命令防止包含SAPR_Right、SAE_Right、Write_Right以及BLPCHB_Right的命令信号到达存储器库的右阵列。
除了通过防止控制信号的传播来限制动态功耗以外，阵列控制抑制器还可以通过基于抑制命令(例如SAD[0]、SAD[1]上的命令)使存储器的某些组件掉电来限制静态功耗。举例来说，返回参考图2，命令信号传输路径可包含配置成接收和传播命令信号的缓冲门208。那些缓冲门208在其有效时始终消耗一定电力。可如通过抑制向缓冲门208提供电力的电力总线(对电力总线断开电力)来选择性去激活那些缓冲门208(或沿命令信号传输路径的其它逻辑门或电路组件)以限制功耗。
图5是描绘根据实施例的配置成用于抑制电路系统的电力总线的存储器的图式，所述电路系统用于响应于左阵列操作模式命令而传播命令信号。图5的存储器包含由配置成操作左存储阵列202的第一控制电力总线供电的第一控制电路系统502(例如缓冲门)和由配置成操作右存储阵列204的第二控制电力总线供电的第二控制电路系统504。阵列控制抑制器206配置成接收存储器状态控制信号(例如左阵列操作信号SAD[0]、右阵列操作信号SAD[1]、休眠信号DSLP以及断电信号SD)。阵列控制抑制器电路206配置成根据由存储器状态控制信号所识别的模式来抑制电力总线。
在图5的实例中，存储器状态控制信号指示左阵列操作模式(例如SAD[0]上的高(1)值和SAD[1]上的低(0)值)。因此，阵列控制抑制器206抑制第二控制电路系统504的第二控制电力总线，从而在不希望用于右存储阵列504的操作期间使第二控制电路系统504掉电。
相反，当存储器状态控制信号指示右阵列操作模式(例如SAD[1]上的高(1)值和SAD[0]上的低(0)值)时，阵列控制抑制器206抑制第一控制电路系统502的第一控制电力总线，从而在不希望用于左存储阵列502的操作期间使第一控制电路系统502掉电。
在一些实施例中，存储器500和阵列控制抑制器206配置成接收额外存储器状态控制信号。图6是描绘根据实施例的配置成用于抑制电路系统的电力总线的存储器的图式，所述电路系统用于响应于休眠信号而传播命令信号。在接收到休眠信号(例如在DSLP引脚上)后，阵列控制抑制器206配置成根据休眠模式协议来抑制电力总线。具体地说，阵列控制抑制器206抑制对第一控制电路系统502供电的第一控制电力总线。阵列控制抑制器206还配置成抑制对第二控制电路系统504供电的第二控制电力总线。因此，在实施例中，在休眠模式下，到达控制电路系统502、控制电路系统504中的所有的电力受抑制。
在某些存储器中，当存储器为有效时，将电力供应到存储阵列202、存储阵列204，从而提供静态功耗的另一来源。当在断电模式下(参见例如图8)时，到达所有控制电路系统和所有存储阵列的电力受抑制。在实施例中，阵列控制抑制器206配置成选择性抑制到达单个存储阵列的电力。图7是描绘根据实施例的选择性抑制阵列电力总线和控制电力总线的阵列控制抑制器的图式。类似于图5的实例，存储器状态控制信号(例如SAD[0]上的高(1)值和SAD[1]上的低(0)值)指示左阵列操作。如在图5的实例中一样，阵列控制抑制器配置成抑制第二控制电力总线，所述第二控制电力总线对操作右存储阵列204的第二控制电路系统504供电。对操作左存储阵列202的第一控制电路系统502供电的第一控制电力总线有效。另外，在图7的实例中，阵列控制抑制器206配置成抑制对右存储阵列204供电的右阵列电力总线。
相反，当由存储器状态控制信号(例如SAD[1]上的高(1)值和SAD[0]上的低(0)值)指示右存储阵列操作时，阵列控制抑制器配置成抑制第一控制电力总线，所述第一控制电力总线对操作左存储阵列202的第一控制电路系统502供电。对操作右存储阵列204的第二控制电路系统504供电的第二控制电力总线有效。另外，在所述情况下，阵列控制抑制器206配置成抑制对左存储阵列202供电的左阵列电力总线。
如上文所指出，在断电模式下，到达所有控制电路系统和所有存储阵列的电力受抑制。图8是描绘根据实施例的在断电模式下抑制阵列电力总线和控制电力总线的阵列控制抑制器的图式。具体地说，在接收到指示断电模式(例如经由SD信号或SAD[0]和SAD[1]两者上的低值(0))的存储器状态控制信号后，阵列控制抑制器206配置成抑制：对左存储阵列202供电的左阵列电力总线、对右存储阵列204供电的右阵列电力总线、对配置成操作左存储阵列202的第一控制电路系统502供电的第一控制电力总线以及对配置成操作右存储阵列的第二控制电路系统504供电的第二控制电力总线。
用于防止命令信号到达且抑制对控制电路系统和存储器电路系统进行控制的电力总线的阵列控制抑制器电路系统可采用多种形式。图9是描绘根据一实施例的实例控制抑制器电路系统的图式。图9包含传播相应命令信号的特定存储阵列的多个反相器缓冲门902、反相器缓冲门904。反相器902将信号WLTop_Left和信号WL0_Left转发到左阵列，而反相器904将信号WLTop_Right和信号WL0_Right转发到右阵列。那些反相器902、反相器904由相应控制电力总线供电。具体地说，反相器902由VDDWL_Left控制电力总线供电，且反相器904由VDDWL_Right控制电力总线供电。控制抑制器电路系统可基于存储器状态控制信号来禁用那些控制电力总线，所述存储器状态控制信号包含休眠信号(DSLP)、断电信号(SD)以及指示左/右阵列操作模式的SAD[0]、SAD[1]。
具体地说，当SD(断电模式)或DSLP(休眠模式)为高时，或当SAD[0]为低(右阵列操作模式)时，第一控制电力总线(VDDWL_Left)由其PMOS晶体管处的低信号抑制。当SD或DSLP为高时，或当SAD[1]为低(左阵列操作模式)时，第二控制电力总线(VDDWL_Right)由其PMOS晶体管处的低信号抑制。
另外，NAND门906、NAND门908防止命令信号传播到相应反相器缓冲器902、反相器缓冲器904。具体地说，SAD[0]上的低信号在NAND门906的输出端处产生高信号，从而保证来自反相器缓冲器902的低信号，且使去往左阵列的任何WL信号中断。类似地，SAD[1]上的低信号在NAND门908的输出端处产生高信号，从而保证来自反相器缓冲器904的低信号，且使去往右阵列的任何WL信号中断。且门910对反位线预充电线(BLPCHB_Left、BLPCHB_Right)提供类似命令信号阻止，其中SAD[0]、SAD[1]上的低信号经由那些低有效控制线的相应反相器缓冲器来保证所述低有效控制线上的高信号。
图10是示出根据实施例的图9控制信号中的某一些与右存储阵列的存储阵列连接性的图式。禁用第二控制电力总线VDDWL_Right防止任何高信号电平到达存储单元1002、存储单元1004的字线激活晶体管，从而禁用对那些单元的激活。具体地说，高有效信号WLTOP_Right不能到达单元1002，且WL0_Right不能到达单元1004。类似地，在SAD[1]为低时提供的高电平BLPCHB_Right信号通过断开其所连接的三个所描绘PMOS晶体管来抑制对BL/BLB信号的预充电。
如上文所指出，可基于如SD、DSLP、SAD[0]以及SAD[1]的存储器状态控制信号来抑制左存储阵列和右存储阵列的电力总线以及单个控制总线。图11是描绘根据实施例的用于抑制存储器和控制电力总线的阵列控制抑制器组件的图式。关于全局IO控制电路系统，左阵列全局IO电路系统由VDDGIO_1供电，且右阵列全局IO电路系统由VDDGIO_2供电。那些控制总线分别经由SLP_GIO_L和SLP_GIO_R上的高电平信号而受抑制。在1102处产生SLP_GIO_L和SLP_GIO_R是基于如图12中所描绘的SLP_GIO信号(当SD和DSLP中的任一个为高时，所述SLP_GIO信号为高)以及SAD[0]信号、SAD[1]信号来进行。图12描绘根据实施例的由阵列控制抑制器产生的某些信号的其它细节。关于SLP_GIO_L和SLP_GIO_R，当休眠模式或断电模式(且因而SLP_GIO为高)时，或当对应SAD信号(即左阵列的SAD[0]、右阵列的SAD[1])为低时，那些信号为高，从而休眠在1206处禁用对应VDDGIO_1和VDDGIO_2。
返回参考图11，区块1104处的局部控制由VDDLCTRL供电。VDDLCTRL受SLP_LIO控制。类似于SLP_GIO的产生，当DSLP和SD中的任一个为高时，产生SLP_LIO信号以便不激活VDDLCTRL。在1106处以与全局IO电路系统类似的方式控制局部IO控制电路系统。分别经由SLP_LIO_L和SLP_LIO_R上的高电平信号来抑制那些控制总线(左局部IO电路系统的VDDLIO_1和右局部IO电路系统的VDDLIO_2)。图12中示出SLP_LIO_L和SLP_LIO_R的产生。基于上文所描述的SLP_LIO信号以及分别如在1202处示出的SAD[0]、SAD[1]来产生SLP_LIO_L和SLP_LIO_R信号。关于SLP_LIO_L和SLP_LIO_R，当器件是休眠模式或断电模式时(即当SLP_LIO为高时)，或当对应SAD信号(即左阵列的SAD[0]、右阵列的SAD[1])为低时，那些信号为高。返回参考图11，SLP_LIO_L或SLP_LIO_R处的高信号禁用局部控制电路系统的对应VDDLIO_1控制总线和VDDLIO_2控制总线。
另外，可通过在1108处控制存储阵列电力总线VDDAI_L和存储阵列电力总线VDDAI_R来抑制到达存储阵列自身的电力。那些总线在断电模式下(即当SD为高时)掉电，但在图11的实例中，所述总线基于休眠模式有效的休眠(即当DSLP为高时)而不断电。在图11的实例中，当阵列抑制引脚指示其相应阵列不是当前命令的目标时，左存储阵列电力总线(VDDAI_L)和右存储阵列电力总线(VDDAI_R)受抑制(例如当SAD[0]指示当前命令不是左存储阵列操作时，VDDAI_L掉电)。具体地说，参考图12，在1204处，基于高SD信号，当SD_ARR为高时，两个存储阵列电力总线都受抑制。此外，当SAD[0]为低时，经由高SD_ARR_L抑制左存储阵列电力总线，且当SAD[1]为低时，经由高SDD_ARR_R信号抑制右存储阵列电力总线。
如上文参考图9所描述，在1110处，可基于SD、SLP、SAD[0]以及SAD[1]对字线命令信号的控制总线(VDDWL_Left、VDDWL_Right)供电或抑制所述控制总线。
图13是描绘在一实施例中用于操作多阵列存储器的方法的流程图，所述多阵列存储器包含存储器库的左存储阵列和右存储阵列。为易于理解，参考先前描述的结构来提供图13的步骤，但应理解，可使用多种结构来执行所述步骤。在1302处，在存储器输入引脚(例如CLK、CE、ADR、WE)处接收命令。在1304处，将表示命令的信号传播到阵列控制抑制器206。在1306处，在存储器的一或多个其它引脚(例如SAD[0]、SAD[1])上接收到阵列抑制命令，且将其提供到阵列控制抑制器206。在1308处，使用阵列控制抑制器206基于阵列抑制命令来防止命令到达左存储阵列202和右存储阵列204中的一个。
根据一些实施例，提供用于操作多阵列存储器的系统和方法，所述多阵列存储器包含存储器库的左存储阵列和右存储阵列。所述方法包括：在存储器输入引脚处接收命令。将表示命令的信号传播到阵列控制抑制器。在存储器的一或多个其它引脚上接收到阵列抑制命令，且将其提供到阵列控制抑制器。使用阵列控制抑制器基于阵列抑制命令来防止命令到达左存储阵列和/或右存储阵列中的一个。
根据一些实施例，防止到达包括将表示所述命令的所述信号和所述阵列抑制命令的至少一部分提供到与门，以阻止表示所述命令的所述信号传播。根据一些实施例，防止到达包括禁用对缓冲门的供电，所述缓冲门配置成在被供电时转发表示所述命令的所述信号，所述禁用是基于所述阵列抑制命令。根据一些实施例，防止到达包括基于所述阵列抑制命令使所述存储器的与所述左存储阵列或所述右存储阵列相关联的局部输入/输出部分和全局输入/输出部分掉电。根据一些实施例，所述方法更包括基于所述阵列抑制命令使所述左存储阵列或所述右存储阵列掉电。根据一些实施例，所述方法更包括：基于在所述存储器的第一引脚上接收到的休眠命令，使所述存储器的所有局部输入/输出部分和全局输入/输出部分掉电；以及基于在所述存储器的第二引脚上接收到的断电命令，使所述存储器的所有局部输入/输出部分和全局输入/输出部分以及所述左存储阵列和所述右存储阵列掉电。
在一实施例中，存储器电路包含：存储器库的左存储阵列，包括多个左存储单元；和存储器库的右存储阵列，包括多个右存储单元。多个命令输入引脚配置成接收命令。一或多个阵列抑制引脚配置成接收抑制命令，以阻止命令信号到达左存储阵列和右存储阵列中的一个。阵列控制抑制器配置成接收抑制命令，且基于抑制命令来防止命令到达左存储阵列和右存储阵列中的一个。
根据一些实施例，所述阵列控制抑制器配置成当所述阵列抑制输入识别右存储阵列操作时，阻止所述命令从所述命令输入引脚传播到所述左存储阵列；所述阵列控制抑制器配置成当所述阵列抑制输入识别右存储阵列操作时，阻止所述命令从所述命令输入引脚传播到所述右存储阵列。根据一些实施例，当所述阵列抑制输入指示右存储阵列操作时，指定用于所述左存储阵列的字线信号受阻；当所述阵列抑制输入指示左存储阵列操作时，指定用于所述右存储阵列的字线信号受阻。根据一些实施例，所述阵列控制抑制器包括：左阵列子电路，包含一或多个门，所述一或多个门配置成接收表示所述命令的信号和指示所述阵列抑制输入是否识别左存储阵列操作的信号。根据一些实施例，所述阵列控制抑制器更包含：右阵列子电路，包含一或多个门，所述一或多个门配置成接收表示所述命令的信号和指示所述阵列抑制输入是否识别右存储阵列操作的信号。根据一些实施例，所述阵列抑制输入识别所述命令是传播到所述左存储阵列而不传播到所述右存储阵列、传播到所述右存储阵列而不传播到所述左存储阵列还是传播到所述左存储阵列和所述右存储阵列两者。根据一些实施例，所述命令包括在所述存储器内作为以下中的两个或大于两个传输的信号：字线信号、读取列信号、数据时钟信号、位线预充电信号、感测放大器信号以及感测放大器预充电信号。
在一额外实施例中，存储器电路包含：存储器库的左存储阵列，由左存储阵列电力总线供电；存储器库的右存储阵列，由右存储阵列电力总线供电；第一控制电路系统，配置成操作左存储阵列，第一控制电路系统由第一控制电力总线供电；以及第二控制电路系统，配置成操作右存储阵列，第二控制电路系统由第二控制电力总线供电。阵列控制抑制器电路配置成接收存储器状态控制信号，其中阵列控制抑制器电路配置成根据由存储器状态控制信号所识别的模式来抑制电力总线，所述抑制包含：在断电模式下抑制左阵列电力总线、第一控制电力总线、右阵列电力总线以及第二控制电力总线；在右阵列操作模式下抑制第一控制电力总线；以及在左阵列操作模式下抑制第二控制电力总线。
根据一些实施例，由所述阵列控制抑制器电路进行的所述抑制更包括：在休眠操作模式下抑制所述第一控制电力总线和所述第二控制电力总线。根据一些实施例，由所述阵列控制抑制器电路进行的所述抑制更包括：在所述右阵列操作模式下抑制所述左存储阵列电力总线；以及在所述左阵列操作模式下抑制所述右存储阵列电力总线。根据一些实施例，所述存储器状态控制信号包括：断电信号、休眠信号、右阵列信号以及左阵列信号。根据一些实施例，所述阵列控制抑制器电路包括：左控制子电路，配置成基于对以下中的任一个的接收来抑制所述第一控制电力总线：所述断电信号、所述休眠信号以及所述右阵列信号；以及右控制子电路，配置成基于对以下中的任一个的接收来抑制所述第二控制电力总线：所述断电信号、所述休眠信号以及所述左阵列信号。根据一些实施例，所述阵列控制抑制器电路包括：左阵列子电路，配置成基于对以下中的任一个的接收来抑制所述左存储阵列电力总线：所述断电信号和所述右阵列信号；以及右阵列子电路，配置成基于对以下中的任一个的接收来抑制所述右存储阵列电力总线：所述断电信号和所述左阵列信号。根据一些实施例，每一电力总线受对电源节点作出响应的晶体管的控制，其中由所述阵列控制抑制器电路进行的所述抑制包括断开所述晶体管中的一或多个。
前文概述数个实施例的特征以使得本领域的技术人员可以更好地理解本公开的各方面。本领域的技术人员应了解，其可容易地将本公开用作设计或修改用于实施本文中所引入实施例的相同目的和/或实现相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，这类等效构造并不脱离本公开的精神和范围，且本领域的技术人员可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (1)

1.一种存储器电路，包括：
存储器库的左存储阵列，包括多个左存储单元；
所述存储器库的右存储阵列，包括多个右存储单元；
多个命令输入引脚，配置成接收命令；
一或多个阵列抑制引脚，配置成接收抑制命令以阻止命令信号到达所述左存储阵列和所述右存储阵列中的一个或两个；
阵列控制抑制器，配置成接收所述抑制命令，且基于所述抑制命令来防止所述命令到达所述左存储阵列和所述右存储阵列中的一个或两个。
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Application publication date: 20210716

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