CN107615249B - 存储器装置和控制存储器装置的方法 - Google Patents

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Abstract

存储器装置和控制存储器装置的方法。一种控制存储器装置的方法可以包括：通过接口从主机接收写入命令；响应于所述写入命令，开始存储器阵列的第一阵列平面上的写入操作的执行，其中，所述存储器阵列包括按多个阵列平面设置的多个存储器单元；通过所述接口从所述主机接收读取命令；响应于在执行所述写入操作期间检测到所述读取命令，重新配置所述写入操作；响应于所述读取命令，开始第二阵列平面上的读取操作的执行；以及在已至少部分地执行所述读取操作之后，恢复所述写入操作的配置。

Description

存储器装置和控制存储器装置的方法
技术领域
本发明总体上涉及半导体装置领域。更具体地，本发明的实施方式涉及存储器装置，诸如闪速存储器装置、电阻式随机存取存储器(ReRAM)和/或导电桥接RAM(CBRAM)处理器和装置。
背景技术
越来越多地在诸如固态硬盘驱动器、可移除数字图像卡等的应用中见到非易失性存储器(NVM)。闪速存储器是当今使用的流行NVM技术。然而，闪速存储器和其它NVM存储器具有局限性，诸如相对较慢的写入操作速度。此外，使用诸如串行外设接口(SPI)的总线协议的NVM装置在上述慢写入操作正在进行时可能无法执行读取操作。这可以严重地限制在直接从NVM装置执行指令的系统中使用这种NVM装置。
发明内容
一种存储器装置，该存储器装置包括：存储器阵列，该存储器阵列包括多个存储器单元；第一阵列平面和第二阵列平面，该第一阵列平面和第二阵列平面基于寄存器从所述存储器阵列定义；接口，该接口被配置成从主机接收写入命令和读取命令；以及存储器控制器，该存储器控制器被配置成对在所述第一阵列平面上正在进行的写入操作进行重新配置以便降低由所述第一阵列平面上的所述写入操作导致的电气噪声，响应于在所述写入操作期间接收到的所述读取命令，在所述第二阵列平面上执行读取操作，并且在已至少部分地执行了所述读取操作之后恢复所述写入操作的配置。
所述存储器阵列被划分成多个子阵列，并且所述寄存器被用于将所述子阵列中的每一个指派给所述第一阵列平面或所述第二阵列平面。
所述存储器阵列包括专用于对操作进行验证的多个第一感测放大器以及专用于读取操作的多个第二感测放大器。
所述存储器装置还包括调节器控制电路，所述调节器控制电路具有专用于写入操作的第一偏压电路以及专用于读取操作的第二偏压电路。
所述写入操作的所述重新配置包括改变重新配置的写入操作的速率。
所述写入操作的所述重新配置包括改变重新配置的写入操作的写入算法。
响应于所述寄存器，将虚拟地址映射至所述存储器阵列的物理地址。
所述存储器装置还包括寄存器控制电路，所述寄存器控制电路被配置成在所述写入操作被重新配置时，调节对用于所述写入操作的调节器的控制。
所述寄存器控制调节包括将所述调节器保持在待机状态。
所述寄存器控制调节包括在重新配置所述写入操作时，将所述调节器的输出保持预定量的时间。
所述第一阵列平面和所述第二阵列平面包含相等数量的所述多个存储器单元。
所述第一阵列平面包含与所述第二阵列平面不同数量的所述多个存储器单元。
一种控制存储器装置的方法，该方法包括：通过寄存器从具有多个存储器单元的存储器阵列配置第一阵列平面和第二阵列平面；通过接口从主机接收写入命令；响应于所述写入命令，开始存储器阵列的所述第一阵列平面上的写入操作的执行；通过所述接口从所述主机接收读取命令；响应于所述读取命令，开始所述第二阵列平面上的读取操作的执行；响应于在执行所述写入操作期间检测到所述读取命令，重新配置所述写入操作以便降低由所述写入操作导致的电气噪声；以及在已至少部分地执行所述读取操作之后，恢复所述写入操作的配置。
配置所述第一阵列平面和所述第二阵列平面包括：将多个子阵列中的每一个子阵列指派给所述第一阵列平面或所述第二阵列平面，其中，所述存储器阵列被划分成所述多个子阵列。
所述第一阵列平面和所述第二阵列平面的所述配置包括：将虚拟地址映射至所述存储器阵列的物理地址，使得所述多个存储器单元的所述虚拟地址在所述第一阵列平面和所述第二阵列平面中的每一个阵列平面内是连续的。
所述方法还包括：在所述写入操作被重新配置时，通过调节器控制电路调节对用于所述写入操作的调节器的控制。
所述调节器控制调节包括：将所述调节器保持在待机状态。
所述调节器控制调节包括：在重新配置所述写入操作时，将所述调节器的输出保持预定量的时间。
所述写入操作的所述重新配置包括：改变重新配置的写入操作的速率。
所述写入操作的所述重新配置包括：改变重新配置的写入操作的写入算法。
附图说明
图1是根据本发明的实施方式的示例存储器装置和主机排布结构。
图2是一示例快速读取命令序列的波形图。
图3是一示例快速读取双重输出命令序列的波形图。
图4是一示例快速读取四重输出命令序列的波形图。
图5是一示例快速读取双重I/O命令序列的波形图。
图6是一示例快速读取双重I/O命令序列的波形图。
图7是一示例快速读取四重I/O命令序列的波形图。
图8是一示例快速读取四重I/O命令序列的波形图。
图9是一示例闪速内部操作的波形图。
图10是根据本发明实施方式的、到重新配置的写入的示例转变的波形图。
图11是根据本发明实施方式的、到重新配置的写入的另选示例转变的波形图。
图12是根据本发明实施方式的、到具有附加的虚设周期的重新配置的写入的示例另选转变的波形图。
图13是根据本发明实施方式的、到具有时钟停止的重新配置的写入的示例另选转变的波形图。
图14是没有针对并发读写操作的支持的示例架构的示意性框图。
图15是根据本发明实施方式的、具有并发的读取和重新配置的写入支持的示例架构的示意性框图。
图16是根据本发明的实施方式的示例调节器结构的示意性框图。
图17是根据本发明实施方式的、具有并发的读取结构的第一示例闪速存储器装置的示意性框图。
图18是根据本发明实施方式的、控制具有并发的读取结构的存储器装置的第一示例方法的流程图。
图19是根据本发明实施方式的、具有并发的读取结构的第一示例闪速存储器装置的示意性框图。
图20是根据本发明实施方式的、控制具有并发的读取结构的存储器装置的第一示例方法的流程图。
图21是根据本发明的实施方式的示例寄存器和操作控制的示意性框图。
图22是根据本发明的实施方式的示例寄存器结构的示意性框图。
图23是根据本发明的实施方式的用于阵列区配置的实施地址映射的图。
图24是根据本发明实施方式的、用于并发的读写操作的示例阵列配置的框图。
图25是根据本发明实施方式的、具有并发的读写操作支持的示例架构2700的示意性框图。
具体实施方式
下面，对本发明的具体实施方式进行更细说明，在附图中例示了其示例。虽然本发明将结合优选实施方式进行描述，但应当明白，它们不旨在将本发明限制成这些实施方式。与此相反，本发明旨在覆盖可以包括在如所附权利要求书所限定的本发明的精神和范围内的另选例、变型例以及等同物。而且，在本发明的下列详细描述中，阐述了许多具体细节，以便提供对本发明的详尽理解。然而，本领域技术人员容易明白，本发明可以在不需要这些具体细节的情况下来实践。在其它情况下，公知方法、过程、处理，组件、结构以及电路未被详细描述，以不使不必要地模糊本发明的方面。
下面的详细描述的一些部分从针对计算机、处理器、控制器、装置，和/或存储器内的数据流、信号或波形的过程、程序、逻辑模块、功能模块、处理、示意性符号，和/或操作的其它符号性表述方面来呈现。这些描述和表述被数据处理领域的技术人员通常所使用，以向本领域其它技术人员有效地表达他们的工作的实质。通常来说，尽管不必要，但被操纵的量采取能够在计算机或数据处理系统中存储、传递、组合、比较以及以其它方式操纵的电气、磁性、光学或量子信号的形式。已经证实，主要出于常见用法的理由，有时便利地引用这些信号，作为比特、波、波形、流、值、组元、符号、字符、术语、数字等。
具体实施方式可以致力于存储器装置，包括非易失性存储器(NVM)，诸如闪速存储器装置，和/或阻变存储器(例如，导电桥接随机存取存储器[CBRAM]、电阻式RAM[ReRAM]等)。具体实施方式可以包括操作可以在一个或更多个电阻和/或电容状态之间写入(编程/擦除)的闪速存储器和/或阻变存储器的结构和方法。在一个特定示例中，CBRAM存储部件可以被设置成使得当跨该CBRAM存储部件的电极施加大于阈值电压的正向或反向偏压时，该CBRAM存储部件的电气特性(例如，电阻)可以改变。在任何情况下，某些实施方式适于任何类型的存储器装置，并且在特定NVM装置中，诸如闪速存储器，并且在某些情况下可以包括阻变存储器装置。
下面，参照图1，示出了根据本发明的实施方式的示例存储器装置和主机排布结构的示意性框图100。在该示例中，主机102可以经由串行接口与存储器装置104连接。例如，主机102可以是任何合适的控制器(例如，CPU、MCU、通用处理器、GPU、DSP等)，并且存储器装置104可以是任何类型的存储装置(例如，SRAM、DRAM、EEPROM、闪存、CBRAM、磁性RAM、ReRAM等)。存储器装置104由此可以按多种存储器技术(如非易失性类型)来实现。在一些情况下，存储器装置104可以是可按更传统的非易失性存储器，或者按CBRAM/ReRAM阻变存储器实现的串行闪速存储器。
可以包括诸如在串行外围接口(SPI)中的各种接口信号以供主机102与存储器装置104之间的通信。例如，串行时钟(SCK)可以向装置104提供时钟，并且可以被用于控制去往所述装置的数据流。存储器装置可以在SCK的上升沿上锁存命令、地址和输入数据(例如，经由I/O引脚)，同时可以通过数据选通(DS)或SCK从存储器装置按时钟输出输出数据(例如，经由I/O引脚)。可以利用可以是低电平有效的芯片选择(CS_)来选择存储器装置104，诸如从共享公共总线或电路板的多个这种存储器装置中选择，或者以其它方式作为接入该装置的方式。当芯片选择信号被撤销(de-assert)(例如，在高电平)时，存储器装置104也将被取消选择，并且可以被置于待机模式。激活芯片选择信号(例如，经由CS上的高到低转变)可以被用于开始一操作，并且使芯片选择信号返回至高状态可以被用于终止一操作。对于内部自定时的操作(例如，编程或擦除周期)来说，如果在该操作期间撤销了芯片选择，则存储器装置104可以在特定的正进行的操作完成之前不进入待机模式。
在该示例接口中，可以经由I/O信号向存储器装置104提供数据(例如，用于写入操作、其它命令等)和从存储器装置104提供数据(例如，用于读取操作、验证操作等)。例如，I/O上的输入数据可由存储器装置104在SCK的边缘锁存，并且如果该装置被取消选择(例如，当芯片选择信号被解除有效时)，则这种输入数据可以被忽略。数据同样可以经由I/O信号从存储器装置104输出。例如，为了计时一致性，可以将从存储器装置104输出的数据在SCK或DS的边缘上时钟输出，并且当装置被取消选择时(例如，当芯片选择信号被解除有效时)，输出信号可以处于高阻抗状态。
具体实施方式适于任何形式的非易失性存储器(NVM)，或者其中写入操作比读取操作显著慢的任何其它类型的存储器，并且可以包括闪速存储器、R-RAM、M-RAM、E2ROM及CBRAM等等。如在此所述，写入操作可以是存储器(例如，NVM)装置上的任何操作，其旨在改变该装置上的至少一个存储器位置的状态。如上所述，写入操作可以包括编程操作(例如，从1至0改变数据状态)和擦除操作(例如，从0至1改变数据状态)。当然，存储部件的数据状态和/或电阻等级可以按任何合适方式预定，然而，写入操作通常可以涉及确保存储器单元进入或保持希望状态。
如在此所述，原地执行是操作的中央处理单元(CPU)模式，由此，NVM是程序存储器层级的一部分。在这种布置中，程序的至少一些可以从NVM直接提取出并且装载到CPU和/或关联的高速缓冲存储器中。然而，在不支持原地执行的系统中，NVM的内容首先可以复制到存储器层级的存储器装置中，并接着该程序通过CPU从该存储器装置取回。而且，如在此所述，串行NVM装置可以是具有针对性质上是串联的主机CPU的接口的NVM装置。例如，这种串行类型的接口可以包括串行外围接口(SPI)和内置集成电路(I2C)。而且，许多NVM装置具有时间上不对称的读取与写入操作，由此，写入操作(例如，擦除操作)可比读取操作花费显著长的时间。
在许多应用中，CPU可以直接在NVM之外就地执行(例如，执行程序提取/读取)，同时CPU可以偶尔写入到NVM中。然而，常规NVM装置可在写入操作正在进行时不允许执行读取操作。结果，在某些情况下，处理器可能不能够提取指令达相对较长时段。而且，因为在大部分串行接口中不存在“反压(backpressure)”机制，所以存储器不能够通过添加等待状态来扩展CPU提取。由此，如果处理器在存储器正在执行写入操作时发出提取请求，则所提取的数据可能被破坏，或者可能不可用。
为避免使系统崩溃(如因检索被破坏的数据而导致，)，处理器可能需要具有另选程序存储器(例如，芯片上ROM或RAM)，在针对NVM的这种写入操作期间，可以从所述另选的程序存储器执行程序(例如，包括程序提取/读取)。然而，与在可修改NVM中具有程序代码相比，该方法可能麻烦，不太灵活，并且可能更难于保持。为确保正确操作，该系统可以被设计成，使得CPU可以在写入操作正在进行时不尝试从NVM提取其程序。由于诸如中断的某些事件与CPU的控制流程异步，可以将这些禁用，或者可以将它们的服务代码放置在另选存储器阵列中。而且，在某些情况下，与使程序代码驻留在NVM中相比，该方法可具有较低性能，由此，处理器可以在NVM被写入时继续执行程序。
在另一方法中，CPU可以向NVM发送明确请求以“暂停”或者重新配置进行中的写入操作。这样做可能需要主机接口中的专用硬件(例如，将CPU请求转换成NVM命令的块)，其可以在CPU在尝试执行从NVM提取程序的同时获知NVM正在执行写入操作。然而，由于发送“暂停”或“重新配置写入”请求可能添加的额外等待时间以及NVM为适应该暂停请求所花费的时间而导致可能降低系统性能。许多串行NVM装置具有在指定时暂停写入操作的专用命令。在这种情况下，当写入操作被暂停时，可以读取NVM。而且，可以将另一命令用于恢复暂停的写入操作。
每当处理器需要从NVM执行提取时，可以使用这种暂停或相关命令。为此，可以向CPU芯片上的智能NVM接口通知NVM上正在进行写入操作。每当主机接口检测到CPU提取/读取请求时，用于暂停NVM上的写入操作的暂停请求可以先于NVM读取命令，然后主机接口可以遵循恢复请求以恢复写入操作。然而，许多串行NVM装置需要100微秒以便实现暂停操作，由此使得该方法对于相对快速的CPU来说相对较慢。
具有并行接口的一些NVM装置可以支持真正的并发读写操作。这种装置完全复制电路，以便允许操作时的这种并发。除了这种电路复制所需的额外硅以外，还可以存在确保由一个操作产生的电气噪声不影响另一操作的设计挑战。这种电气噪声问题的一个示例涉及通常需要利用芯片上开关电源和电荷泵电路来产生高电压的写入操作。这种开关和/或泵浦可能非常嘈杂，而且可能影响被用于读取操作的相对灵敏的感测放大器(senseamplifier)的操作。由此，来自写入操作的噪声可能在并发执行时导致针对读取操作的电路操作问题。
在特定实施方式中，当一存储器装置(例如，NVM)正在执行写入操作的同时，该NVM可以自动检测一个或更多个读取操作，响应于此，可以相对快速地重新配置(例如，暂停/挂起、减慢、改变写入例程/算法、利用不同的配置寄存器和/或改变调节器操作等)写入操作，并接着可以在相对于执行读取操作可安全地恢复写入操作时恢复(例如，返回至先前或正常配置)写入操作。例如，一旦读取操作足以不受来自写入操作的任何潜在噪声影响(例如，因电源泵而造成)，就可以认为返回至正常操作是安全的。而且，写入操作的重新配置可以不造成读取操作的定时的变化或者造成最小变化。而且，这种写入操作的重新配置不需要是绝对的。相反地，可以停止、减慢、禁用或以其它方式重新配置足够的写入相关电路，以使可以正确地执行读取操作。在其它情况下，写入“重新配置”可以简单地允许读取操作以并发方式发生，而不需要对写入操作本身进行实质性调节。
在某些实施方式中，可以进行写入操作的重新配置，以便降低芯片中的电气噪声，所述噪声可以导致在读取存储器阵列时出错。该重新配置可以致力于减小因编程或擦除操作而造成的直接噪声，并且可以减少芯片上电荷泵和调节器所消耗的电力。这又可以减小由调节器或电荷泵产生的噪声。因此，可以将写入功能修改成适应并发读取操作，以便减小噪声和/或电力。在某些实施方式中，可以对写入操作的各个方面进行重新配置，如包括基于串行输出模式修改控制逻辑、切换成不同的写入配置集(例如，写入脉冲宽度、写入电流等)，和/或切换成不同的写入算法/例程或者有限状态机(FSM)等等。
如在此所述，由于读取操作的“中断”，写入操作的这种重新配置可以被互换地称为“重新配置的写入”、“暂停”、“自动挂起”、“停止”、“减慢”或者“挂起”写入操作和/或其执行。另外，存储器阵列可以按不同部分设置，由此针对一个这种部分的写入操作可以被针对另一这种部分的读取所中断。如在此所述，子阵列的这种存储器阵列“部分”可以被互换地称为“平面(plane)”、“块(block)”、“区(zone)”、“组(bank)”或“区域(region)”。由此，例如，NVM存储器单元可以驻留在NVM装置的一个平面或另一平面中。而且，在特定实施方式中，可以容纳超过两个平面的NVM存储器阵列(例如，N个平面)。而且，将阵列部分设置成这种平面可以在NVM装置上配置。
下面参照图2至图8，示出了各种标准SPI命令序列的波形图。虽然针对SPI类型的接口描述了该示例，但具体实施方式适于其它串行和/或并行接口。一般来说，这些指令在主机(例如，CPU)装置与存储器(例如，NVM)装置之间的接口上传递。标准SPI读取命令可以开始，其中，芯片选择(CS)变为低，随后是指令(例如，8比特)、地址(例如，32比特、24比特或更少)、可选的模式(例如，8比特)、N个虚设字节(例如，每个字节为8比特，并且N是可配置的)以及数据(例如，多个8比特字节)。图2示出了一示例快速读取命令序列的波形图200，图3示出了一示例快速读取双重输出命令序列的波形图300，而图4示出了一示例快速读取四重输出命令序列的波形图400。所述模式比特可以指定连续读取模式，并且在该情况下，可以暗示下一命令也是读取，由此通过不必发送该指令比特而潜在地节省8比特的系统开销。
图5至图8示出了可包括模式字节的示例快速读取双重I/O命令序列的波形图(500、600、700及800)。应该注意，图2至图8中的图总体上遵循“X-X-X”命名法，由此第一个X指定多少条I/O线可以用于命令，第二个X指定可以用于地址的I/O线的数量，而第三个X指定被用于数据的I/O线的数量。沿着这些线，图2、图3及图4分别示出了示1-1-1、1-1-2及1-1-4的读取操作，而图5至图8分别示出了具有模式字的1-2-2、2-2-2、1-4-4及4-4-4读取操作。应注意，还存在按1-1-8、1-8-8及8-8-8布置来操作的SPI系统，并且这些特定实施方式适用于任何SPI或其它接口布置或协议。
下面，参照图9，示出了一示例闪速内部操作的波形图900。在这个示例中，SPI命令和数据在一条、二条、四条(四重SPI)或八条(八重SPI)上串行地提供。在完全四重SPI模式(例如，如上所述的4-4-4模式)中，每时钟周期可以发送(例如，向/从NVM)4个比特，并且可以支持不同的时钟频率。例如，时钟(SCK)可以上升至大约100MHz、上升至大约120MHz，或者上升至更高频率。应注意，虽然图900总体上示出了1-1-4SPI模式，但对于该特定示例描述了4-4-4模式。完全四重SPI模式中的SPI读取命令的定时可以包括指令(例如，8比特–2时钟周期-大约20ns)、地址(例如，24比特-6时钟周期-大约620ns)、模式(例如，8比特-1时钟周期-大约10ns)、N个虚设字节(例如，每字节8比特，N可以是可配置的–2×N时钟周期-大约N×2×10ns)及数据(例如，多个8比特字节)。NVM可以在解码指令之后开始准备读取操作，并且可以在接收到地址之后开始实际数据存取。而且，存取时间可以是1+N个周期(例如，模式字节一个周期，虚设字节N个周期)。
在特定实施方式中，当NVM装置正在执行(perform/execute)一写入操作的同时，该NVM装置可以检测传入的读取操作，并且可以执行写入操作的至少重新配置(例如。挂起、减慢等)，以便确保可以处理传入的读取操作。在读取操作结束，或者被至少部分地执行并且足以不被与写入操作有关的噪声干扰时，写入操作可以恢复和/或返回至正常写入操作。用于执行重新配置的写入的可用定时在完全双重SPI模式下可以被限制。因而，转变成重新配置的写入可以在检测到读取命令之后立即开始，并且在读取接入开始之前NVM可以处于重新配置的写入。在这种情况下，可以仅保留6个时钟周期来执行重新配置的写入。在某些情况下，NVM装置可以早两个周期地开始转变(例如，在检测到CS变为低之后立即开始)，但即使检测到的命令不是读取命令(例如，轮询NVM状态的命令)，这也可以导致写入重新配置。
下面，参照图10，示出了根据本发明实施方式的、到重新配置的写入的示例转变的波形图1000。如果写入操作在进行中，则可以在1002检测到作为读取命令的新命令。响应于检测到读取命令，到重新配置的写入的转变可以在如1004所示的一时间部分上发生。因此，在1006，在转变时间部分1004结束时，可以有效地重新配置写入操作(例如，调整定时、改变写入配置参数等)，并且读取访问可以作为执行读取命令的一部分而发生。在经过了访问时间之后，数据可以按串行方式开始从NVM输出，如图所示。如下将更详细讨论的，写入操作的重新配置可以包括这种调节，以利用读取操作的适当执行而最小化噪声或其它可能干扰。
下面，参照图11，示出了根据本发明实施方式的、至重新配置的写入的示例另选转变的波形图1100。在该具体示例中，在1102，可以检测到新命令的开始。在这点上，存储器装置不知道该新指令是读取操作还是某一其它类型的操作。然而，出于转变成进行中写入操作的重新配置的目的，该新操作可以被视为或假定为读取操作，如时间部分1104所示。因而，为了更快地开始到重新配置的写入的转变，可以推测性地将新命令视为读取命令。例如，可以允许有更多时间，以更平滑转变成有关调节器和/或泵电路的待机状态，或者用于与写入操作的重新配置有关的时钟速度(例如，缩减)调节。在1106，如果将新指令检测为读取命令，则该重新配置的写入可以更进一步，并且可以在1108开始对存储器阵列的访问。然而，如果该新指令是某个其它类型的命令，则写入操作的执行可以返回至其正常设定/配置。
下面，参照图12，示出了根据本发明实施方式的、具有附加的虚设周期的到重新配置的写入的示例另选转变的波形图1200。在这种情况下，允许转变成重新配置的写入的时间可以通过增加额外的虚设周期来增加。这里，在写入操作在进行中的同时，一旦提供了指令，就可以在1202将该新指令检测为读取命令。作为响应，到重新配置的写入的转变可以在时间部分1404期间发生。作为该转变的一部分，可以增加额外的虚设周期1206，以便允许有更多时间来适应该重新配置的写入转变。例如，该额外时间可以被用于捕捉在重新配置之前的写入操作的状态和/或将泵/调节器转变成低电流模式、待机或静止状态，作为重新配置的写入操作的一部分。在1208，读取周期可以开始，其中，在经过了访问时间之后，数据开始出现。
另外，与独立读取操作相比，连续读取模式读取操作可以具有更加密集的定时约束，因为这些操作皆可以短至少1个周期(在完全八重模式下，例如，8-8-8)。因而，在某些情况下，只要NVM处于连续读取模式，写入操作就可以保持重新配置(例如，减慢、暂停/挂起等)。一旦连续读取模式结束，写入操作接着可以恢复和/或返回至其正常操作/配置。而且，状态寄存器可以包括用于测量完成写入操作方面的进度的进度计数器，诸如通过计数已写入多少字节，通过计数写入脉冲的数量和/或通过计数写入子操作的数量。例如，如果进度接收器指示完成写入操作方面的相对较慢的进度(例如，因作为中断读取操作的结果的重复写入挂起或减慢)，则主机处理器可以减小对NVM装置的读取访问的频度，或者采取其它恰当动作。在其它情况下，当检测到转变成低的有效低信号CS时，NVM可以立即开始到连续读取模式下的重新配置的写入的转变，如针对单个读取操作在图11的示例中所示的。
在某些实施方式中，通过增加虚设周期和/或停止时钟达预定数量的周期(作为读取命令的一部分或与其相关联)，可以为重新配置的写入转变提供附加时间。然而，向每一个读取操作增加这种周期可以减少NVM装置的读取吞吐量。另选的，可以增加新的读取命令(“慢读取”命令)，并且该命令可以包括这种附加的虚设周期，作为关联命令序列的一部分。例如，这种慢读取命令可以仅在NVM处于写入模式时使用，而标准读取命令则可以在合适时候发出。这样，可以减少附加的虚设周期的性能影响。对于实现来说，主机装置上的SPI控制器可以被改变成使得在CPU/主机启动写入命令之前，可以将状态改变成使用慢读取命令，以代替标准读取命令。当CPU或SPI控制器检测到写入操作完成(例如，通过检查NVM状态)时，可以将SPI控制器置于正常模式，在该模式中，主机再次使用标准读取命令，以代替慢读取命令。
下面，参照图13，示出了根据本发明实施方式的、到具有时钟停止的重新配置的写入的示例另选转变的波形图1300。在这种情况下，用于转变成重新配置的写入的时间可以通过停止或挂起时钟达多个周期来增加。这里，在写入操作在进行中的同时，一旦提供了指令，就可以在1302检测到作为读取操作的该新操作。响应于检测到读取命令，到重新配置的写入的转变可以在时间部分1304期间发生。作为该转变的一部分，可以在时间部分1306期间暂停该接口上的时钟，以便允许有更多时间来适应重新配置的写入转变。在1308，读取周期可以开始，其中，在经过了访问时间之后数据开始出现。
在另一情况下，可以检测CS信号的下降沿，并且该下降沿可以被用于触发存储器控制器状态机，如图11的示例中所示。然而，仅利用CS的1至0转变(有效低)来触发写入重新配置动作可以使不是读取命令的SPI命令也导致这种重新配置。这可以在存储器装置针对非读取命令重新配置非读取命令时导致针对写入操作的更大等待时间。在另一实现中，在等待直到实际上解码了读取命令(例如，在图13的1302)之后，可以触发存储器控制器状态机。这样，可以通过利用NVM中的SPI命令解码器而大致消除不必要的暂停或重新配置，以基本上确定何时如本文所述地请求写入重新配置。
下面的部分描述了针对NVM装置(包括基于CBRAM的装置和/或基于闪存的装置)的各种实现示例。例如，基于CBRAM的架构和单元功能可以与存储器控制器状态机实现或其它基于NVM的控制器一起利用，以便实现写入操作重新配置(例如，暂停/挂起)，如本文所述。而且，在特定实施方式中，还可以采用诸如基于闪存的装置的任何其它易失性存储器或NVM装置，包括具有串行接口的那些，并且在某些情况下具有并行接口。
下面，参照图14，示出了没有针对并发读写操作的支持的示例架构1400的示意性框图。架构1400可以包括诸如SPI接口的接口1402，其可以从主机处理器接收命令，并且与主机处理器通信。接口1402(例如，总线接口)可以将地址信息传递到地址块1404，将编程/擦除操作控制信息传递到存储器控制器1406。地址块1404可以执行用于访问存储器阵列1608的地址解码。这里，地址块1404可以在读取与编程/擦除操作和控制之间共享。而且，存储器阵列1408可以具有在读取与编程/擦除操作之间共享的单一地址总线。编程/擦除控制器1406还可以向电压和偏压电路1410发送偏压控制，诸如用于生成用于针对存储器阵列1408的编程和擦除操作的合适偏压电平。
下面，参照图15，示出了根据本发明实施方式的、具有针对并发读写操作的支持的示例架构1500的示意性框图。NVM装置架构1500可以包括用于与主机处理器或其它装置通信的接口1502(例如，SPI接口)。接口1502可以向读取地址块1504-R传递地址信息，向存储器控制器1506传递编程/擦除操作控制信息。这种情况下，读取、编程/擦除地址、控制及偏压总线可以分离进入存储器阵列1508和电压/偏压电路1510中。例如，存储器阵列1508可以具有用于读取操作(例如，来自读取地址块1504-R)和写入操作(例如，来自写入地址块1504-W)的专用地址总线。这可以允许编程/擦除存储器控制器1506重新配置存储器阵列1508中的第一阵列块上的写入(编程/擦除)操作(例如，什么也不做、减慢或者冻结编程/擦除控制信号和/或地址总线)，同时利用读取控制和地址总线从存储器阵列1508中的第二阵列块读取数据。编程/擦除操作接着可以在完成、或者进行得足够多并且至少部分完成从存储器阵列1508中的第二阵列块的读取操作之后在第一阵列块上恢复或以其它方式返回至正常。
编程/擦除控制器1506还可以向电压和偏压电路1510发送偏压控制，如用于生成用于存储器阵列1508上的编程、擦除及读取操作的合适偏压电平。例如，电压和偏压电路1510可以被分离成接收读取偏压控制的偏压电路1510-R和接收编程/擦除偏压控制的偏压电路1510-W。这样，在执行读取操作的同时，编程/擦除选定块上的偏压(例如，电压和/或电流偏压)可以在重新配置的写入期间被重新配置或调节(例如，编程/擦除偏压控制信号可以使关联的偏压电路待机)。例如，被用于生成高压偏压(例如，用于编程/擦除操作)的电荷泵可以按低频或待机率(或者任何其它重新配置控制或速率)泵浦，以便保持重新配置的写入时段期间的电平，因为写入操作重新配置(例如，减慢、挂起等)导致基本上没有从这些电源汲取的电流。
一旦读取操作完成并且写入操作要恢复或返回至正常写入操作，就可以启用编程/擦除控制以恢复写入操作。另外，编程和擦除偏压控制可以被启用以返回至正常写入操作偏压控制，包括高压电荷泵的主动泵浦，或者其它形式的主动电压调节。因为在某些情况下，该编程/擦除偏压可以保持在待机电平或大致同一有效电平，所以作为返回/恢复写入操作的一部分，在允许将这种偏压稳定至正确电平方面，可以节省时间和电力。模拟电压和偏压电路1510-W还可以被用于“削弱”写入操作，作为重新配置的写入操作的一部分。例如，编程/擦除偏压控制可以指示存储器装置处于重新配置的写入操作中，结果，可以降低(例如，经由偏压电路1510-W)写入(例如，编程/擦除)电压，而不是保持在与主动或正常写入操作大致相同的偏压电平。
下面，参照图16，示出了根据本发明实施方式的、支持重新配置的写入操作的示例调节器结构的示意性框图。例如，调节器结构1600可以被包括在模拟电压与偏压电路1510-R和1510-W中。在该具体排布结构中，可以将VWR(用于右侧平面的写入电压)和VWL(用于左侧平面的写入电压)调节器仅用于编程/擦除操作，而可以将VWRF(写入电压/读取电压)调节器用于读取操作和编程/擦除操作两者。如将在下面更详细讨论的，存储器阵列1508可以被设置成两个块或平面，诸如可以重新配置针对左侧阵列平面的写入操作，以便适应来自右侧阵列平面的读取操作，或者可以重新配置针对右侧阵列平面的写入操作，以便适应来自左侧阵列平面的读取操作。
如图所示，可以使用模式选择信号(例如，从命令解码器导出)来选择针对指定调节器的合适擦除、编程或读取操作偏置电压修正控制(trim control)信号。用于右侧阵列平面的修正控制信号(例如，PR_VWR_TRIM和ER_VWR_TRIM)可以基于模式选择信号经由复用器1602-0来选择，并且提供给VWR调节器1604-0以生成偏置电压VWR。类似地，用于左侧阵列平面的修正控制信号(例如，PR_VWL_TRIM和ER_VWL_TRIM)可以基于模式选择信号经由复用器1602-1来选择，并且提供给VWL调节器1604-1，以生成偏置电压VWL。而且，修正控制信号(例如，RD_VWRF_TRIM、PR_VWRF_TRIM以及ER_VWRF_TRIM)可以基于模式选择信号经由复用器1602-2来选择，并且提供给VWRF调节器1604-2，以生成偏置电压VWRF。可以修改VWRF调节器1604-2，以便为了从编程/擦除操作到读取操作的转变而及时切换电压，诸如在将重新配置的写入应用至写入操作时。在这种转变时间不足的某些情况下，可以包括两个VWRF调节器，由此将一个专用于编程/擦除操作，而将另一个专用于读取操作。
下面，参照图17，示出了根据本发明实施方式的、具有并发读取结构的第一示例闪速存储器装置的示意性框图1700。存储器阵列1508可以被组织成两个单独的块或平面，由此在一个平面中发生的写入操作可以与另一平面的读取操作并发(例如，当不针对写入操作的修改时)或被另一平面的读取操作中断(例如，当作为重新配置的一部分修改写入操作时)。在该具体示例中，平面1702-L可以具有响应于检测到指向平面1702-R的读取命令而被重新配置(例如，减慢、部分暂停等)的写入操作。由此，读出控制与数据电路可以包括数字逻辑1716，数字逻辑1716可以接收从阵列平面1702-R输出的数据，并且可以经由输出缓冲器1708从存储器装置输出。
在特定实施方式中，可以支持将多个阵列部分划分成阵列平面/区和任何数量的平面/区的任何合适尺寸与结构。例如，可以采用一个或更多个寄存器来指示阵列子阵列的指定扇区或块或多个扇区1712是否要包括在一个平面(例如，1702L)或另一平面(例如，1702-R)中，诸如来自总计N个(例如，2、3、4等)平面，如还可以在寄存器中指定的。在某些情况下，可以在这种阵列平面配置寄存器中采用默认值，使得在每种情况下不需要编程寄存器。在这个示例中，存储器阵列1508可以被划分成尺寸相等的两个平面(例如，每平面8个扇区)；然而，在其它情况下，这两个平面可以具有不同或不等的尺寸和/或比率(例如，1/16、1/8、1/4等)，和/或可以配置超过两个平面。示例阵列平面1702-L可以包括逻辑电路1704-L，逻辑电路1704-L可以向泵1706-L提供状态控制或使能信号。在某些实施方式中，可以在每个平面1702中独立地修改泵和/或写入电路(例如，待机、放电、减慢、静止，甚或不调节等)。例如，可以响应于启用重新配置写入控制信号而将泵1706-L(例如，包括调节器1604)置于这种修改(例如，放电或待机/静止状态控制)，诸如在针对阵列平面1702-L的写入操作因针对阵列平面1702-R的读取操作而被中断时。
阵列平面1702-L还可以包括全局X解码器和列解码器1708-L、感测放大器1710-L、存储器单元扇区或子阵列块1712-L以及局部X解码器1714-L。类似的是，阵列平面1702-R可以包括逻辑电路1704-R，逻辑电路1704-R可以向泵1706-R提供读取使能信号。例如，泵1706-R(例如，包括调节器1604)可以响应于该读取使能控制信号而针对读取操作启用，诸如在针对阵列平面1702-L的写入操作被指向阵列平面1702-R的读取命令而中断时。阵列平面1702-R还可以包括全局X解码器和列解码器1708-R、感测放大器1710-R、存储器单元扇区或子阵列块1712-R以及局部X解码器1714-R。
重新配置写入控制实现可以包括有限状态机(FSM)，并且具体来说，可以包括被配置成根据该FSM来控制存储器装置的操作状态的数字逻辑。如果该FSM已处于空闲状态，则用于指示要重新配置写入操作的触发可能没有效果。然而，如果该状态机处于活动状态，则重新配置/并发触发可以使控制写入速度、算法和/或强度等的寄存器和逻辑在某些情况下作为重新配置写入操作的一部分被修改。另外，写入配置或重新配置的没有任一个选项(例如，在没有写入操作修改的情况下)，或者一个或更多个选项(例如，速度、算法、强度等)被预先编程，诸如在测试/特征化期间。例如，不采用任一个寄存器，或者采用一个或更多个寄存器来存储指示或定义重新配置的写入操作与标准/正常写入操作相比的信息。
另选FSM也可以在重新配置/并发操作期间使用。在一种情况下，FSM可以改变控制/使能线(例如，偏压控制信号)以向偏压电路(例如，1510)指示停止当前操作、返回至静止或待机状态，或者调节偏压电平(例如，在重新配置的写入期间降低电平以削弱写入操作)。例如，这可以包括VWR调节器1604-0、VWL调节器1604-1、VWRF调节器1604-2和/或其它偏压使能信号(例如，ENES/ENPS)。在某些情况下，诸如在基于CBRAM的NVM装置中，最慢返回至静止状态的电压可以包括编程操作期间的阳极电压。然而，因为读取块(例如，1702-R)可以在物理上不同于写入块(例如，1702-L)，所以即使发生来自读取块的感测(例如，经由1710-R)，也可以允许写入块阳极电压(例如，经由泵1906-L)缓慢放电。
如果SPI命令解码器(例如，包括数字逻辑1716)确定检测到的命令是读取命令，则可以启用读取电路(例如，经由逻辑电路1704-R来生成读取使能信号)，以感测来自阵列的数据，诸如来自与正在进行写入操作的块(例如，1702-L)不同的块(例如，1702-R)。因为正在被读取的块或平面与正在被写入的块或平面不同，所以在开始读取模块操作之前达到静止状态、修改状态，或者在某些情况下根本不改变的写入块偏压很少受关注。一旦读取操作完成并且CS信号是不活动的高，这种从低到高的转变触发可以被用于触发返回至正常写入操作的配置(例如，快速模式、改变的寄存器和逻辑的复位/重新加载等)。
该重启信令接着可以使用所节省的寄存器以重载控制寄存器，并且返回至FSM中的正确点以继续有关先前重新配置的写入操作的正常操作(例如，在块/平面1702-L中)。根据该特定实现，写入操作可以退回至独特/预定的“重新启动”点或状态(例如，写入速度)，或者写入操作可以逐渐返回至正常写入操作状态。对于事实上是写入验证操作的读取操作来说，写入电路中的位线锁存器可以因读取操作而保持无变化，和/或可以将单独的感测放大器用于读取操作，这是读取操作来自与写入操作不同的块/平面时的情况。因为在这种情况下，写入电路内部的位线锁存器可以基本上不受读取操作影响，所以可以适应恢复的正常写入配置。在某些情况下，可以存在初始化时间，由此将不同的调节器(例如，调节器1604)接通，并且针对该合适偏压(例如，VWL)可以过去预定时间，以在继续先前重新配置写入操作之前稳定化。
接口(例如，串行接口)可以接受并解码触发重新配置写入操作的预定读取命令。虽然微控制器可以启动当前的编程或擦除操作的重新配置，但读取状态机可以开始从核心(例如，平面1702-R)读取数据和向输出部(例如，经由输出缓冲器1718)发送数据。内部地址、尝试计数器和/或电压调节(例如，DAC)电平的内容和相位可以加以存储，并且合适的泵可以在静止/待机高电压输出状态下放电或保持。可以包括并发读取操作中的某一最小时间，以允许有时间来存储信息和放电或以其它方式恰当地控制泵/调节器操作。为避免未完成繁忙的(例如，写入)命令，如果用户继续进入并接着退出重新配置的写入，则可以包括用于恢复写入操作的最小编程/擦除脉冲时间，使得在最小编程/擦除脉冲时间过去之前不能开始随后的新读取命令。作为另一示例，该最小脉冲需求由此可以规定可以包括两个连续重新配置的写入操作之间的最小时间。而且，数字逻辑可以包括用于读取操作的单独的字节计数器，其可以在读取操作写入操作之间共享。
下面，参照图18，示出了根据本发明实施方式的、控制具有并发读取结构的存储器装置的第一示例方法1800的流程图。在1802，可以开始存储器阵列的第一阵列平面(例如，多个阵列平面中的)上的写入操作。例如，正在进行的写入操作可以响应于先前发出的写入命令，并且写入操作可以包括应用至阵列平面1702-L的编程或擦除脉冲。在1804，如果没有在执行写入操作期间发出的读取命令(例如，针对第二阵列平面)，则在1806可以完成该写入操作。然而，如果在1804存在在写入操作期间检测到的、针对第二阵列平面的读取命令，则在1808，可以开始重新配置的写入操作。
如上所述，针对重新配置的写入操作，重新配置的写入可以包括电压调节值的调节(例如，减小)、电荷泵强度的调节(例如，减小)、振荡器频率调节(例如减小)和/或改变写入操作算法等。在1810，读取操作可以在存储器阵列的第二阵列平面(例如，1702-R)上执行。一旦完成了读取操作，或者如果读取操作在该进程中执行得足够多，从而不被因恢复的写入操作造成的噪声所干扰，则可以在1812恢复第一阵列平面上的写入操作的执行。在1812，一旦写入操作返回至正常执行(例如，写入配置基本上与在被重新配置以适应并发读取之前的配置相同的情况下)，该装置就可以返回至1804，由此该装置可以准备用于另一读取命令(如果发出的话)，该另一读取命令可以在执行(现在返回至正常的)写入操作期间检测到。这样，特定实施方式可以在非易失性存储器装置中容纳并发读写操作，并且包括具有串行接口的装置。
下面，参照图19，示出了根据本发明实施方式的、具有并发读取结构的第二示例闪速存储器装置的示意性框图1900。存储器阵列1508可以被组织成两个单独的块或平面，由此发生于其中一个平面的写入操作可以因针对另一平面的读取操作而中断。在该具体示例中，平面1902-L可以具有响应于检测到指向平面1902-R的读取命令而重新配置的写入操作。由此，读出控制与数据电路可以包括数字逻辑1916，数字逻辑1916可以接收从阵列平面1902-R输出的数据，并且可以经由输出缓冲器1918从存储器装置输出。
在特定实施方式中，可以支持将多个阵列部分划分成阵列平面/区的任何合适尺寸与结构和任何数量的平面/区。例如，可以采用一个或更多个寄存器来指示是否将阵列扇区的一指定扇区或块1912包括在一个平面(例如，1902-L)或另一平面(例如，1902-R)中，诸如来自总计N个(例如，2、3、4等)平面，如还可以在寄存器中指定的。在这个示例中，存储器阵列1508可以被划分成尺寸相等的两个平面(例如，每平面8个扇区)；然而，在其它情况下，这两个平面可以具有不同或不等尺寸和/或比率(例如，1/16、1/8、1/4等)，和/或可以设置超过两个平面。示例阵列平面1902-L可以包括逻辑电路1904-L，逻辑电路1904-L可以向泵1906-L提供偏压控制信号(例如，减慢使能信号)。例如，泵1906-L(例如，包括调节器1604)可以被置于重新配置的状态，由此响应于重新配置写入控制信号(例如，并发操作使能)的启用，减小电荷泵振荡器频率、减小调节器输出电平，和/或减小电荷泵强度(例如，使能电容)，诸如当针对阵列平面1902-L的写入操作被针对阵列平面1902-R的读取操作中断时。
例如，可以采用两组感测放大器，诸如专用于编程/擦除操作(例如，用于验证操作)的感测放大器1910-L以及专用于读取操作的感测放大器1910-R(例如，双向读取操作，使得可以按正向偏压或反向偏压方式读取存储器单元)。而且，在一些情况下，这些感测放大器组可以在平面/组之间共享，因此可以不专用于仅一个这种平面。另外，泵和高压复用器1906可以包括用于编程/擦除操作的一个电荷泵(例如，正电压输出)以及用于读取操作的另一个电荷泵。这可以允许在重新配置的写入期间调节专用于编程/擦除操作的电荷泵。而且，每个平面/组可以具有其自己的高电压复用器1906，以便解码用于编程/擦除操作以及读取(例如，验证)操作的高电压。
单独的地址总线可以被用于编程/擦除操作以及读取操作，如图15所示。阵列平面1902-L还可以包括全局X解码器和列解码器1908-L、感测放大器(例如，共享)1910-L、存储器单元扇区或子阵列块1912-L以及局部X解码器1914-L。类似的是，阵列平面1902-R可以包括逻辑电路1904-R，逻辑电路1904-R可以向泵1906-R提供读取使能信号。例如，响应于该读取使能控制信号，可以针对一读取操作而启用泵1906-R(例如，包括调节器1604)，诸如当针对阵列平面1902-L的写入操作被重新配置以适应指向阵列平面1902-R的读取命令时。阵列平面1902-R还可以包括全局X解码器和列解码器1908-R、感测放大器(例如，共享)1910-R、存储器单元扇区或子阵列模块1912-R以及局部X解码器1914-R。
在特定实施方式中，接口(例如，1502)可以接收触发正在进行的写入操作的重新配置的并发读取命令(在写入操作正在进行的同时)。因此，控制器(例如，编程/擦除、读取控制器)可以检测并发读取操作，并且作为响应，执行重新配置的写入操作。在一些情况下，重新配置的写入控制实现可以什么都不包括，或包括任何数量的控制调节、电压/电流调节以及从正常的写入操作到重新配置的写入操作的算法。这样的重新配置可以包括编程模式、电荷泵强度(例如，重新配置期间降低的强度)、振荡频率、算法调节或选择(例如，选择新的写入操作参数，诸如电流/电压、写入脉冲宽度等)等等。重新配置/并发触发可以使控制写入速度、算法和/或强度等的寄存器和逻辑被修改，作为重新配置的写入操作的一部分。另外，预先不编程用于写入配置的选项(例如，在没有写入操作修改的情况下)，或者预先编程一个或更多个选项(例如，速度、算法、强度等)，诸如在测试/表征期间。例如，可以采用一个或更多个寄存器来存储指示或定义重新配置的写入操作与标准/正常写入操作相比的信息。一旦检测到并发读取操作完成，控制器就可以返回至正常写入操作。
下面，参照图20，示出了根据本发明实施方式的、控制具有并发读取结构的存储器装置的第二示例方法2000的流程图。在2002，存储器装置可能忙于正在进行的写入操作。例如，写入操作可以响应于先前发出的写入命令，并且写入操作可以包括施加至阵列平面1902-L的一个或更多个编程或擦除脉冲。在2004，可以经由接口(例如，1502)接收命令字节。在2006，如果命令字节未被检测为读取命令，则在2008，可以处理其它命令。例如，可以以正常方式(例如，以正常配置)完成正在进行的写入操作，和/或可以流水线化或以其它方式处理新命令，而不会触发正在进行的写入操作的重新配置。
在2006，如果接收到的命令字节被检测为读取命令，则在2010，可以比较读取地址与写入地址。这可以经由寄存器和比较电路执行，诸如针对单独的读取和编程/擦除地址总线(例如，参见图15)。如果传入的读取地址匹配正在进行的写入地址，则在2012，可以忽略该读取命令，并且写入操作可以作为正常写操作而继续(不重新配置)。在2014，一旦芯片选择引脚转变至停用高电平，则存储器装置就可以返回至忙于写入操作的状态。在完成正常写入操作之后，稍后可以利用其更新的数据状态再次读取这种重新定位。在2010，如果传入的读取地址不匹配正在进行的写入地址，则在2016，写入操作可以被重新配置。如上所述，这样的重新配置可以包括任何数量的调节，诸如对写入算法、电荷泵强度、写入操作速度、编程/擦除电压/电流电平等的调节。在2018，一旦芯片选择引脚转变成高电平，在2020，就可以恢复正常写入操作，并且在2002，存储器装置可以再次处于忙于写入操作的状态。
如上所述，针对给定阵列平面(例如，1902-L)，重新配置的写入可以包括保存写入操作的状态、对重新配置的写入操作的电压调节值进行调节、减慢写入操作的速度等。在重新配置的写入正在存储器阵列的不同阵列平面(例如，1902-L)上被执行时，并发读取操作可以在另一阵列平面(例如，1902-R)上执行。一旦完成了读取操作，或者如果读取操作在该进程中进展足够大以使得不被因正常配置的写入操作而造成的噪声所干扰，则在2020，可以发生按照恢复的正常写入配置的写入操作的执行(例如，在阵列平面1902-L上)。在2020，一旦写入操作恢复，存储器装置就可以返回至2002，由此该装置可以准备用于另一读取命令(若发出的话)，其可以在执行该(恢复的)写入操作期间检测到。以这种方式，特定实施方式可以适应非易失性存储器装置中的并发读取和写入操作，并且包括具有串行接口的装置。
下面，参照图21，示出了根据本发明的实施方式的示例寄存器和操作控制的示意性框图2100。例如，寄存器模块2102可以利用SRAM或者在某些情况下利用熔丝位(fusebit)来实现。寄存器块2102可以向编程操作控制2106和擦除操作控制2108提供参数、算法和/或选项变量选择(例如，采用配置集的形式)，并且其可以被用于重新配置的写入操作。控制器2104可以确定和解码所接收的命令，并且还可以控制对寄存器模块2102中的寄存器位的访问，诸如用于提供给写入操作控制器2106和2108。此外，可以使用测试模式(例如，用于确定操作分配等)来覆盖寄存器块2102中的数据。针对寄存器块2102的设定可以基于用于写入操作的各种默认算法(例如，写入操作算法)和选项变量或条件设定，但也可以逐批(lot-by-lot)或逐个装置地编程。而且，用于编程操作、擦除操作以及选项变量或相关条件设定(例如，用于“正常”或“重新配置的”写入操作)以及阵列平面分配(例如，按扇区)的值可以独立地在寄存器块2102中编程。
可以接收复位信号(例如，经由RESET_引脚)的加电复位(POR)电路或状态机2116可以访问指定的寄存器数据部分2114，并从存储器阵列2112的该专用部分读出数据。指定寄存器数据部分2114可以另选地位于存储器核2112外部。在任何情况下，然后可以将与存储器核2112相关联的该访问数据加载到寄存器块2102中。以这种方式，可以将特定于该装置的信息编程到存储器核中，并且每当装置通电(例如，由VDD供电部检测到)或以其它方式复位时，该数据就可以被加载到寄存器块2102中。这是因为包括指定的寄存器数据部分2114的存储器核可以包括非易失性存储器。而且，不同的基于应用的信息可以存储在非易失性存储器指定寄存器数据部分2114中。而且，可以独立地编程不同的部分或存储器核2112(例如，针对不同的应用、不同的配置等)。在某些情况下，用户可能无法访问存储器的该专用部分。然而，一些应用可以允许访问这些指定位置，如在测试模式下。
在一个或更多个测试模式下，控制器2104可以覆盖存储在寄存器块2102中的一个或更多个值。当测试模式完成时，寄存器块2102中的数据可以恢复至先前存储在寄存器中的数据。例如，寄存器2102可以被实现为每个寄存器单元两个存储位，一个这样的位表示仅在预定模式(例如，测试模式等)期间使能的覆盖值，而另一个位则存储在测试模式之外编程的数据(例如，在标准操作、加电等期间)。作为另一示例，寄存器2102可以被实现为每个单元单个位或存储的数据位，并且数据可以通过访问指定寄存器数据部分2114，并且在完成测试模式时使复位信号保持有效而恢复至其先前的状态。
另外，寄存器2102可以由控制器2104和/或由用户经由单独或组合的用户接口来编程。以这种方式，用户能够将数据编程到寄存器2102中，以便覆写或改变寄存器中的先前的值。特定实施方式还可以支持针对不同存储器核2112的独立控制的编程/擦除算法选择。例如，控制器2104可以针对不同的存储器核2112，将2102中的寄存器值设定得不同。例如，寄存器块2102可以包括针对每个存储器核的专用扇区(例如，加宽寄存器或增加的寄存器位长度)，或者可以为每个存储器核2112复制寄存器块2302。这可以被利用，由此一个存储器阵列2112专用于一个应用(例如，代码)，而另一存储器阵列2112可以专用于另一应用(例如，数据)。以这种方式，寄存器块2102可以适应独立的可编程操作算法，以支持针对不同存储器核2112的不同操作。而且，在这种情况下，专用扇区皆可以使它们自己的状态寄存器具有对应的准备就绪位，以指示存储器装置的该扇区是忙于操作还是处于省电状态。
各种编程/擦除操作算法，以及状态、信息可以存储在寄存器块2102中。例如，可以使用至少两个位来指示要使用预定义的一组编程算法中的哪一个来执行编程命令，诸如正常编程操作与重新配置的编程操作相对。类似地，可以使用寄存器块2102中的至少两个位来指示要使用预定义的一组擦除算法中的哪一个来执行擦除命令，诸如正常擦除操作与重新配置的擦除操作相对。而且，定义用于所选择的操作算法的编程和擦除操作的条件/配置的选项变量(例如，脉冲宽度、电压电平、电流电平等)也可以在寄存器块2102中定义。另外，重试尝试的最大次数(可以嵌入一个或更多个编程/擦除算法内)也可以存储在寄存器块2102中。例如，重试计数器2110可以跟踪给定编程或擦除操作或一序列编程和/或擦除操作的尝试次数，作为所选择的编程/擦除操作算法的一部分。
特定实施方式还可以支持随着半导体装置老化，或者其阵列越来越多地循环而动态改变操作算。例如，可以使用计数器来移动至不同的算法和/或选项变量选择，并且基于计数器结果有效地改变要使用的编程/擦除算法。在一个示例中，可以更新指定的寄存器数据部分2114，以基于这种计数器结果反映所改变算法选择、选项变量等值。结果，如上所述，可以经由POR电路2116来更新寄存器块2102。在另一示例中，可以基于从寄存器块2102输出的数据来动态地确定基于计数器结果的递增值。在这种情况下，在作为输出被提供给编程操作控制2106和擦除操作控制2108之前，从寄存器块2102读取的数据接着可以由后续电路基于计数器结果来更新。
另外，可以包括配置寄存器(CR)2118，其具有与控制器2104的接口。配置寄存器2118可以被用于定义“重配置的”写入操作条件或算法，和/或可以被用于设定“正常的”写入操作条件或算法。在某些实施方式中，配置2118可以被用于动态配置给定的写入操作，如本文参照并发读取操作所描述的。在一种情况下，配置寄存器2118可以由用户访问，以便指示针对存储器(例如，NVM)装置的给定应用优化的期望配置集。在接收到写入命令(例如，经由外部接口)，或针对重新配置的写入命令的触发时，控制器2104可以将配置寄存器2118的内容与CAM/寄存器块2102中的对应值进行比较(例如，逐位地)。如果没有匹配，则可以访问指定的寄存器数据部分2114或存储器核2112的另一个这种部分，以将恰当的配置位下载到寄存器块2102中。然而，如果有匹配，则指示所需的配置集已驻留在寄存器块2102中，则可以直接从寄存器块2102访问配置位(例如，通过控制器2104)。在任何情况下，编程操作控制2106或擦除操作控制2108(例如，连同控制器2104)可以从寄存器块2102访问恰当的配置位，以便优化针对给定应用的写入操作或存储器装置的使用情况。
下面，参照图22，示出了根据本发明的实施方式的示例寄存器结构的示意性框图2200。在这个示例中，寄存器块2102可以包括八个寄存器2202(例如，2202-0、2202-1、…、2202-7)。每个寄存器2202都可以包括多个字段。例如，字段2204可以是用于存储表示擦除操作算法的数据的2位宽字段(例如，包括正常的和重新配置的擦除操作算法)。而且，例如，字段2206可以是用于存储表示编程操作算法的数据的2位宽字段(例如，包括正常的和重新配置的编程操作算法)。而且，例如，字段2208可以是用于存储表示重试循环的数据的2位宽字段。其它字段(未示出)可以被用于指示用于为各种算法设定条件的选项变量(包括正常的/重新配置的算法设定)。寄存器2202的各个字段通常可以被用于形成或支持可以被访问(例如，通过编程操作控制2106、擦除操作控制2108等)以设定针对所选择的操作算法的一个或更多个编程和擦除操作的条件的条件表。而且，虽然配置寄存器2118被示出为与寄存器块2102分开，但在一些情况下，配置寄存器2118可以被实现为寄存器块2102的一部分。
寄存器块2102还可以包括地址解码器2216，地址解码器2216可以从控制器2104接收信号2210(例如，地址、地址负载等)，并且可以提供3位解码的值来寻址八个寄存器2202中的一个。读取/写入控制2218可以从控制器2104接收信号2212(例如，读取控制信号、写入控制信号等)，并且可以向数据锁存器2220提供控制信号。数据锁存器2220可以从控制器2104接收信号2214(例如，读取数据选通、数据输出使能、负载数据等)，并且可以向/从寄存器块2102接收或提供数据。而且，虽然在图22的特定例中仅示出了8个寄存器，但在特定实施方式中可以容纳任何合适数量的寄存器。例如，可以包括24个寄存器，其中每个寄存器都为8位宽。另外，这样的寄存器可以支持其它功能，包括可以作为重新配置写入操作的一部分而进行调节的那些功能，诸如字线电压电平、合规电流(例如，单元被编程直到达到该合规电流XμA为止)、均衡脉冲宽度、单端或差分读出放大器配置、其它状态信息以及任何数量的其它装置功能和/或参数。
在某些实施方式中，装置中可能有两个指定和可配置的“区”或“平面”。如果在一个区中正在进行写入操作的同时，接收到指定用于另一个区的读取操作，则可以适应当在执行该写入操作期间检测到该读取操作时对该写入操作的重新配置。从忙区指定的读取操作(例如，正在进行写入操作的情况下)可能在某些情况下产生不可预知的结果。可以采用各种方法来限定或配置这两个区的大小和/或布置。在某些情况下，“B”区可以被配置为驻留于该阵列的最后0/4、1/4、2/4或3/4中，而A区可以占据该存储器阵列的剩余部分。这可是按这两个区段之间的分割的、存储器阵列的1/4的粒度。
在某些应用中，一个区可以被用于程序代码，而另一个区可以被用于数据存储。因为代码量与数据量相比通常需要更精细的粒度，所以在某些情况下可以适应存储器阵列的1/8或1/16的这种较小粒度。应注意，因为A区和B区可以是完全对称的，所以在选择区段B以驻留于存储器阵列的最后1/4或3/4中之间可能没有差异，因为可以随时在特定区的名称或指定之间翻转(flip)。沿着这些线，B区在某些情况下可以驻留于存储器阵列的最后的0/8、1/8、2/8、3/8及4/8中。该方法可以利用附加的配置选项，但可以允许按这两个区之间的分割的、存储器阵列的第1/8的粒度，因此考虑到在A区与B区的指定之间切换的能力。
在另一示例中，存储器阵列可以被划分成多个部分，其中每个比另一个小两倍。在这种情况下，区域1可以在该阵列的前半部分，区域2可以在该存储器阵列的剩余部分的前半部分中(大小为1/4)，区域3可以在剩余部分的前半部分中(大小为1/8)，而区域4和区域5可以位于该存储器阵列的剩余部分的前半部分和后半部分(大小为整个阵列尺寸的1/16)。A区可以由任何数量的这些范围的组合构建，以便形成介于0与整个阵列之间的任何可配置大小的非连续区，并且粒度为阵列大小的1/16。另外，映射功能可以覆盖在该物理非连续区之上，以便创建连续的虚拟地址空间。
下面，参照图23，示出了根据本发明的实施方式的用于阵列区配置的示例地址映射2500的图。在该示例中，可以翻转最高有效位(MSB)中的一个或两个，以便提供物理非连续区与连续虚拟地址空间之间的映射功能。在一个具体示例中，32Mbit存储器阵列可以容纳4Mbit粒度，由此仅需要改变MSB 21和20，如图23的表所示。
下面，参照图24，示出了根据本发明实施方式的用于并发读写操作的示例阵列配置的框图。一般来说，无论写入操作是否正在进行，读取命令都可以大致相同地起作用，但是当写入操作被针对另一个区/平面的读取操作中断时，可以重新配置写入操作。在示例2400中，可以将存储器阵列配置(例如，经由寄存器2202)成具有8Mb粒度的两个区域(例如，8Mb的一个区和24Mb的另一个区)。如上所述，可以支持各种选项以获得更细的粒度。在示例2402中，可以适应4Mb的粒度，如通过将列复用器(YMUX)的实例加倍。在示例2404中，一个8Mb的块本质上可以分为一4Mb的块和两个2Mb的块，这可以允许存储器阵列大小的1/16的粒度。在示例2406中，一个8Mb的块可以分成两个4Mb的块。
当写入操作不在同一区域或区中进行时，可以接受读取命令。而且，数据表规范可以包括开始写入操作与输入读取命令之间的延迟。而且，各种写入操作重新配置过程可以包括对被用于写入操作的高电压(例如，电荷泵浦)调节电平的特定控制。在一些情况下，一旦进入重新配置的写入模式，这种高电压电平的放电就可以被有意地减慢和/或推迟一预定时间量。在其它情况下，可以在待机/静止状态下保持高电压电平，而不是在重新配置写入模式期间将该电平放电。例如，可以激活待机的泵，仅是为了经由电荷泵电路保持高电压电平，并且这可以足以在重新配置的写入模式期间保持该电平或者被减小或减慢，如上所述。
在存储器阵列的第一阵列平面/区上执行写入操作可以响应于先前发出的写入命令而发生，并且写入操作可以包括施加到阵列平面(例如，1902-L)的编程或擦除脉冲。例如，芯片选择引脚可以从高转变到低，以便检测新指令的开始(例如，参见图11的1102)。一旦指令被解码以确定传入的操作是读取操作，就可以进入重新配置的写入模式。在某些情况下，可以存储写入状态，这可以包括保存写入操作的状态、放电或保持(例如，按静止或待机状态)该写入操作的电压调节值、保持指定阵列平面的其它写入电路以及任何合适功能，以便允许写入操作的随后恢复。读取操作可以在该存储器阵列的第二阵列平面/区(例如，1902-R)上执行。例如，读取命令可以包括关于与读取所指向的区域相关的命令的附加检查，以确保读取访问是针对与正在进行的写入操作不同的平面/区。
一旦读取操作完成，或者如果读取操作进展得足够大以使不被因所恢复的写入操作造成的噪声所干扰，则第一阵列平面上执行的写入操作可以恢复至其正常配置。这种写入操作的恢复可以包括恢复先前存储的写入状态，诸如在写入挂起的情况下。而且，可以指定没有芯片选择该活动或者不发出新命令达预定时间量(例如，10μs)Tres或多个周期。以这种方式，特定实施方式可以适应非易失性存储器装置中的并发读取和写入操作，并且特别是用于串行或窄宽度装置接口。
下面，参照图25，示出了根据本发明实施方式的、具有并发读写操作支持的示例架构2500的示意性框图。在这个特定示例中，可以包括两组I/O或数据线，其中，一组(例如，IO_PG[31：0])专用于写入操作，而另一组(例如，IO_RD[127：0])专用于读取操作。因此，可以在阵列级别包括附加级别的复用。布置2500还可以包括被配置为可以支持用于平面/区段配置的、存储器阵列大小的四分之一的粒度的四个子阵列的存储器阵列(例如，1508)。例如，对于32Mb存储器阵列，每个子阵列可以是8Mb，并且该架构可以支持将每个子阵列的配置或指定到A区或B区中。另外，可以采用映射功能(例如，参见图23)，由此可以将连续的虚拟地址空间映射至非连续的物理地址空间。
2500中的调节器可以包括用于读取和待机操作的电压发生器2502。例如，调节器2502可以仅针对读取操作使能，或者可以针对读取操作以及重新配置的写入操作使能(例如，将高电压电平维持在待机状态)。调节器2504可以被严格指定用于编程和擦除操作，并且可以针对重新配置的写入操作可调节。调节器2502和2504可以经由复用器2506提供给对应阵列，如图所示。而且，在写入操作期间可以采用编程控制2508来将I/O和数据线驱动至它们的恰当状态。另外，感测放大器2510可以公用于读取和写入操作，并且数据线可以被复用或切换。在其它情况下，用于写入操作的感测放大器可以与用于读取操作的感测放大器分离(例如，参见图19)，以便易于重新配置写入操作。
在某些情况下，由于并且中断读取操作而被重新配置后恢复的写入操作可以花费大约300ns至大约10μs，诸如约大1μs至约3μs(例如，约1.5μs)。可以适应用于控制调节器的各种方法，如高压电荷泵。例如，调节器的控制可以被冻结或维持，就好像在进入重新配置模式之后写入操作持续了预定时间量。另外，或者在其它方法中，待机电荷泵送可以在经过了该预定时间量之后，或者在进入重新配置模式时立即发生。在另一方法中，可以发生读取/写入共享和/或握手，一旦读取操作进展得足够大(例如，当数据被流出时)，高电压电荷泵送可以发生预期恢复写入操作，或者写入操作可以立即恢复。
重新配置特征可以允许在编程或擦除操作进行期间读取NVM装置，而没有大量额外管理，或者在读取操作中引起额外延迟。该特征可能需要观察最小CS高时间(Tcsh)，并且各种读取命令(例如，0x03、0x3B)可以被输入并且可能起作用，就好像没有写入正在进行中一样，同时任何正在进行的写入操作都被重新配置。在某些情况下，可以忽略未被指定为将中断写入操作的合适读取操作命令的其它命令(例如，参见图20中的2012)。如上所述，读取和写入(ER或PGM)操作可能发生在存储器阵列的不同平面或区中。NVM装置可以支持具有经由寄存器设定的地址空间的两个可配置平面(例如，参见图23)。
如果传入的读取命令要瞄准与正在进行的写入操作相同的地址空间/区，则写入操作可以继续，并且可以输出错误代码而不是有效数据。在传入的读取命令瞄准与正在进行的写入操作相同的地址空间/区的的另一示例中，写入操作可仍然被重新配置。在任何情况下，该不恰当的读取命令可不被执行，并且可以输出错误代码而不是有效的数据，而不是简单地忽略读取命令。另选的是，可以在状态寄存器中设定错误位，而不是在这些情况下输出错误代码。
虽然上述示例包括某些存储器单元和可编程阻抗装置的电路、操作及结构性实现，但本领域技术人员将认识到，根据实施方式可以使用其它技术和/或单元结构。而且，本领域技术人员应当认识到，根据实施方式还可以使用其它装置电路排布结构、架构、部件等。而且，该电阻级别、操作条件等可以取决于可编程阻抗部件的保持力、耐久性、切换速度以及变型需求。
对本发明具体实施方式的前述描述已经出于例示和描述的目的而呈现。它们不是旨在排它或将本发明限制成所公开的精确形式，而是鉴于上述教导，可以显见地进行许多修改和变化。选择并描述这些实施方式，以便最佳地说明本发明的原理及其实践应用，由此使得本领域其它技术人员能够最佳地利用本发明和具有如适于预期特定用途的各种修改例的各种实施方式。本发明的范围旨在通过所附于此的权利要求书及其等同物来限定。

Claims (16)

1.一种存储器装置，该存储器装置包括：
a)存储器阵列，该存储器阵列包括多个存储器单元；
b)第一阵列平面和第二阵列平面，该第一阵列平面和第二阵列平面基于寄存器从所述存储器阵列定义；
c)接口，该接口被配置成从主机接收写入命令和读取命令；以及
d)存储器控制器，该存储器控制器被配置成对在所述第一阵列平面上正在进行的写入操作进行重新配置以降低由所述第一阵列平面上正在进行的所述写入操作导致的电气噪声，响应于在所述写入操作期间接收到的所述读取命令，在所述第二阵列平面上执行读取操作，并且在已至少部分地执行了所述读取操作之后恢复所述写入操作的配置，
其中，所述写入操作的所述重新配置包括改变重新配置的写入操作的速率和写入算法中的至少一者。
2.根据权利要求1所述的存储器装置，其中，所述存储器阵列被划分成多个子阵列，并且所述寄存器被用于将所述子阵列中的每一个指派给所述第一阵列平面或所述第二阵列平面。
3.根据权利要求1所述的存储器装置，其中，所述存储器阵列包括专用于对操作进行验证的多个第一感测放大器以及专用于读取操作的多个第二感测放大器。
4.根据权利要求1所述的存储器装置，所述存储器装置还包括调节器控制电路，所述调节器控制电路具有专用于写入操作的第一偏压电路以及专用于读取操作的第二偏压电路。
5.根据权利要求1所述的存储器装置，其中，响应于所述寄存器，将虚拟地址映射至所述存储器阵列的物理地址。
6.根据权利要求1所述的存储器装置，所述存储器装置还包括寄存器控制电路，所述寄存器控制电路被配置成在所述写入操作被重新配置时，调节对用于所述写入操作的调节器的控制。
7.根据权利要求6所述的存储器装置，其中，所述寄存器控制调节包括将所述调节器保持在待机状态。
8.根据权利要求6所述的存储器装置，其中，所述寄存器控制调节包括在重新配置所述写入操作时，将所述调节器的输出保持预定量的时间。
9.根据权利要求1所述的存储器装置，其中，所述第一阵列平面和所述第二阵列平面包含相等数量的所述多个存储器单元。
10.根据权利要求1所述的存储器装置，其中，所述第一阵列平面包含与所述第二阵列平面不同数量的所述多个存储器单元。
11.一种控制存储器装置的方法，该方法包括：
a)通过寄存器从具有多个存储器单元的存储器阵列配置第一阵列平面和第二阵列平面；
b)通过接口从主机接收写入命令；
c)响应于所述写入命令，开始存储器阵列的所述第一阵列平面上的写入操作的执行；
d)通过所述接口从所述主机接收读取命令；
e)响应于所述读取命令，开始所述第二阵列平面上的读取操作的执行；
f)响应于在执行所述写入操作期间检测到所述读取命令，重新配置所述写入操作以降低由所述写入操作导致的电气噪声；以及
g)在已至少部分地执行所述读取操作之后，恢复所述写入操作的配置，
其中，所述写入操作的所述重新配置包括改变重新配置的写入操作的速率和写入算法中的至少一者。
12.根据权利要求11所述的方法，其中，配置所述第一阵列平面和所述第二阵列平面包括：将多个子阵列中的每一个子阵列指派给所述第一阵列平面或所述第二阵列平面，其中，所述存储器阵列被划分成所述多个子阵列。
13.根据权利要求11所述的方法，其中，所述第一阵列平面和所述第二阵列平面的所述配置包括：将虚拟地址映射至所述存储器阵列的物理地址，使得所述多个存储器单元的所述虚拟地址在所述第一阵列平面和所述第二阵列平面中的每一个阵列平面内是连续的。
14.根据权利要求11所述的方法，所述方法还包括：在所述写入操作被重新配置时，通过调节器控制电路调节对用于所述写入操作的调节器的控制。
15.根据权利要求14所述的方法，其中，所述调节器控制调节包括：将所述调节器保持在待机状态。
16.根据权利要求14所述的方法，其中，所述调节器控制调节包括：在重新配置所述写入操作时，将所述调节器的输出保持预定量的时间。
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