CN102541770A - 具有嵌入式通道选择的多通道存储器 - Google Patents
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Abstract
本文中所揭示的标的物涉及一种存储器装置,且更特定来说涉及一种多通道存储器装置及选择所述多通道存储器装置的一个或一个以上通道的方法。
Description
技术领域
本文中所揭示的标的物涉及一种存储器装置,且更特定来说涉及一种多通道存储器装置及选择所述多通道存储器装置的一个或一个以上通道的方法。
背景技术
响应于对更快速、更高效的计算机处理系统的需求,注意力已引向增加此些系统的许多层级中的吞吐量。举例来说,一个此种层级可包含存储器系统,其中处理器可以比所述存储器系统可处置的快的速率产生读取/写入请求。因此,用于处理此些操作能力不平衡的技术已引起多通道存储器装置的开发。通常,举例来说,双通道存储器装置可并入有用以同时操作以减少涉及存储器读取/写入操作的等待时间的两个并行通道。特定来说,存储器控制器可经由两个单独的并行通道将经寻址读取/写入数据传输到多个存储器阵列及/或从多个存储器阵列接收经寻址读取/写入数据。类似地,两个单独的并行主机接口可以电子方式连接到双通道存储器装置的相应通道。
发明内容
附图说明
将参考以下各图描述非限制性及非穷尽性实施例,其中除非另外说明,否则所有各图中相似参考编号指代相似部件。
图1是展示根据一实施例的双通道存储器系统的示意图。
图2是根据一实施例用于操作双通道存储器的过程的流程图。
图3是根据另一实施例的双通道存储器系统的示意图。
图4是根据一实施例的计算系统的示意图。
具体实施方式
此说明书通篇所提及的“一个实施例”或“一实施例”意指结合所述实施例描述的特定特征、结构或特性包括在所请求标的物的至少一个实施例中。因此,在此说明书通篇中的各个地方出现的短语“在一个实施例中”或“一实施例”未必全部指代相同实施例。此外,可将所述特定特征、结构或特性组合在一个或一个以上实施例中。
在一实施例中,非易失性多通道存储器装置可经由两个相关联接口与两个主机的处理器进行通信。举例来说,此些接口可包含并行及/或串行接口。在一个特定实施方案中,第一主机可包含移动通信装置的基带处理器,而第二主机可包含经由无线接口与所述移动通信装置连接的外部处理器。在此实施方案中,双通道存储器装置可经由第一接口与所述基带处理器进行通信且经由第二接口与所述外部处理器进行通信。控制逻辑或其它电路可连接于此第二接口与射频(RF)接口之间以允许此外部处理器经由空中接口与所述存储器装置进行通信。
在一实施例中,可管理非易失性多通道存储器装置(例如,上文所描述的非易失性多通道存储器装置)的接口或通道以避免尝试经由所述接口存取所述存储器装置的两个或两个以上处理器之间或当中的存储器存取竞争。本文中所描述的实施例包括用以向个别接口允许存取存储器的特定特权等级以同时保持个别接口活动的技术及架构。在一实施方案中,活动接口可包含经启用或处于接通状态(例如,通电状态)的接口,而不活动接口可包含经停用或处于关断状态(例如,断电状态)的接口。
举例来说,多通道存储器装置内的寄存器的内容可向所述存储器装置指示指派给个别接口的一个或一个以上特权等级。举例来说,具有特定特权等级的接口可能够存取所述存储器装置的一个或一个以上寄存器,但不能够存取所述存储器装置的存储器阵列。作为另一实例,具有特定特权等级的接口可能够存取所述存储器装置的一个或一个以上寄存器且也能够存取所述存储器阵列,如下文进一步详细地描述。
在多通道存储器装置的特定实施方案中,可在用以管理多个接口的特权等级的技术中使用嵌入于存储器装置中的切换接口(SI)寄存器。在一个实施方案中,此SI寄存器可为可经由所述多个接口存取,而不管属于所述接口的特权等级如何。特定来说,接口特权等级可允许对SI寄存器的存取,而仅特定特权等级可允许对存储器阵列的存取。举例来说,作为转变SI寄存器的一个或一个以上位(例如,从低到高或从高到底)的结果,一个或一个以上接口可从一个特权等级转变为另一特权等级。在一特定实施方案中,转变SI寄存器的位可致使一个接口转变为相对高的特权等级(例如,启用对存储器阵列的存取),同时另一接口转变为相对低的特权等级(例如,不能存取所述存储器阵列)。不管此些各种特权等级如何,所述接口可同时保持处于启用状态。在一个实施方案中,在可改变SI寄存器的状态及/或位之前(例如,在可改变特定接口的特权等级之前),请求存取所述存储器的不同特权等级的接口可首先确定是否存在由另一接口起始的未完成的过程。可通过读取状态寄存器的内容(其中可指示较高等级接口的忙碌状态)来做出此确定,所述状态寄存器可由所述接口读取,而不管所述接口的特权等级如何。在一个实施方案中,状态寄存器内容可包含状态机忙碌位(例如,用于未决擦除或写入操作)。特定来说,在双通道存储器中,任一接口可在任何时间读取此状态寄存器,而仅具有存取存储器阵列的相对高的特权等级的接口可向所述状态寄存器写入。当然,操作双通道存储器装置的此些细节仅为实例,且所请求标的物不受此限制。
在一实施例中,非易失性双通道存储器装置架构可包括:存储器单元阵列;第一接口,其用以提供经由第一通道对所述存储器单元阵列的存取;及第二接口,其用以提供经由第二通道对所述存储器单元阵列的存取。举例来说,此架构可进一步包括SI寄存器,如上文所描述。可经由所述第一接口及所述第二接口来存取此SI寄存器。此架构可维持所述第一接口及所述第二接口处于启用状态。在一实施方案中,准予任一接口的存取所述存储器单元阵列的特权等级可至少部分地基于所述SI寄存器中的内容。在一个实施方案中,非易失性多通道存储器装置可包含可经由第一接口及第二接口存取的状态寄存器,其中较高等级接口的忙碌状态可由所述状态寄存器中的内容指示。此状态寄存器及/或SI寄存器可包含所述存储器装置中的存储器单元阵列的一部分。在一个实施方案中,可准许具有相对高的特权等级的接口向所述状态寄存器写入,而可不准许具有相对低的特权等级的其它接口向所述状态寄存器写入。
图1是展示根据一实施例的系统100的示意图。为简化阐释,系统100采用双通道存储器装置140。然而,可在不背离所请求标的物的情况下使用采用具有三个或三个以上通道的存储器装置的系统。双通道存储器装置140可包含分别在第一通道及第二通道上的第一接口130及第二接口150。在特定实施方案中,具有三个或三个以上通道的存储器装置可包括三个或三个以上相关联接口。第一主机110可经由总线120以电子方式连接到第一接口130。类似地,第二主机170可经由总线160以电子方式连接到第二接口150。双通道存储器装置140可包含相变存储器(PCM)及/或快闪存储器、易失性或非易失性存储器,但所请求标的物不受此些实例的限制。举例来说,双通道存储器装置140可包含存储器阵列143,存储器阵列143包括多个存储器单元(例如,PCM存储器单元)及一微控制器145。此微控制器可用以管理第一接口130及第二接口150的特权等级以选择性地允许双通道存储器装置140与主机110或主机170之间的通信。在特定实施方案中,微控制器145可使用SI寄存器147,SI寄存器147可嵌入于存储器阵列143中。第一接口130及第二接口150可用以在不管属于接口130及150的特权等级如何的情况下存取SI寄存器147(例如,向其写入或从其读取)。举例来说,作为SI寄存器147的位被设定为低或高的结果,第一接口130可获得存取存储器阵列143的相对高的特权等级,而第二接口150可具有不能存取存储器阵列143的相对低的特权等级。在一个实施方案中,在可改变SI寄存器147的状态及/或位之前(例如,在可改变特定接口的特权等级之前),请求存取存储器阵列143的增加的特权等级的一个接口可首先确定是否存在由另一接口起始的未完成的过程。可通过读取状态寄存器149的内容来做出此确定,状态寄存器149可由任一接口读取,而不管任一接口的特权等级如何。在一个实施方案中,第一接口130及第二接口150可包含相同或不同类型的接口。举例来说,此些接口可包含非标准或标准接口,例如双倍数据速率(DDR)接口、DDR2接口、A/DMUX接口及/或开放NAND快闪接口(ONFI),此处仅列举几个实例。
在一个特定实施例中,系统100可包括:第一主机110,其包含包括于移动装置中的基带处理器;及第二主机170,其包含经由无线接口以无线方式连接到所述移动装置的外部处理器。因此,存储器装置140可经由第一接口130与所述基带处理器进行通信且经由第二接口150与所述外部处理器进行通信。当然,系统100的此些细节仅为实例,且所请求标的物不受此限制。
返回到图1,单个电源115可向第一主机110及第二主机170提供操作电压。在一个特定实施方案中,举例来说,电压115可包含提供标称1.8伏的可再充电电池。在另一特定实施方案中,电压115可包含从外部源产生的电压。在又一实施方案中,存储器装置140可包括用以提供相对高的电压以支持存储器装置140中的编程/擦除操作的一个或一个以上电荷泵148。当然,所请求标的物不受限于使用任何特定类型的电源。
图2是根据一实施例用于操作双通道存储器的过程200的流程图。如上文所提及,可至少部分地基于SI寄存器的内容来确定准予双通道存储器的特定接口的特权等级。应注意,尽管本文中所描述的实施例包括具有两个通道且因此两个接口的双通道存储器,但所请求标的物不受限于两个此类通道及/或接口。举例来说,过程200可扩展到其中可涉及三个或三个以上电源、通道及/或接口的情况。因此,过程200仅为涉及包括两个接口、两个处理器等等的双通道存储器及相关联架构的说明性实例。
在框210处,可读取SI寄存器的内容。在框220处,可使用此些内容来确定两个接口的特权等级。举例来说,此些内容可包含一个或一个以上二进制或多电平位。在一实施方案中,具有相对低的特权等级的接口可不能够存取所述存储器的存储器阵列。表1描述针对特定实施方案第一接口I/F1及第二接口I/F2至少部分地基于SI寄存器的内容及/或逻辑电平在特权等级之间的转变。
表1
描述表1,转变1包括其中第一接口I/F1初始具有低特权等级、第二接口I/F2初始具有高特权等级且第一接口I/F1请求具有高特权等级(通过将SI寄存器设定为低状态)的情况。因此,第一接口I/F1随后具有高特权等级且第二接口I/F2随后具有低特权等级。转变2包括其中第一接口I/F1初始具有高特权等级、第二接口I/F2初始具有低特权等级且第一接口I/F1请求具有低特权等级(通过将SI寄存器设定为高状态)的情况。因此,第一接口I/F1随后具有低特权等级且第二接口I/F2随后具有高特权等级。转变3包括其中第一接口I/F1初始具有低特权等级、第二接口I/F2初始具有高特权等级且第二接口I/F2请求具有低特权等级(通过将SI寄存器设定为高状态)的情况。因此,第一接口I/F1随后具有高特权等级且第二接口I/F2随后具有低特权等级。转变4包括其中第一接口I/F1初始具有高特权等级、第二接口I/F2初始具有低特权等级且第二接口I/F2请求具有高特权等级(通过将SI寄存器设定为低状态)的情况。因此,第一接口I/F1随后具有低特权等级且第二接口I/F2随后具有高特权等级。
举例来说,具有低特权等级的接口可请求具有高特权等级,如表1中的转变1及4中所表达。此请求可涉及读取状态寄存器的内容及/或状态,如在框230处。此状态寄存器的内容及/或状态可指示由具有高特权等级的接口起始的一个或一个以上过程是否完成。处于高或低特权等级的接口可读取所述状态寄存器。然而,具有低特权等级的接口不可向所述状态寄存器写入。相比之下,具有高特权等级的接口可向所述状态寄存器写入。因此,具有高特权等级的接口可在由具有所述高特权等级的所述接口起始的过程完成后即刻向所述状态寄存器写入。在框240处,可至少部分地基于状态寄存器的内容及/或状态来做出关于由具有高特权等级的接口起始的一个或一个以上过程是否完成的确定。如果所述一个或一个以上过程未完成,那么过程200可返回到框230,在框230处,可在给予由具有高特权等级的接口起始的一个或一个以上过程用于完成的时间时监视所述状态寄存器。如果所述状态寄存器指示此些过程完成,那么过程200可继续进行到框250,在框250处,最近被准予高特权等级的接口可向所述SI寄存器写入以指示其现在具有高特权等级。随后,过程200可返回到框210,在框210处,可读取所述SI寄存器的内容以确定所述接口的特权等级。
如上文所论述,SI寄存器可由两个接口存取。然而,可能的同时存取可不期望地产生竞争。在一实施例中,可通过给所述接口指派优先等级来解决此些竞争。举例来说,可给第一接口指派最高优先等级,而可给第二接口指派最低优先等级。如上文所论述,第一接口I/F1及第二接口I/F2在特权等级之间的转变可至少部分地基于SI寄存器的内容及/或逻辑电平。表2描述来自第一接口I/F1及第二接口I/F2的同时请求具有高特权等级的实例。在表2的情况下,给第一接口I/F1指派高于第二接口I/F2的最高优先等级。在表2中所示的实例中,SI寄存器的内容为“0”指示高特权等级,而“1”指示低特权等级。
表2
在表2中所图解说明的实例中,其中第一接口I/F1具有最高优先等级,不管来自I/F2的请求如何,SI寄存器的最后内容可对应于来自I/F1的请求。举例来说,I/F1可通过打算向SI寄存器写入“0”而请求具有高特权等级。同时,I/F2也可通过打算向SI寄存器写入“1”而请求具有低特权等级(例如,I/F2具有高特权等级且想要将高特权等级让给I/F1,因为(举例来说)I/F2可能已完成其事务)。由于给I/F1指派高于I/F2的优先等级,因此SI寄存器的最后内容可对应于来自I/F1的请求,使得给予I/F高特权等级,而忽略来自I/F2的请求。
图3是根据另一实施例的系统300的示意图。双通道存储器340可包含分别在第一通道及第二通道上的第一接口330及第二接口350。第一主机310可经由总线320以电子方式连接到第一接口330。在特定实施方案中,第二主机380可经由无线连接375以通信方式连接到无线接口370。此无线连接可涉及例如蓝牙、WiFi及/或超宽带(此处仅列举几个实例)等数个通信标准中的任一者。无线接口370可经由总线360以电子方式连接到第二接口350。在一个特定实施方案中,无线接口370可包含用以接收/发射射频信号及/或红外信号以及处理此些信号的电子电路。双通道存储器340可包含PCM及/或快闪存储器,但所请求标的物不受此些实例的限制。
在一个特定实施例中,系统300可包括:第一主机310,其包含包括于移动装置中的基带处理器;及第二主机380,其包含经由无线接口以无线方式连接到所述移动装置的外部处理器。因此,双通道存储器340可经由第一接口330与所述基带处理器进行通信且经由第二接口350与所述外部处理器进行通信。举例来说,系统300可进一步包括第二存储器装置395,其可包含DRAM。第一主机310可经由总线325及第二存储器接口390与第二存储器装置395进行通信。其它存储器装置也可包括于系统300中,且所请求标的物不受限于额外存储器装置的特定数目及/或类型。
在一个实施方案中,举例来说,可至少部分地基于由控制器345执行的管理过程来给第一接口330及第二接口350指派特定特权等级。此些特权等级可允许双通道存储器装置340与主机310或主机380之间的通信。在特定实施方案中,为管理可实现对存储器阵列343的存取的特权等级,可将SI寄存器347嵌入于存储器阵列343中。第一接口330及第二接口350可存取SI寄存器347(例如,向其写入或从其读取),而不管其特权等级如何。举例来说,作为将SI寄存器347的位设定为低或高的结果,第一接口330可转变为存取存储器阵列343的相对高的特权等级,而第二接口350可具有相对低的特权等级且不能够存取存储器阵列343。在一个实施方案中,在可改变SI寄存器347的状态及/或位之前(例如,在可改变特定接口的特权等级之前),请求存取存储器阵列343的增加的特权等级的一个接口可首先确定是否存在由另一接口起始的未完成的过程。可通过读取状态寄存器349的内容来做出此确定,状态寄存器349可由任一接口读取,而不管所述接口的特权等级如何。在一个实施方案中,可同时启用第一接口330与第二接口350,但所请求标的物不受此限制。此外,第一接口330及第二接口350可包含相同或不同的接口。举例来说,此些接口可包含非标准或标准接口,例如双倍数据速率(DDR)接口、DDR2接口、A/D MUX接口及/或开放NAND快闪接口(ONFI),此处仅列举几个实例。
图4是图解说明包括存储器装置410的计算系统400的示范性实施例的示意图。此计算装置可包含(举例来说)用以执行应用程序及/或其它代码的一个或一个以上处理器。举例来说,存储器装置410可包含多通道存储器,例如图1中所示的双通道存储器140(举例来说)。计算装置404可表示可为可配置以管理存储器装置410的任何装置、器具或机器。存储器装置410可包括存储器控制器415及存储器422。通过举例而非限制的方式,计算装置404可包括:一个或一个以上计算装置及/或平台,例如(举例来说)桌上型计算机、膝上型计算机、工作站、服务器装置等;一个或一个以上个人计算或通信装置或器具,例如(举例来说)PDA、移动通信装置等;一计算系统及/或相关联服务提供商能力,例如(举例来说)数据库或数据存储服务提供商/系统;及/或其任一组合。
应认识到,系统400中所示的各种装置以及如本文中进一步描述的过程及方法的全部或部分可使用硬件、固件、软件或其任一组合来实施或以其它方式包括硬件、固件、软件或其任一组合来实施。因此,通过举例而非限制的方式,计算装置404可包括经由总线440在操作上耦合到存储器422的至少一个处理单元420、一个或一个以上通道接口450及一主机或存储器控制器415。处理单元420表示可配置以执行数据计算程序或过程的至少一部分的一个或一个以上电路。通过举例而非限制的方式,处理单元420可包括一个或一个以上处理器、控制器、微处理器、微控制器、专用集成电路、数字信号处理器、可编程逻辑装置、现场可编程门阵列等或其任一组合。处理单元420可包括经配置以与存储器控制器415通信的操作系统。此操作系统可(举例来说)产生待经由总线440发送到存储器控制器415的命令。
存储器422表示任何数据存储机构。存储器422可包括(举例来说)主要存储器424及/或辅助存储器426。主要存储器424可包括(举例来说)随机存取存储器、只读存储器等。虽然在此实例中图解说明为与处理单元420分离,但应理解,主要存储器424的整体或部分可提供于处理单元420内或以其它方式与处理单元420共同定位/耦合。
辅助存储器426可包括(举例来说)与主要存储器相同或类似类型的存储器及/或一个或一个以上数据存储装置或系统,例如(举例来说)磁盘驱动器、光盘驱动器、磁带驱动器、固态存储器驱动器等。在某些实施方案中,辅助存储器426可以是在操作上可接受的计算机可读媒体428或可以其它方式配置以耦合到计算机可读媒体428。计算机可读媒体428可包括(举例来说)可携载用于系统400中的装置中的一者或一者以上的数据、代码及/或指令及/或使得所述数据、代码及/或指令可存取的任何媒体。
在一实施例中,计算系统400可包含多通道存储器装置410,多通道存储器装置410包括用以同时维持第一接口与第二接口处于活动状态的存储器控制器415,其中指派给所述第一接口及所述第二接口的特权等级可至少部分地基于存储器装置410中的寄存器中的内容。计算系统400还可包括用以代管一个或一个以上应用程序且用以起始到存储器控制器415的命令以提供对多通道存储器装置410的存取的处理器。
计算装置404可包括(举例来说)输入/输出432。输入/输出432表示可为可配置以接受或以其它方式引入人类及/或机器输入的一个或一个以上装置或特征,及/或可为可配置以递送或以其它方式提供人类及/或机器输出的一个或一个以上装置或特征。通过举例而非限制的方式,输入/输出装置432可包括在操作上配置的显示器、扬声器、键盘、鼠标、轨迹球、触摸屏、数据端口等。
如本文中所使用的术语“及”、“及/或”及“或”可包括将至少部分地取决于其中使用所述术语的上下文的各种含义。通常,如果使用“及/或”以及“或”来使例如A、B或C等所列项相关联,那么其打算意指A、B及C(此处以包括意义使用)以及A、B或C(此处以排除意义使用)。此说明书通篇所提及的“一个实施例”或“一实施例”意指结合所述实施例描述的特定特征、结构或特性包括在所请求标的物的至少一个实施例中。因此,在此说明书通篇中的各个地方出现的短语“在一个实施例中”或“一实施例”未必全部指代相同实施例。此外,可将所述特定特征、结构或特性组合在一个或一个以上实施例中。
尽管已图解说明及描述了目前被视为实例性实施例的实施例,但所属领域的技术人员将理解可在不背离所请求标的物的情况下做出各种其它修改且可替代等效物。另外,可在不背离本文中所描述的中心概念的情况下做出许多修改以使特定情形适应所请求标的物的教示。因此,打算所请求标的物不限于所揭示的特定实施例,而是此所请求标的物还可包括归属于所附权利要求书及其等效物的范围内的所有实施例。
Claims (20)
1.一种存储器装置,其包含:
存储器阵列;
第一接口,其用以提供经由第一通道对所述存储器阵列的存取;
第二接口,其用以提供经由第二通道对所述存储器阵列的存取;
第一寄存器,其可经由所述第一接口及所述第二接口存取;及
控制器,其用以同时维持所述第一接口与所述第二接口处于启用状态,其中指派给所述第一接口及所述第二接口的存取所述存储器阵列的特权等级是至少部分地基于所述第一寄存器中的内容。
2.根据权利要求1所述的存储器装置,其进一步包含:
第二寄存器,其可经由所述第一接口及所述第二接口存取,其中较高特权等级接口的忙碌状态由所述第二寄存器中的内容指示。
3.根据权利要求2所述的存储器装置,其中所述存储器阵列包括所述第一寄存器及所述第二寄存器。
4.根据权利要求2所述的存储器装置,其中所述第一接口及所述第二接口中的具有较高特权等级的一者能够向所述第二寄存器写入,其中所述第一接口及所述第二接口中的具有较低特权等级的另一者不能够向所述第二寄存器写入。
5.根据权利要求1所述的存储器装置,其中所述第一接口及所述第二接口中的一者的特权等级高于所述第一接口及所述第二接口中的另一者的特权等级。
6.根据权利要求1所述的存储器装置,其中所述存储器装置包含双通道存储器。
7.根据权利要求1所述的存储器装置,其中所述存储器阵列包含相变存储器PCM单元。
8.根据权利要求1所述的存储器装置,其中所述第一接口适于以电子方式连接到安置于移动装置中的第一主机,且所述第二接口适于以无线方式连接到所述移动装置外部的第二主机。
9.根据权利要求1所述的存储器装置,其中所述第一接口及所述第二接口是使用单个电源通电的。
10.一种方法,其包含:
确定多通道存储器的第一接口部分的存取存储器阵列的第一特权等级;及
确定所述多通道存储器的第二接口部分的存取所述存储器阵列的第二特权等级,其中所述建立所述第一及第二特权等级是至少部分地基于第一寄存器中的内容,且其中同时启用所述第一接口部分及所述第二接口部分两者。
11.根据权利要求10所述的方法,其中使用单个电源给所述第一接口部分及所述第二接口部分通电。
12.根据权利要求10所述的方法,其进一步包含:
至少部分地基于第二寄存器中的内容来确定所述第一及/或第二特权等级。
13.根据权利要求10所述的方法,其进一步包含:
至少部分地基于较高特权等级接口的忙碌状态来将信息存储于第二寄存器中。
14.根据权利要求10所述的方法,其进一步包含:
在通过所述第一接口部分及所述第二接口部分对所述第一寄存器的同时存取期间指派所述第一接口部分及所述第二接口部分中的一者具有最高优先等级。
15.一种系统,其包含:
多通道存储器装置,其包含:
存储器阵列;
第一接口,其用以提供经由第一通道对所述存储器阵列的存取;
第二接口,其用以提供经由第二通道对所述存储器阵列的存取;
第一寄存器,其可经由所述第一接口及所述第二接口存取;及
存储器控制器,其用以同时维持所述第一接口与所述第二接口处于启用状态,
其中指派给所述第一接口及所述第二接口的存取所述存储器阵列的特权等级是至少部分地基于所述第一寄存器中的内容;及
处理器,其用以代管一个或一个以上应用程序且用以起始到所述存储器控制器的命令以提供对所述多通道存储器装置的存取。
16.根据权利要求15所述的系统,其中所述多通道存储器装置进一步包含可经由所述第一接口及所述第二接口存取的第二寄存器,其中较高特权等级接口的忙碌状态由所述第二寄存器中的内容指示。
17.根据权利要求16所述的系统,其中所述第一接口及所述第二接口中的具有较高特权等级的一者能够向所述第二寄存器写入,其中所述第一接口及所述第二接口中的具有较低特权等级的另一者不能够向所述第二寄存器写入。
18.根据权利要求15所述的系统,其中所述第一接口及所述第二接口中的一者的特权等级高于所述第一接口及所述第二接口中的另一者的特权等级。
19.根据权利要求15所述的系统,其中所述第一接口适于以电子方式连接到安置于移动装置中的第一主机,且所述第二接口适于以无线方式连接到所述移动装置外部的第二主机。
20.根据权利要求15所述的系统,其中所述第一接口及所述第二接口是使用单个电源通电的。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105531682A (zh) * | 2014-08-15 | 2016-04-27 | 联发科技股份有限公司 | 管理多通道存储设备以具有改进的通道切换响应时间的方法及相关的存储控制系统 |
CN106663076A (zh) * | 2014-06-18 | 2017-05-10 | 高通股份有限公司 | 存储介质之间的时间约束型数据复制 |
CN107615249A (zh) * | 2015-05-14 | 2018-01-19 | 爱德斯托科技有限公司 | 存储器装置中的并发的读取操作和重新配置的写入操作 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8254199B1 (en) * | 2009-12-29 | 2012-08-28 | Micron Technology, Inc. | Multi-channel memory and power supply-driven channel selection |
US8918594B2 (en) * | 2010-11-16 | 2014-12-23 | Micron Technology, Inc. | Multi-interface memory with access control |
TWI510926B (zh) * | 2012-07-04 | 2015-12-01 | Acer Inc | 支援雙主控裝置存取介面裝置之系統及其電源管理方法 |
US9426226B2 (en) * | 2013-05-03 | 2016-08-23 | Secureworks Corp. | System and method for as needed connection escalation |
JP2015215841A (ja) | 2014-05-13 | 2015-12-03 | 株式会社東芝 | メモリシステム |
KR102554496B1 (ko) * | 2016-07-14 | 2023-07-13 | 에스케이하이닉스 주식회사 | 복수개의 메모리 모듈을 포함하는 데이터 처리 시스템 |
KR102387977B1 (ko) | 2017-11-29 | 2022-04-19 | 삼성전자주식회사 | 적어도 두 개의 채널들을 통해 시스템 온 칩과 통신하는 메모리 장치, 이를 포함하는 전자 장치, 그리고 전자 장치의 동작 방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6253293B1 (en) * | 1997-11-14 | 2001-06-26 | Cirrus Logic, Inc. | Methods for processing audio information in a multiple processor audio decoder |
US20070073937A1 (en) * | 2005-09-15 | 2007-03-29 | Eugene Feinberg | Content-Aware Digital Media Storage Device and Methods of Using the Same |
CN1975928A (zh) * | 2005-10-15 | 2007-06-06 | 三星电子株式会社 | 相变随机存取存储器及控制其读取操作的方法 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5750037A (en) * | 1980-09-10 | 1982-03-24 | Fujitsu Ltd | Data transfer system |
US4541075A (en) | 1982-06-30 | 1985-09-10 | International Business Machines Corporation | Random access memory having a second input/output port |
US4698753A (en) * | 1982-11-09 | 1987-10-06 | Texas Instruments Incorporated | Multiprocessor interface device |
JPS6436363A (en) * | 1987-07-31 | 1989-02-07 | Meidensha Electric Mfg Co Ltd | System for making access to dual port memory |
US4937781A (en) * | 1988-05-13 | 1990-06-26 | Dallas Semiconductor Corporation | Dual port ram with arbitration status register |
JPH02100165A (ja) * | 1988-10-06 | 1990-04-12 | Mitsubishi Electric Corp | デュアルポートメモリのアクセス方法 |
JP2965043B2 (ja) | 1990-04-10 | 1999-10-18 | 三菱電機株式会社 | デュアルポートメモリ |
JPH07105146A (ja) | 1993-10-01 | 1995-04-21 | Toyota Motor Corp | 共有メモリ装置 |
US6122706A (en) * | 1993-12-22 | 2000-09-19 | Cypress Semiconductor Corporation | Dual-port content addressable memory |
US5845130A (en) * | 1996-09-11 | 1998-12-01 | Vlsi Technology, Inc. | Mailbox traffic controller |
US6108756A (en) * | 1997-01-17 | 2000-08-22 | Integrated Device Technology, Inc. | Semaphore enhancement to allow bank selection of a shared resource memory device |
JP3786521B2 (ja) * | 1998-07-01 | 2006-06-14 | 株式会社日立製作所 | 半導体集積回路及びデータ処理システム |
DE69935852T2 (de) * | 1999-06-09 | 2007-12-20 | Texas Instruments Inc., Dallas | Host-Zugriff zu gemeinschaftlichem Speicher mit Hochprioritätsbetriebsart |
US7539825B2 (en) * | 2001-10-25 | 2009-05-26 | Samsung Electronics Co., Ltd. | Multi-port memory device providing protection signal |
KR101077215B1 (ko) | 2005-02-07 | 2011-10-27 | 삼성전자주식회사 | 듀얼 포트 메모리 장치 |
US7039737B1 (en) * | 2003-12-12 | 2006-05-02 | Emc Corporation | Method and apparatus for resource arbitration |
JP4874165B2 (ja) * | 2006-07-07 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | マルチプロセッサシステム及びマルチプロセッサシステムにおけるアクセス権設定方法 |
TW200813724A (en) | 2006-07-28 | 2008-03-16 | Samsung Electronics Co Ltd | Multipath accessible semiconductor memory device with host interface between processors |
KR100874169B1 (ko) | 2007-02-02 | 2008-12-15 | 엠텍비젼 주식회사 | 프로세서간 커맨드를 직접 전달하는 듀얼 포트 메모리 및이를 수행하기 위한 방법 |
US7908440B2 (en) * | 2007-08-09 | 2011-03-15 | Intel Corporation | Simultaneous personal sensing and data storage |
KR20090103070A (ko) | 2008-03-27 | 2009-10-01 | 삼성전자주식회사 | 멀티 링크 아키텍쳐에서 저장 상태정보의 다이렉트전송기능을 갖는 멀티 프로세서 시스템 |
JP2009237980A (ja) | 2008-03-27 | 2009-10-15 | Hitachi Ltd | マルチポートメモリおよび情報処理システム |
KR20100032504A (ko) * | 2008-09-18 | 2010-03-26 | 삼성전자주식회사 | 공유 버스를 갖는 불휘발성 메모리와 멀티포트 반도체 메모리 장치를 채용한 멀티 프로세서 시스템 |
US8254199B1 (en) | 2009-12-29 | 2012-08-28 | Micron Technology, Inc. | Multi-channel memory and power supply-driven channel selection |
US8918594B2 (en) * | 2010-11-16 | 2014-12-23 | Micron Technology, Inc. | Multi-interface memory with access control |
US8806164B2 (en) * | 2011-03-04 | 2014-08-12 | Micron Technology, Inc. | Apparatus, electronic devices and methods associated with an operative transition from a first interface to a second interface |
-
2010
- 2010-11-16 US US12/947,785 patent/US8918594B2/en active Active
-
2011
- 2011-10-06 JP JP2011222240A patent/JP5637963B2/ja active Active
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-
2014
- 2014-11-06 US US14/534,938 patent/US9405475B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6253293B1 (en) * | 1997-11-14 | 2001-06-26 | Cirrus Logic, Inc. | Methods for processing audio information in a multiple processor audio decoder |
US20070073937A1 (en) * | 2005-09-15 | 2007-03-29 | Eugene Feinberg | Content-Aware Digital Media Storage Device and Methods of Using the Same |
CN1975928A (zh) * | 2005-10-15 | 2007-06-06 | 三星电子株式会社 | 相变随机存取存储器及控制其读取操作的方法 |
Non-Patent Citations (1)
Title |
---|
BENJAMIN C.LEE ET AL: "Archlitecting Phase Change Memory as a Scalable DRAM Alternative", 《ACM.ISCA "09》 * |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106663076A (zh) * | 2014-06-18 | 2017-05-10 | 高通股份有限公司 | 存储介质之间的时间约束型数据复制 |
CN105531682A (zh) * | 2014-08-15 | 2016-04-27 | 联发科技股份有限公司 | 管理多通道存储设备以具有改进的通道切换响应时间的方法及相关的存储控制系统 |
US10037275B2 (en) | 2014-08-15 | 2018-07-31 | Mediatek Inc. | Method for managing multi-channel memory device to have improved channel switch response time and related memory control system |
CN107615249A (zh) * | 2015-05-14 | 2018-01-19 | 爱德斯托科技有限公司 | 存储器装置中的并发的读取操作和重新配置的写入操作 |
CN107615249B (zh) * | 2015-05-14 | 2020-11-27 | 爱德斯托科技有限公司 | 存储器装置和控制存储器装置的方法 |
Also Published As
Publication number | Publication date |
---|---|
US20150067254A1 (en) | 2015-03-05 |
TWI483114B (zh) | 2015-05-01 |
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