CN113097082A - 一种数字隔离器与键合线焊接方法 - Google Patents
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Abstract
本申请提供了一种数字隔离器与键合线焊接方法，涉及数字隔离器技术领域。该数字隔离器包括并排设置的多个通道，每个通道均包括第一收发模块、第二收发模块、第一键合线以及第二键合线，且每个通道的第一收发模块、第二收发模块均通过第一键合线、第二键合线连接，其中，每个通道内的第一键合线与第二键合线的倾斜角度相同，且相邻两个通道内的第一键合线与第二键合线的倾斜角度不同。本申请提供的数字隔离器与键合线焊接方法具有稳定性更高，且工艺较为简单，成本得以降低。
Description
技术领域
本申请涉及数字隔离器技术领域，具体而言，涉及一种数字隔离器与键合线焊接方法。
背景技术
在电容数字隔离器中，耐压电容分别设置于互相电气隔离的两个集成电路芯片上，隔离电容的上极板通过键合线相互耦合。通常地，在同一通道中包括两条键合线，两条键合线之间存在寄生电容；不同通道的键合线之间也存在寄生电容；并且，键合线同时和固定集成电路的引线框架形成寄生耦合电容，影响数字隔离器的可靠性。
综上，现有技术的数字隔离器中，不同通道间的两条键合线之间存在寄生电容，且键合线与引线框架之间可能形成寄生耦合电容，在传输信号时，寄生电容引起的干扰可能导致数字隔离器输出错误。
发明内容
本申请的目的在于提供一种数字隔离器与键合线焊接方法，以解决现有技术中键合线的通道内存在寄生电容，通道之间形成串扰，进而可能导致数字隔离器输出错误的问题。
为了实现上述目的，本申请实施例采用的技术方案如下：
第一方面，本申请实施例提供了一种数字隔离器，所述数字隔离器包括并排设置的多个通道，每个所述通道均包括第一收发模块、第二收发模块、第一键合线以及第二键合线，且每个通道的所述第一收发模块、所述第二收发模块均通过所述第一键合线、所述第二键合线连接，其中，
每个通道内的所述第一键合线与所述第二键合线的倾斜角度相同，且相邻两个通道内的所述第一键合线与所述第二键合线的倾斜角度不同。
可选地，所述通道包括奇数列通道与偶数列通道，所述奇数列通道与偶数列通道交替排列，所述第一键合线与所述第二键合线包括上升曲线与下降曲线，在沿预设方向上，同一通道内的第一键合线与第二键合线的上升曲线的斜率相同，同一通道内的第一键合线与第二键合线的下降曲线的斜率也相同；
且所述奇数列通道中键合线的上升曲线的斜率与所述偶数数列通道中键合线的上升曲线的斜率不同，所述奇数列通道中键合线的下降曲线的斜率与所述偶数列通道中键合线的下降曲线的斜率也不同。
可选地，在沿预设方向上，所述奇数列通道中键合线的上升曲线的斜率与所述偶数数列通道中键合线的下降曲线的斜率相反，且所述奇数列通道中键合线的下降曲线的斜率与所述偶数列通道中键合线的上升曲线的斜率相反。
可选地，当制作所述处于奇数列通道中的键合线时，沿第一方向依次在所述第一收发模块与所述第二收发模块上进行第一焊与第二焊，其中，所述第一方向与所述预设方向同向；
当制作所述处于偶数列通道中的键合线时，沿第二方向依次在所述第二收发模块与所述第一收发模块上进行第一焊与第二焊，其中，所述第二方向与所述预设方向反向。
可选地，每个通道的所述第一收发模块包括第一电容与第二电容，所述第二收发模块包括第三电容与第四电容，所述第一电容通过所述第一键合线与所述第三电容连接，所述第二电容通过所述第二键合线与所述第四电容连接。
可选地，所述数字隔离器第一芯片与第二芯片，所述第一芯片与所述第二芯片间隔设置，所述通道中的第一收发模块设置于所述第一芯片，所述通道中的第二收发模块设置于所述第二芯片；或
所述通道中的第二收发模块设置于所述第一芯片，所述通道中的第一收发模块设置于所述第二芯片。
可选地，所述数字隔离器还包括第一金属基岛与第二金属基岛，所述第一金属基岛与所述第二金属基岛相对设置，所述第一芯片安装于所述第一金属基岛，所述第二芯片安装于所述第二金属基岛。
另一方面，本申请实施例还提供了一种键合线焊接方法，应用于数字隔离器，所述每个所述通道均包括第一收发模块、第二收发模块、第一键合线以及第二键合线，且每个通道的所述第一收发模块、所述第二收发模块均通过所述第一键合线、所述第二键合线连接，其中，所述通道包括奇数列通道与偶数列通道，所述奇数列通道与偶数列通道交替排列；所述键合线焊接方法包括：
当焊接奇数列通道内的第一键合线与第二键合线时，沿所述第一收发模块进行第一焊，并在所述第二收发模块进行第二焊，以使处于所述奇数列通道内的第一键合线与所述第二键合线的倾斜角度相同；
当焊接偶数列通道内的第一键合线与第二键合线时，沿所述第二收发模块进行第一焊，并在所述第一收发模块进行第二焊，以使处于所述偶数列通道内的第一键合线与所述第二键合线的倾斜角度相同，且处于奇数列通道与处于偶数列通道内的第一键合线与所述第二键合线的倾斜角度不同。与现有技术相比，本申请具有以下有益效果：
本申请提供了一种数字隔离器与键合线焊接方法，该数字隔离器包括并排设置的多个通道，每个通道均包括第一收发模块、第二收发模块、第一键合线以及第二键合线，且每个通道的第一收发模块、第二收发模块均通过第一键合线、第二键合线连接，其中，每个通道内的第一键合线与第二键合线的倾斜角度相同，且相邻两个通道内的第一键合线与第二键合线的倾斜角度不同。一方面，由于相邻两个通道内的第一键合线与第二键合线的倾斜角度不同，因此相邻通道之间键合线的耦合电容的较小，因此通道之间的串扰较小，接收器的输出不易出现错误。另一方面，由于每个通道内的第一键合线与第二键合线的倾斜角度相同，因此其工艺较为简单，成本得以降低，同时通道内键合线之间的寄生电容造成的影响最小，避免了数字隔离器输出错误的问题。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
图1为现有技术中提供的数字隔离器的结构示意图。
图2为现有技术中提供的数字隔离器对应的等效原理图。
图3为本申请提供的数字隔离器的结构示意图。
图4为本申请提供的数字隔离器的第一种通道示意图。
图5为本申请提供的数字隔离器的第二种通道示意图。
图中：100-数字隔离器；110-第一收发模块；120-第二收发模块；130-第一键合线；140-第二键合线；150-第一芯片；160-第二芯片；170-第一金属基岛；180-第二金属基岛；111-第一电容；112-第二电容；121-第三电容；122-第四电容；131-上升曲线；132-下降曲线。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
正如背景技术中所述，在电容数字隔离器中，耐压电容分别设置于互相电气隔离的两个集成电路芯片上，隔离电容的上极板通过键合线相互耦合。然而，一方面，键合线同时和固定集成电路的引线框架形成寄生耦合电容，另一方面，每一通道内一般包括两条键合线，同一通道内的两条键合线也会与相邻通道的键合线形成寄生电容。这两种不同类型的寄生电容会导致隔离器的共模抑制性能的劣化和通道间的串扰，最终影响数字隔离器的可靠性，甚至可能导致数字隔离器输出错误。
例如，请参阅图1，电容数字隔离器通常包括两个芯片101和102，在芯片上设置有收发模块，其中，收发模块包括发射器电路TX(transmitter，发送)和接收器电路RX(receiver，接收)，图中以芯片101上设置TX，芯片102上设置RX为例进行说明，当然地，在其它一些示例中，也可以芯片101上设置RX，芯片102上设置TX，在此不做限定。
其中，芯片101上设置有一对电容1011和1012，电容的下极板和发射器TX相连，上极板分别是1013和1014。芯片102上设置有一对电容1021和1022，其下极板和接收器RX相连，上极板分别是1023和1024。电容1011的上极板1013和电容1021的上极板1023通过键合线1031相连，电容1012的上极板1014和电容1022的上极板1024通过键合线1031和键合线1032相连。芯片101和芯片102贴合在互相隔离的两个金属基岛11和12上，金属基岛是芯片封装中的常用结构，广泛用于SOP，QFN，DIP，SIP等封装形式。
在芯片101和芯片102上一般会设置多组隔离差分电容、收发模块以及相应的键合线。为了方便说明和简化图形，其他通道的电容、电路未在图1中示出，仅绘制出与键合线1031相邻的键合线1033，以及与键合线1032相邻的键合线1034。在图1中，已经可以看到对信号传输影响较大的寄生电容。
例如，电容1041和电容1042分别是键合线1031和1032对接收器一侧的封装基岛(交流地)的寄生电容；电容1043是键合线1031和相邻通道键合线1033的寄生电容，电容1044是键合线1032和相邻通道键合线1034的寄生电容。
图2是图1的等效原理图，相应标注与图1对应。下面分别讨论在共模瞬态工况以及通道间串扰工况下，各个寄生电容的影响。
(1)共模瞬态工况下
在共模瞬态工况下两侧地电位会发生快速变化，即11和12的电位快速变化。以11的电位相对于12快速上升为例，此时位移电流21和位移电流22会通过隔离电容1013和1014流向接收器一侧。以位移电流21为例，当位移电流21到达键合线1031后，将有3个流向：
1、通过隔离电容1021进入接收器电路RX；
2、通过键合线1031和封装基岛的寄生电容1041流入基岛12；
3、通过与相邻键合线1033的寄生电容1043流入相邻键合线1033。
类似的，位移电流22在到达键合引线1032后，也有3个流向：
1、通过隔离电容1022进入接收器电路RX；
2、通过键合线1033和封装基岛的寄生电容1042流入基岛12；
3、通过与相邻键合线1034的寄生电容1044流入相邻键合线1034。
在上述电流中，对于共模瞬态影响最大的是通过键合线1031和封装基岛的寄生电容1041流入基岛12和通过键合线1032和封装基岛的寄生电容1042流入基岛12的电流，若这两路电流的差异很大，那则会导致流入接收器RX的电流211和221出现较大差异，其结果是RX将接收到错误的差分信号，导致最终输出信号出错。
(2)通道串扰工况下
通道串扰工况是指相邻通道工作时，对本通道信号传输产生的影响。仍然以图2为例，1033是属于相邻通道的一个键合线，距离本通道键合线1031距离较近，因此其耦合电容1043较大；键合线1033距离本通道键合线1032的距离较远，因此其耦合电容1043B较小。
所以，当相邻通道1033上有信号1050在传输时，耦合到键合线1031上的干扰信号1051振幅较大，而耦合到键合线1032上的干扰信号1052振幅较小。对于接收器RX而言，信号1051和1052实质上传输了一对差分信号，有可能导致接收器输出错误。
综上所述，键合线的寄生电容会对信号传输的可靠性造成影响。其中键合线对地电容会影响共模瞬态工况下的可靠性，相邻通道键合线间的耦合电容会影响通道串扰工况下的可靠性。
有鉴于此，为了提升数字隔离器在共模瞬态工况与通道串扰工况下的稳定性，本申请提供了一种数字隔离器，通过将同一通道内的键合线倾斜角度设置为相同，相邻通道间的键合线的倾斜角度设置为不同的方式，提升数字隔离器的稳定性，降低数字隔离器输出错误的可能性。
下面对本申请提供的数字隔离器进行实例性说明：
作为一种可选的实现方式，请参阅图3，数字隔离器100包括并排设置的多个通道(图中仅画出两个通道)，每个通道均包括第一收发模块110、第二收发模块120(图示中以第一收发模块110发送信号，第二收发模块120接收信号为例)、第一键合线130以及第二键合线140，且每个通道的第一收发模块110、第二收发模块120均通过第一键合线130、第二键合线140连接，其中，每个通道内的第一键合线130与第二键合线140的倾斜角度相同，且相邻两个通道内的第一键合线130与第二键合线140的倾斜角度不同。
其中，第一收发模块110与第二收发模块120均为可以发送信号，也可以接收信号的模块，例如，通过第一收发模块110发送信号，通过第二收发模块120接收信号；或者，通过第二收发模块120发送信号，通过第一收发模块110接收信号。
通过将处于同一通道内的第一键合线130与第二键合线140的倾斜角度设置为相同的方式，使得第一键合线130、第二键合线140与封装基岛之间的寄生电容基本相同，进而使得在共模瞬态工况下，流入接收器的电流差异更小，接收器不会接收到错误的差分信号，进而提升了共模瞬态工况下的可靠性。同时，通过将相邻通道内的键合线设置为倾斜角度不同的方式，使得相邻通道之间的耦合电容减小，进而有效的降低通道间的串扰，提升数字隔离器100的稳定性。
每个通道的第一收发模块110包括第一电容111与第二电容112，第二收发模块120包括第三电容121与第四电容122，第一电容111通过第一键合线130与第三电容121连接，第二电容112通过第二键合线140与第四电容122连接。
此外，数字隔离器100第一芯片150与第二芯片160，第一芯片150与第二芯片160间隔设置，通道中的第一收发模块110设置于第一芯片150，通道中的第二收发模块120设置于第二芯片160；或通道中的第二收发模块120设置于第一芯片150，通道中的第一收发模块110设置于第二芯片160。
同时，数字隔离器100还包括第一金属基岛170与第二金属基岛180，第一金属基岛与第二金属基岛180相对设置，第一芯片150安装于第一金属基岛，第二芯片160安装于第二金属基岛。
作为一种实现方式，通道包括奇数列通道与偶数列通道，奇数列通道与偶数列通道交替排列，第一键合线130与第二键合线140包括上升曲线131与下降曲线132，在沿预设方向上，同一通道内的第一键合线130与第二键合线140的上升曲线131的斜率相同，同一通道内的第一键合线130与第二键合线140的下降曲线132的斜率也相同；且奇数列通道中键合线的上升曲线131的斜率与偶数数列通道中键合线的上升曲线131的斜率不同，奇数列通道中键合线的下降曲线132的斜率与偶数列通道中键合线的下降曲线132的斜率也不同。
其中，本申请所述的预设方向，可以为第一收发模块110朝向第二收发模块120的方向，也可以为第二收发模块120朝向第一收发模块110的方向。以图3为例，图3中预设方向为从第一芯片150至第二芯片160，即从左至右，在此基础上，每条键合线在从左至右的方向上包括上升曲线131与下降曲线132。
为方便说明，本申请将所有通道分为奇数列通道与偶数列通道，例如，请参阅图4，图4中数字隔离器100包括多个并排的通道，图示中包括5个并排的通道，分别为通道1、通道2、通道3、通道4以及通道5，且每个通道均包括第一收发模块110、第二收发模块120以及键合线，可以理解地，通道1、通道3以及通道5为奇数列通道，通道2与通道4为偶数列通道。当然地，当通道数量更多时，其也可以分为奇数列通道与偶数列通道，在此不做限定。
在此基础上，本申请所述的每个通道内的第一键合线130与第二键合线140的倾斜角度相同，指的是第一键合线130与第二键合线140的上升曲线131与下降曲线132的斜率均相同。本申请的相邻两个通道内的第一键合线130与第二键合线140的倾斜角度不同，实际指的是相邻两个通道中的第一键合线130与第二键合线140的上升曲线131与下降曲线132的斜率均不相同。
例如，通道A与通道B相邻，且通道A中包括第一键合线130与第二键合线140，通道B中也包括第一键合线130与第二键合线140，则通道A中的第一键合线130与第二键合线140的上升曲线131与下降曲线132的斜率均分别相同，通道B中的第一键合线130与第二键合线140的上升曲线131与下降曲线132的斜率均相同。并且，通道A中的第一键合线130与通道B中的第一键合线130的上升曲线131与下降曲线132的斜率均不同，通道A中的第二键合线140与通道B中的第二键合线140的上升曲线131与下降曲线132的斜率均不同。
此外，为了利用键合线制造过程中自然形成的键合线形状，在不增加系统封装工序、不增加芯片封装成本的条件下，显著改善键合线对信号传输可靠性的影响。可选地，在沿预设方向上，奇数列通道中键合线的上升曲线131的斜率与偶数数列通道中键合线的下降曲线132的斜率相反，且奇数列通道中键合线的下降曲线132的斜率与偶数列通道中键合线的上升曲线131的斜率相反。
在此基础上，在实际的制作过程中，当制作处于奇数列通道中的键合线时，沿第一方向依次在第一收发模块110与第二收发模块120上进行第一焊与第二焊，其中，第一方向与预设方向同向；当制作所述处于偶数列通道中的键合线时，沿第二方向依次在所述第二收发模块120与所述第一收发模块110上进行第一焊与第二焊，其中，所述第二方向与所述预设方向反向。
即本申请中，第一方向为从左至右，第二方向为从右至左。并且，图3所示的示意图中，位于下方的通道为奇数列通道，位于上方的通道为偶数列通道。
通过该实现方式，不仅提升了信号传输过程中的可靠性，同时在实际应用中仅需使用同一种工艺即可实现本申请提供的数字隔离器100中键合线的连接，仅需焊接方向不同即可，其工艺较为简单，成本得以降低。
下面以位于下方的通道中的键合线为例，详述键合线制造过程中形成的自然形状。
其中，键合线有金线、铝线、铜线、合金线等种类，但是都包括两个焊点，称为第一焊和第二焊。下面以金线为例进行说明。在金线键合引线中，首先焊线机会在金丝的末端通过放电形成一个小的金球，再通过超声波将金球和焊盘进行压合，在金球和焊盘的接触面会形成合金，从而完成第一焊。随后，焊线机抬升并引导金线到目标焊盘，在目标焊盘上将金线进行压合和超声波作用，最终形成第二焊。第一焊的上升曲线131的倾斜角度一般大于第二焊的下降曲线132的倾斜角度，这是键合线制造过程中形成的自然形状。也就是说在焊接过程中自然形成的键合线对于两个焊点是不对称的。
从共模瞬态信号传输的可靠性角度考虑，属于同一通道的两个键合线在接收器RX一侧，对引线框架的寄生电容对称性要求高，所以两条键合线的第一焊都位于第一颗芯片上，两条键合线的第二焊都位于第二颗芯片上。这样在键合线的自然成型过程中，处于同一通道内的第一键合线130与第二键合线140的形状会非常接近，从而其相对键合线框架形成的耦合电容也非常接近，可以实现较高的寄生电容对称性。
对于相邻的差分通道，则采用相反的打线方法，即两条键合线的第一焊都位于第二颗芯片上，两条键合线的第二焊都位于第一颗芯片上。如图3所示，图3中从上至下包括4条键合线，其中，第二条键合线与第三条键合线为两个通道的相邻的键合线。
由图可知，对于第二条键合线而言，其第一焊在第二芯片160上，第二焊在第一芯片150上，因此与第一焊相连的下降曲线132比较陡峭，而对于第三条键合线中，其第一焊在第一芯片150上，第二焊在第二芯片160上，与第二焊连接的下降曲线132比较平缓，因此第二条键合线与第三条键合线的重叠程度低，也就是耦合电容小。在另一侧，第二条键合线的上升曲线131较为平缓，第三条键合线的上升曲线131较为陡峭，耦合电容同样降低。由于两条键合线的上升曲线131与下降曲线132的耦合都降低了，所以总体上相邻通道间的键合线的电容耦合下降了。
还需要说明的是，本申请以斜率作为倾斜角度的量化指标，可以理解地，由于相邻通道之间的键合线加工工艺一致，而仅仅是第一焊与第二焊的方向不同，因此，奇数列通道中键合线的上升曲线131的斜率与偶数数列通道中键合线的下降曲线132的斜率相反，即二者的绝对值相等，在数值上互为相反数。同理地，奇数列通道中键合线的下降曲线132的斜率与偶数列通道中键合线的上升曲线131的斜率相反。
在一种可选的实现方式中，如图5所示，数字隔离器100包含两个互相隔离的芯片，第一芯片150和第二芯片160，芯片上包含若干个差分电容通道，每个差分通道对应第一芯片150上的一对差分电容和第二芯片160上的一对差分电容，通过键合引线将相应电容的上极板相连，并且对于每个差分通道内的两个键合线，第一焊都位于同一个芯片上，第二焊都位于另一个芯片上。并且第一焊和第二焊的所处的芯片与相邻通道的设置相反。
图5中键合线的箭头指示了键合线形成的方向，从第一焊的位置指向第二焊的位置，且图示中1表示第一焊，2表示第二焊。在同一个通道内，键合线方向一致；对于相邻通道，键合线方向相反。
在上述实现方式的基础上，本申请还提供了一种键合线焊接方法，应用于数字隔离器，每个通道均包括第一收发模块、第二收发模块、第一键合线以及第二键合线，且每个通道的第一收发模块、第二收发模块均通过第一键合线、第二键合线连接，其中，通道包括奇数列通道与偶数列通道，奇数列通道与偶数列通道交替排列；该键合线焊接方法包括：
S101，当焊接奇数列通道内的第一键合线与第二键合线时，沿第一收发模块进行第一焊，并在第二收发模块进行第二焊，以使处于奇数列通道内的第一键合线与第二键合线的倾斜角度相同。
S102，当焊接偶数列通道内的第一键合线与第二键合线时，沿第二收发模块进行第一焊，并在第一收发模块进行第二焊，以使处于偶数列通道内的第一键合线与第二键合线的倾斜角度相同，且处于奇数列通道与处于偶数列通道内的第一键合线与第二键合线的倾斜角度不同。
由于上述实施例已经对第一焊与第二焊进行了详细的描述，因此在此不再进行赘述。
综上所述，本申请提供了一种数字隔离器与键合线焊接方法，该数字隔离器包括并排设置的多个通道，每个通道均包括第一收发模块、第二收发模块、第一键合线以及第二键合线，且每个通道的第一收发模块、第二收发模块均通过第一键合线、第二键合线连接，其中，每个通道内的第一键合线与第二键合线的倾斜角度相同，且相邻两个通道内的第一键合线与第二键合线的倾斜角度不同。一方面，由于相邻两个通道内的第一键合线与第二键合线的倾斜角度不同，因此相邻通道之间键合线的耦合电容的较小，因此通道之间的串扰较小，接收器的输出不易出现错误。另一方面，由于每个通道内的第一键合线与第二键合线的倾斜角度相同，因此其工艺较为简单，成本得以降低，同时通道内键合线之间的寄生电容造成的影响最小，避免了数字隔离器输出错误的问题。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
Claims (8)
1.一种数字隔离器，其特征在于，所述数字隔离器包括并排设置的多个通道，每个所述通道均包括第一收发模块、第二收发模块、第一键合线以及第二键合线，且每个通道的所述第一收发模块、所述第二收发模块均通过所述第一键合线、所述第二键合线连接，其中，
每个通道内的所述第一键合线与所述第二键合线的倾斜角度相同，且相邻两个通道内的所述第一键合线与所述第二键合线的倾斜角度不同。
2.如权利要求1所述的数字隔离器，其特征在于，所述通道包括奇数列通道与偶数列通道，所述奇数列通道与偶数列通道交替排列，所述第一键合线与所述第二键合线包括上升曲线与下降曲线，在沿预设方向上，同一通道内的第一键合线与第二键合线的上升曲线的斜率相同，同一通道内的第一键合线与第二键合线的下降曲线的斜率也相同；
且所述奇数列通道中键合线的上升曲线的斜率与所述偶数数列通道中键合线的上升曲线的斜率不同，所述奇数列通道中键合线的下降曲线的斜率与所述偶数列通道中键合线的下降曲线的斜率也不同。
3.如权利要求2所述的数字隔离器，其特征在于，在沿预设方向上，所述奇数列通道中键合线的上升曲线的斜率与所述偶数数列通道中键合线的下降曲线的斜率相反，且所述奇数列通道中键合线的下降曲线的斜率与所述偶数列通道中键合线的上升曲线的斜率相反。
4.如权利要求2所述的数字隔离器，其特征在于，当制作所述处于奇数列通道中的键合线时，沿第一方向依次在所述第一收发模块与所述第二收发模块上进行第一焊与第二焊，其中，所述第一方向与所述预设方向同向；
当制作所述处于偶数列通道中的键合线时，沿第二方向依次在所述第二收发模块与所述第一收发模块上进行第一焊与第二焊，其中，所述第二方向与所述预设方向反向。
5.如权利要求1所述的数字隔离器，其特征在于，每个通道的所述第一收发模块包括第一电容与第二电容，所述第二收发模块包括第三电容与第四电容，所述第一电容通过所述第一键合线与所述第三电容连接，所述第二电容通过所述第二键合线与所述第四电容连接。
6.如权利要求1所述的数字隔离器，其特征在于，所述数字隔离器还包括第一芯片与第二芯片，所述第一芯片与所述第二芯片间隔设置，所述通道中的第一收发模块设置于所述第一芯片，所述通道中的第二收发模块设置于所述第二芯片；或
所述通道中的第二收发模块设置于所述第一芯片，所述通道中的第一收发模块设置于所述第二芯片。
7.如权利要求6所述的数字隔离器，其特征在于，所述数字隔离器还包括第一金属基岛与第二金属基岛，所述第一金属基岛与所述第二金属基岛相对设置，所述第一芯片安装于所述第一金属基岛，所述第二芯片安装于所述第二金属基岛。
8.一种键合线焊接方法，其特征在于，应用于数字隔离器，所述数字隔离器包括并排设置的多个通道，每个所述通道均包括第一收发模块、第二收发模块、第一键合线以及第二键合线，且每个通道的所述第一收发模块、所述第二收发模块均通过所述第一键合线、所述第二键合线连接，其中，所述通道包括奇数列通道与偶数列通道，所述奇数列通道与偶数列通道交替排列；所述键合线焊接方法包括：
当焊接奇数列通道内的第一键合线与第二键合线时，沿所述第一收发模块进行第一焊，并在所述第二收发模块进行第二焊，以使处于所述奇数列通道内的第一键合线与所述第二键合线的倾斜角度相同；
当焊接偶数列通道内的第一键合线与第二键合线时，沿所述第二收发模块进行第一焊，并在所述第一收发模块进行第二焊，以使处于所述偶数列通道内的第一键合线与所述第二键合线的倾斜角度相同，且处于奇数列通道与处于偶数列通道内的第一键合线与所述第二键合线的倾斜角度不同。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6775901B1 (en) * | 1998-08-14 | 2004-08-17 | Hai Young Lee | Bonding wire inductor |
| US20060021434A1 (en) * | 2004-07-29 | 2006-02-02 | Denso Corporation | Electronic device and angular velocity detector |
| CN102122611A (zh) * | 2010-01-08 | 2011-07-13 | 中芯国际集成电路制造(上海)有限公司 | 改善电容匹配的集成电路布局及布局方法 |
| CN102623443A (zh) * | 2012-04-20 | 2012-08-01 | 日月光半导体制造股份有限公司 | 半导体封装件 |
| WO2017163612A1 (ja) * | 2016-03-24 | 2017-09-28 | 株式会社日立製作所 | パワー半導体モジュール |
| US20180076176A1 (en) * | 2016-09-13 | 2018-03-15 | Allegro Microsystems, Llc | Signal isolator having bidirectional communication between die |
| US20190348355A1 (en) * | 2018-05-09 | 2019-11-14 | Silicon Laboratories Inc. | Isolator with symmetric multi-channel layout |
-
2021
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6775901B1 (en) * | 1998-08-14 | 2004-08-17 | Hai Young Lee | Bonding wire inductor |
| US20060021434A1 (en) * | 2004-07-29 | 2006-02-02 | Denso Corporation | Electronic device and angular velocity detector |
| CN102122611A (zh) * | 2010-01-08 | 2011-07-13 | 中芯国际集成电路制造(上海)有限公司 | 改善电容匹配的集成电路布局及布局方法 |
| CN102623443A (zh) * | 2012-04-20 | 2012-08-01 | 日月光半导体制造股份有限公司 | 半导体封装件 |
| WO2017163612A1 (ja) * | 2016-03-24 | 2017-09-28 | 株式会社日立製作所 | パワー半導体モジュール |
| US20180076176A1 (en) * | 2016-09-13 | 2018-03-15 | Allegro Microsystems, Llc | Signal isolator having bidirectional communication between die |
| US20190348355A1 (en) * | 2018-05-09 | 2019-11-14 | Silicon Laboratories Inc. | Isolator with symmetric multi-channel layout |
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