CN1130758C - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN1130758C
CN1130758C CN97126367A CN97126367A CN1130758C CN 1130758 C CN1130758 C CN 1130758C CN 97126367 A CN97126367 A CN 97126367A CN 97126367 A CN97126367 A CN 97126367A CN 1130758 C CN1130758 C CN 1130758C
Authority
CN
China
Prior art keywords
silicide layer
layer
tungsten silicide
sih
silicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN97126367A
Other languages
English (en)
Other versions
CN1213168A (zh
Inventor
卞正洙
李炳学
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of CN1213168A publication Critical patent/CN1213168A/zh
Application granted granted Critical
Publication of CN1130758C publication Critical patent/CN1130758C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种制造能改善台阶覆盖和电阻率的半导体器件的方法，包括以下步骤：在半导体衬底上形成掺杂的第一硅层；在掺杂的第一硅层上形成含过量金属的金属硅化物层，使MSix中金属原子(M)与硅原子(Si)的比例满足条件0.5≤x＜2；以及在含过量金属的金属硅化物层上形成第二硅层。

Description

半导体器件的 制造方法
技术领域
本发明涉及半导体器件，特别涉及能改善台阶覆盖和电阻率的半导体器件的制造方法。
背景技术
一般来说，随着半导体器件高度集成，半导体器件内的连线宽度减小，必然导致连线的电阻增加，产生诸如操作速度下降等的问题。随着连线宽度的减小，为防止连线薄层电阻率增加而形成较厚的连线，但由于连线的台阶覆盖更大，产生器件的制造工艺变得更复杂并且产量更低的问题。为了解决这些问题，如硅化钨(WSix)、硅化钛(TiSi2)，或硅化钴(CoSi2)等的难熔金属硅化物形成在多晶硅层上，意在防止电阻率的增加。(以下将形成在多晶硅层上的难熔金属硅化物称做“polycide”)。然而，虽然这可在某种程度上改善电阻率和台阶覆盖，但仍需要一种可进一步改善电阻率和台阶覆盖的形成polycide的方法。
下面结合附图介绍制造半导体器件的常规方法。图1A～1C显示了制造半导体器件的第一个常规方法的工艺步骤剖面图，图2A～2C显示了制造半导体器件的第二个常规方法的工艺步骤剖面图。用于减小半导体器件内电阻率和台阶覆盖的polycide制造工艺，适用于形成栅电极或位线的工艺。
下面介绍制造半导体器件的第一个常规方法的工艺步骤，其中使用polycide制造工艺形成栅电极。
参照图1A，工艺开始于在半导体衬底1上淀积第一氧化膜2，和在第一氧化膜2上淀积多晶硅层3。多晶硅层3掺杂P型杂质，其能溶于水。淀积多晶硅层3完成后，多晶硅层3的掺杂可通过离子注入，或淀积POCl3，或在淀积多晶硅层的同时连续注入如PH3的掺杂气体进行。为除去在图1B所示的形成多晶硅层3的工艺期间留在多晶硅层3上的自然氧化膜(或玻璃)，将工艺所得结构浸泡在HF溶液中进行清洗。用具有六氟化钨(WF6)气体的SiH4或SiH2Cl2化学汽相淀积形成硅化钨层4，以形成polycide层。如图1C所示，对硅化钨层4、多晶硅层3和第一氧化膜2进行光刻，用形成栅电极使用的掩模各向异性腐蚀层2、3和4，最终形成栅盖帽硅化物层4a、栅电极3a和栅氧化膜2a的叠层。轻掺杂的漏(LDD)区5形成在半导体衬底1上栅电极3a的两侧。第二氧化膜淀积在整个表面，并进行各向异性腐蚀除去第二氧化膜，在栅盖帽硅化物层4a、栅电极3a和栅氧化膜2a的两侧形成侧壁绝缘膜6。除了栅电极3a下的部分，对在侧壁绝缘膜6外侧的那部分半导体衬底1进行重掺杂，以在其中形成源/漏区7。
下面介绍制造半导体器件的第二个常规方法的工艺步骤，其中使用polycide制造工艺形成位线。
参见图2A，工艺起始于在部分P型的半导体衬底1内形成N型杂质掺杂的层8。进行化学汽相淀积在半导体衬底1上形成层间绝缘层9，选择性除去层间绝缘层9形成接触孔10，露出N型杂质掺杂的层8。如图2B所示，在整个表面上形成多晶硅层11。多晶硅层11掺杂P型杂质其能溶于水。淀积多晶硅层11完成后，多晶硅层11的掺杂可通过离子注入，或淀积POCl3，或在淀积多晶硅层的同时连续注入如PH3的掺杂气体进行。为除去在图2C所示的形成多晶硅层11的工艺期间留在多晶硅层11上的自然氧化膜(或玻璃)，将工艺所得结构浸泡在HF溶液中进行清洗。用具有六氟化钨(WF6)气体的SiH4或SiH2Cl2化学汽相淀积在多晶硅层11上形成硅化钨层12，对硅化钨层12进行选择性构图形成polycide层的位线。
在常规的制造polycide层的工艺中，掺杂的多晶硅层形成在衬底上，用HF溶液清洗多晶硅层以除去多晶硅层表面上存在的自然氧化膜，然后将衬底放置在反应器中，并保持在500℃以上的温度，同时向反应器中注入SiH4或SiH2Cl2，和WF6气体，在掺杂的多晶硅层上形成硅化钨(WXix)。与2＜x≤3.2的硅化钨(WSix)相比，以上提到的硅化钨含有过量的硅。如果对含有过量硅的硅化钨进行热处理，和未形成硅化钨的情况相比，硅化钨的电阻率降低，从而改善了器件的工作特性。
然而，制造半导体器件的常规方法存在以下问题。
首先，用HF溶液清洗多晶硅层以除去多晶硅层表面上存在的自然氧化膜会在掺杂的多晶硅层表面上留下未掺杂的多晶硅层。并且，在带未掺杂的多晶硅表面的掺杂的多晶硅层上形成硅化钨会导致形成含过量的硅的硅化钨，尽管制造工艺已稳定，既使热处理之后，该硅化钨的电阻率仍高于100μΩ.cm。因此，为了形成栅电极时降低多晶硅的200μΩ.cm的电阻率，虽然通过常规的polycide制造工艺将硅化钨层形成在多晶硅层上，但硅化钨层仅能将多晶硅层的电阻率降低约一半，对于线宽低于0.25μm的高度集成的器件，这远还不够。
其次，根据第二常规方法由SiH4或SiH2Cl2还原的硅化钨层形成的位线的台阶覆盖大于由钨金属层形成的位线的台阶覆盖。由于这个原因，在涉及有关的接触孔尺寸小于0.25μm并且高宽比大于3的器件制造工艺中，产生位线不能完全填充接触孔的问题，如图2C所示。
发明内容
因此，本发明提供一种制造半导体器件的方法，可基本上避免由于现有技术的限制和不足引起的几个问题。
本发明的目的是提供一种形成可改善台阶覆盖和电阻率的金属硅化物的方法，和制造具有相同特性的半导体器件的方法。
本发明的其它特征和优点将在下面的说明部分中进行阐述，部分从说明部分中可明显看出，或可通过本发明的实践得到。在书面的说明书及权利要求书以及附图中具体地指出的结构可实现和得到本发明的目的及其它优点。
为达到这些和其它优点，根据本发明的目的，概要和概括所描述的，制造半导体器件的方法包括以下步骤：在半导体衬底上形成掺杂的第一硅层；在掺杂的第一硅层上形成含过量金属的金属硅化物层，使MSix中金属原子(M)与硅原子(Si)的比例满足条件0.5≤x＜2；以及在含过量金属的金属硅化物层上形成第二硅层。
为达到这些和其它优点，根据本发明的另一方面，提供一种制造半导体器件的方法，包括以下步骤：在衬底上形成杂质掺杂的硅层；以及使杂质掺杂的硅层中的杂质和输入的源气发生反应，在杂质掺杂的硅层上形成硅化物层。
应该理解以上的概述和以下的详细说明均为示例性和解释性的，意在为所要求的发明提供进一步的说明。
附图说明
可进一步理解本发明并构成本说明书的一部分的附图图示了本发明的实施例，并和描述部分一起介绍了本发明的基本原则。
在图中：
图1A～1C显示了制造半导体器件的第一个常规方法的工艺步骤剖面图；
图2A～2C显示了制造半导体器件的第二个常规方法的工艺步骤剖面图；
图3A～3C显示了根据本发明的第一优选实施例制造半导体器件的工艺步骤剖面图；
图4A～4D显示了根据本发明的第二优选实施例制造半导体器件的工艺步骤剖面图；
图5显示了根据本发明的第三优选实施例形成金属硅化物的方法的剖面图；
图6显示了根据本发明制造半导体器件的方法，淀积多晶硅层时PH3的流速与硅化钨层(WSix)的电阻率的关系图；
图7显示了根据本发明淀积多晶层时，不同的PH3的流速下溅射时间与硅化钨层(WSix)中硅原子/钨原子的比例的关系图；
图8显示了本发明的硅化钨层的成分与硅化钨层(WSix)的淀积温度的关系图；
图9显示了不同的源气体注入到本发明的掺杂的多晶硅层中形成的硅化钨层的反应温度与形成能量的关系图。
具体实施方式
现在详细介绍本发明的优选实施例，例子显示在附图中。图3A～3C显示了根据本发明的第一优选实施例制造半导体器件方法的工艺步骤剖面图，图4A～4D显示了根据本发明的第二优选实施例制造半导体器件的工艺步骤剖面图。减小半导体器件电阻率的polycide制造工艺可用于形成栅电极和位线。
参照图3A，根据本发明的第一优选实施例制造半导体器件的方法起始于在半导体衬底21上淀积80Å厚的第一氧化膜22，随后使用ICT(集成的工具组(Integrated ClusterTool))，在80Torr和660℃下形成1000Å厚的掺杂的多晶硅层23。使用混有50％的SiH4和1％的PH3的H2作源气淀积多晶硅层23。然后，将掺杂的多晶硅层23淀积其上的半导体衬底21转移到反应器中，用于淀积第一硅化钨层24，不暴露到大气中(即，不泄露的真空)。然后，第一硅化钨层24淀积在多晶硅层23上。使用WF6和SiH4或WF6和SiH2Cl2作源气淀积第一硅化钨层24；如果使用WF6和SiH4，流速分别为4和175sccm，淀积压力固定在0.9Trr，同时淀积温度在500～600℃范围内变化，最终淀积含过量钨的硅化钨层。即，淀积WSix满足条件0.5≤x＜2的硅化钨层。如果在低于555℃的温度淀积第一硅化钨层24，那么第一硅化钨层24将转变成非晶态，如果在高于555℃的温度淀积第一硅化钨层24，那么第一硅化钨层24为晶态和非晶态一起存在。并且，由于在形成第一硅化钨层24期间掺杂的多晶硅层23未暴露到大气，因此可免去用HF溶液清洗除去自然氧化膜的常规要求，在掺杂的多晶硅层表面上没有未掺杂层，使得第一硅化钨层24含的钨原子比硅原子多。如图3B所示，在含如氮气(N2)、氩气(Ar)、或NH3的含氮原子的气体环境中，在400～1100℃(最优选900～1000℃)的温度范围内进行30秒的RTA(快速热退火)。在该例中，第一硅化钨层24中的过量钨原子和掺杂的多晶硅层23发生反应，形成具有四方晶体结构的第二硅化钨层24a。具有四方晶体结构的第二硅化钨层24a的电阻率比常规热处理的硅过量的硅化钨的电阻率低。并且，在第一硅化钨层24的热处理工艺中，在含氮原子的气体环境下，在第二硅化钨层24a的表面上形成氮化硅膜25，不仅可防止N型或P型掺杂剂的扩散，也可用做保护膜。如图3C所示，形成栅电极的掩模用于各向异性腐蚀层叠的氮化硅膜25、第二硅化钨层24、多晶硅层23、第一氧化膜22中，形成栅盖帽氮化硅膜25a、硅化物层24b、栅电极23a以及栅氧化膜22a。LDD(轻掺杂的漏)区26形成在栅电极23a两侧的半导体衬底21内，在整个表面上形成第二氧化膜并进行各向异性腐蚀选择性地除去第二氧化膜，以在栅盖帽氮化膜25a、栅盖帽硅化钨层24b、栅电极23a以及栅氧化膜22a两侧形成侧壁绝缘膜27。然后，除了栅电极23a，重掺杂侧壁绝缘膜27两侧的半导体衬底21的部分，形成源/漏区28。
下面介绍根据本发明的第二实施例适用于形成位线的制造半导体器件的方法。
参照图4A，将N型杂质离子注入到P型半导体衬底21中，在P型半导体衬底21的某个部分中形成N型杂质注入层29。将氮化膜或氧化膜的层间绝缘层31淀积在整个表面上，并进行各向异性腐蚀露出N型杂质注入层29，在N型杂质注入层29上形成接触孔30。如图4B所示，在接触孔30中的表面和在层间绝缘层31上淀积多晶硅层32。此时，使用混有50％的SiH4和1％的PH3的H2作源气淀积多晶硅层32。然后，如图4C所示，将掺杂的多晶硅层32淀积其上的半导体衬底21转移到反应器中，用于淀积第一硅化钨层33，且不暴露到大气中。然后，第一硅化钨层33淀积在多晶硅层32上。如图3A所介绍的，使用WF6和SiH4或WF6和SiH2Cl2作源气淀积第一硅化钨层33；如果使用WF6和SiH4，流速分别为4和175sccm，淀积压力固定在0.9Torr，同时淀积温度在500～600℃范围内变化，最终淀积含过量钨的硅化钨层。即，淀积WSix满足条件0.5≤x＜2的硅化钨层。如果低于555℃的温度淀积第一硅化钨层33，那么第一硅化钨层33将转变成非晶态，如果在高于555℃的温度淀积第一硅化钨层33，那么第一硅化钨层33为晶态和非晶态一起存在。并且，由于在形成第一硅化钨层33期间掺杂的多晶硅层32未暴露到大气，因此可免去用HF溶液清洗除去自然氧化膜的常规要求，在掺杂的多晶硅层表面上没有未掺杂层，使得第一硅化钨层33含的钨原子比硅原子多。如图4D所示，在含如氮气(N2)、氩气(Ar)、或NH3的含氮原子的气体环境中，在400～1100℃(最优选900～1000℃)的温度范围内进行30秒的RTA(快速热退火)。此时，第一硅化钨层33中的过量钨原子和掺杂的多晶层32发生反应，形成具有四方晶体结构的第二硅化钨层33a。具有四方晶体结构的第二硅化钨层33a的电阻率比常规热处理的硅过量的硅化钨的电阻率低，是由于第二硅化钨层33a的晶粒尺寸大于常规的硅化钨层的晶粒尺寸。并且，在含氮原子的气体环境中热处理第一硅化钨层33时，随着晶粒尺寸变大，存在于第一硅化钨层33中的硅原子分离到第一硅化钨层33的表面，在第二硅化钨层33a的表面上形成氮化硅膜34，消耗了多晶硅层32，使其厚度变得更薄。氮化硅膜34可防止N型或P型掺杂剂在多晶硅层32中扩散。并且，在RTA工艺之前对第一硅化钨层33进行离子注入，将第一硅化钨层33转换成非晶态。即，由于第一硅化钨层33在非晶层上有晶体层，将剂量为1E15～5E15cm-3的磷(P)、硼(B)、或砷(As)的离子注入到晶体层中，对于磷(P)，注入能量为45～55KeV，对于硼(B)，注入能量为10～20KeV，对于砷(As)，注入能量为55～65KeV。
本发明的第二硅化钨层33a好于由热处理钨形成的常规硅化钨(WSi2)层，这是由于在热处理期间，在用半导体衬底21形成第二硅化钨层33a之前，本发明的第二硅化钨层33a不存在制造期间由半导体衬底21上的硅原子的过量反应造成的缺陷。这样，就完成了根据本发明的第二实施例制造半导体器件的方法。
在本发明的第三实施例中，在形成栅电极或数据线的方法中，硅层形成在金属硅化物层的上侧和下侧。图5显示了根据本发明的第三优选实施例形成金属硅化物的方法的剖面图。
ICT(集成的工具组(Integrated Cluster Tool))，在80Torr和660℃下形成1000Å厚的第一多晶硅层41并掺杂第一多晶硅层41。或者，可选择地，使用混有50％的SiH4和1％的PH3的H2作源气淀积多晶硅层得到掺杂的多晶硅层41。将第一多晶硅淀积其上的衬底转移到反应器中，用于淀积第一硅化钨层42，且不暴露到大气中(即，真空无泄露)。然后，第一硅化钨层42形成在掺杂的多晶硅层41上。此时，根据与第一或第二实施例相同的方法形成的第一硅化钨层42为非晶态或非晶和晶体共存，并含有过量的钨。第二多晶硅层43形成在第一硅化钨层42上，厚度为硅化钨层42的0.05～0.4倍，并在400～1100℃的范围内进行30秒的RTC(快速热退火)，在第一硅化钨层42和掺杂的第一和第二多晶硅层41和43中的过量的钨原子之间产生反应，从而形成四方晶体结构的第二硅化钨层。该四方晶体结构的第二硅化钨层显示出，不仅电阻率比常规的低，而且性质优于由第一和第二实施例形成的四方晶体结构的第二硅化钨层。即，在第一和第二实施例中热处理期间，硅原子由下层多晶硅层扩散到上层的第一硅化钨层，使第一硅化钨层中的晶粒尺寸变得更大，使第二硅化钨层弯曲。然而，在第三实施例中，在热处理期间，由于整个第一和第二多晶硅层的硅原子都流入第一硅化钨层中，所以没有弯曲。与第一和第二实施例类似，第三实施例中的金属和掺杂剂也发生变化。
下面结合附图介绍根据以上提到的方法形成的本发明的半导体器件的实验结果基础上的分析数据。图6显示了根据本发明制造半导体器件的方法，淀积多晶硅层时PH3的流速与硅化钨层(WSix)的电阻率的关系。图7显示了根据本发明淀积多晶硅层时，不同的PH3的流速下溅射时间与硅化钨层(WSix)中硅原子/钨原子的比例的关系图。图8显示了本发明的硅化钨层的成分与硅化钨层(WSix)的淀积温度的关系图。图9显示了不同的源气注入到本发明的掺杂的晶硅层中形成的硅化钨层的反应温度与形成能量的关系图。
首先，讨论淀积多晶硅层时，PH3的流速变化引起的硅化钨层(WSix)的电阻率和厚度的变化。
参照图6，在掺杂的多晶硅层中，随着磷(P)浓度的增加，即，PH3流速的增加，硅化钨层的厚度(即淀积速率)减小，与常规情况相比，硅化钨层的电阻率基本上降低。例如，当不存在PH3气体时，电阻率为905μΩ.cm，当PH3的流速分别为120sccm和240sccm时，电阻率为412μΩ.cm和310μΩ.cm。
其次，讨论淀积多晶硅时，由PH3的流速变化引起的硅原子与钨原子成分比的变化。下面介绍AES(俄歇电子能谱)分析数据，其中含过量钨的硅化钨层(WSix)形成在掺杂的多晶硅层和硅化钨层之间的界面，硅化钨层是通过在掺杂的多晶硅层上淀积钨形成的。
参照图7，随着PH3加到多晶硅层，多晶硅层中的掺杂剂浓度增加，在硅化钨层和多晶硅层之间的界面出现钨过量层；如果溅射到周期相同，当PH3流速较低时，形成含更多钨原子的硅化钨层。例如，当PH3流速为60sccm而不是240sccm时，硅化钨层含更多钨原子。淀积硅化钨层后，硅原子与钨原子成分比为0.5～2。
下面讨论硅化钨层的淀积温度的变化引起的硅化钨层成分比的变化。图8为其它条件相同时，在不同的温度下淀积硅化钨层(WSix)的XRD(X射线衍射)分析结果。
参见图8，分别在510℃、525℃、540℃、555℃、570℃、585℃、和600℃的不同温度下淀积硅化钨层时，温度低于555℃淀积的硅化钨层为非晶态，温度高于555℃淀积的硅化钨层为非晶态和晶态共存的状态。当硅化钨层的2θ(角)为30°和约40°时，X射线很强，可以得出X射线衍射的这些角度处硅化钨层的晶向为(111)。
此外，下面结合图8从热动力学的角度介绍本发明具有较好的电阻率和台阶覆盖的原因。图9显示了通过WF6和SiH2Cl2气体与掺杂的多晶硅层发生反应形成硅化钨层的情况下，反应温度与形成能量(ΔG)的关系。
WF6气体与P离子形成钨(W)和PF5的反应方程显示如下。
                                 (1)
形成硅化钨层(WSi2)的反应方程显示如下。
     (2)
在形成本发明的硅化钨的方法中，由于形成钨和PF5的反应(方程1)发生在形成硅化钨的反应(方程2)之前，含过量钨的硅化钨层(WSix)最后形成。此时，WSi2、PF5和WF6的形成焓(ΔHf)分别为-31.0、-265.73和62.48[kJ/gram.atom]。由于与WSi2或WF6形成焓相比，PF5的形成焓基本上很稳定，最先产生PF5。从实验的结果可以发现，当掺杂的多晶硅层暴露到大气时，在掺杂的多晶硅层表面产生的自然氧化膜(P2O5)内的磷原子(P)引起的反应也可以形成钨，这就是形成含过量钨的硅化钨层的一个原因。在涉及掺硼(B)或砷(As)的多晶硅层的工艺中也形成含过量钨的硅化钨层；BF3和AsF3作为反应产物形成在掺硼(B)或砷(As)的多晶硅层上，形成焓分别为-279.97和-196.44[kJ/gram.atom]。由于在硅化钨层之前由形成焓产生钨，所以形成含过量钨的硅化钨层。根据这种热动力学原则，除了钨，即使使用钛(Ti)或钽(Ta)也可以形成polycide层。当使用钛时，使用TiCl4、TiI2、SiH4、SiH2Cl2或类似气体做源气可以形成TiSi2，当使用钽时，使用TaCl5、SiH4、SiH2Cl2或类似气体做源气可以形成TaSi2。
本发明形成半导体器件的方法具有下述优点。
首先，在形成硅化钨层之后，含过量钨的硅化钨层和在热处理(特别是在RTA在NH3的环境中)形成的氮化硅膜减小了硅化钨层的电阻率，随后改善了器件性能。
第二，掺磷(P)、硼(B)、或砷(As)的多晶硅层具有很大的形成焓，由于它们的热动力学性质，在多晶硅层上形成硅化钨层时首先形成钨，这导致填充在接触孔中的硅化钨层的厚度增加，器件的封装密度变得更大，因此改善了台阶覆盖。
第三，当多晶硅形成在硅化钨层的上侧和下侧时，可以得到更平坦的硅化钨层，在淀积第二多晶硅层之后热处理之前，在大气中保存期间，可完全防止如氧气的杂质扩散进入硅化钨层的内部，这样可保留硅化钨层的性质。
对于本领域的技术人员来说很显然在本发明的制造半导体器件的方法中做出不同的修改和变化并不脱离本发明的精神或范围。因此，本发明意在由权利要求及其等同物的范围覆盖本发明的修改和变形。

Claims (20)

1.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底上形成掺杂的第一硅层；
在掺杂的第一硅层上形成含过量金属的金属硅化物层，使MSix中金属原子(M)与硅原子(Si)的比例满足条件0.5≤x＜2；以及
在含过量金属的金属硅化物层上形成第二硅层。
2.根据权利要求1的方法，其中掺杂的第一硅层的掺杂剂为硼(B)、磷(P)、或砷(As)。
3.根据权利要求2的方法，其中当掺杂的第一硅层的掺杂剂为磷(P)、时，使用含SiH4和PH3作源气形成掺杂的第一硅层。
4.根据权利要求1的方法，其中在硅化物层中含有选自钨(W)、钛(Ti)、或钽(Ta)之一的过量的金属。
5.根据权利要求4的方法，其中使用WF6和SiH4或WF6和SiH2Cl2作源气使硅化物层含有过量的钨。
6.根据权利要求4的方法，其中使用TiCl4、TiI2、SiH4、或SiH2Cl2做源气使硅化物层含有过量的钛(Ti)。
7.根据权利要求4的方法，其中使用TaCl5、SiH4、或SiH2Cl2做源气使硅化物层含有过量的钽(Ta)。
8.根据权利要求1的方法，还包括热处理含有过量金属的硅化物层的步骤。
9.根据权利要求8的方法，其中在400℃～1100℃的温度范围内进行热处理。
10.根据权利要求9的方法，其中热处理在含氮原子的气体环境中进行，以在含有过量金属的硅化物层上形成保护膜。
11.根据权利要求1的方法，其中形成的硅化物层为非晶态。
12.根据权利要求11的方法，其中通过在低于555℃的温度下淀积硅化物层形成硅化物层，以使硅化物层为非晶态。
13.根据权利要求1的方法，其中在掺杂的第一硅层上形成含过量金属的硅化物层的步骤中，在没有泄露的真空中形成硅化物层，以防止掺杂的硅层暴露到大气中。
14.根据权利要求1的方法，其中第一和第二硅层由多晶硅层形成。
15.根据权利要求1的方法，其中形成的含过量金属的硅化物层为非晶态和晶态共存。
16.根据权利要求15的方法，其中通过在高于555℃的温度下淀积硅化物层形成硅化物层，以使形成的硅化物层含过量的金属，并且非晶态和晶态共存。
17.一种制造半导体器件的方法，包括以下步骤：
在衬底上形成杂质掺杂的硅层；以及
使杂质掺杂的硅层中的杂质和输入的源气发生反应，在杂质掺杂的硅层上形成硅化物层。
18.根据权利要求17的方法，其中输入的源气包括第一气体和第二气体，通过第一气体和杂质掺杂的硅层中的杂质之间的金属分离反应和第一和第二气体之间的硅化反应形成含过量金属的硅化物层。
19.根据权利要求17的方法，其中杂质掺杂的硅层中的杂质为磷(P)、硼(B)、或砷(As)。
20.根据权利要求17的方法，其中第一气体为WF6，第二气体为SiH4或SiH2Cl2。
CN97126367A 1997-09-29 1997-11-27 半导体器件的制造方法 Expired - Fee Related CN1130758C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1019970049798A KR100463597B1 (ko) 1997-09-29 1997-09-29 반도체소자의제조방법
KR49798/97 1997-09-29
KR49798/1997 1997-09-29

Publications (2)

Publication Number Publication Date
CN1213168A CN1213168A (zh) 1999-04-07
CN1130758C true CN1130758C (zh) 2003-12-10

Family

ID=19521931

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97126367A Expired - Fee Related CN1130758C (zh) 1997-09-29 1997-11-27 半导体器件的制造方法

Country Status (4)

Country Link
EP (1) EP0905752B1 (zh)
KR (1) KR100463597B1 (zh)
CN (1) CN1130758C (zh)
DE (1) DE69841668D1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100525085B1 (ko) * 1999-06-10 2005-11-01 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
US7449410B2 (en) 2005-08-02 2008-11-11 Micron Technology, Inc. Methods of forming CoSi2, methods of forming field effect transistors, and methods of forming conductive contacts
US8183107B2 (en) * 2009-05-27 2012-05-22 Globalfoundries Inc. Semiconductor devices with improved local matching and end resistance of RX based resistors
KR101131953B1 (ko) * 2010-07-30 2012-04-04 주식회사 하이닉스반도체 반도체장치의 매립게이트 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57134928A (en) * 1981-02-16 1982-08-20 Toshiba Corp Manufacture of semiconductor device
DE3326142A1 (de) * 1983-07-20 1985-01-31 Siemens AG, 1000 Berlin und 8000 München Integrierte halbleiterschaltung mit einer aus aluminium oder aus einer aluminiumlegierung bestehenden aeusseren kontaktleiterbahnebene
US4504521A (en) * 1984-03-22 1985-03-12 Rca Corporation LPCVD Deposition of tantalum silicide
KR900001247B1 (ko) * 1985-09-11 1990-03-05 미쓰비시 뎅기 가부시끼가이샤 반도체 장치
JPS63120419A (ja) * 1986-11-10 1988-05-24 Matsushita Electronics Corp 半導体装置の製造方法
KR900002449A (ko) * 1988-07-18 1990-02-28 강진구 반도체 소자의 콘택 배선방법
KR910013496A (ko) * 1989-12-31 1991-08-08 김광호 반도체 장치의 제조방법
KR920015622A (ko) * 1991-01-31 1992-08-27 원본미기재 집적 회로의 제조방법
US5462895A (en) * 1991-09-04 1995-10-31 Oki Electric Industry Co., Ltd. Method of making semiconductor device comprising a titanium nitride film
EP0651436A1 (en) * 1993-10-22 1995-05-03 AT&T Corp. Tungsten conductors formation process for semiconductor integrated circuits
JP2891092B2 (ja) * 1994-03-07 1999-05-17 日本電気株式会社 半導体装置の製造方法
US5472896A (en) * 1994-11-14 1995-12-05 United Microelectronics Corp. Method for fabricating polycide gate MOSFET devices
EP0746027A3 (en) * 1995-05-03 1998-04-01 Applied Materials, Inc. Polysilicon/tungsten silicide multilayer composite formed on an integrated circuit structure, and improved method of making same
US6376372B1 (en) * 1995-06-02 2002-04-23 Texas Instruments Incorporated Approaches for mitigating the narrow poly-line effect in silicide formation

Also Published As

Publication number Publication date
KR19990027357A (ko) 1999-04-15
EP0905752A2 (en) 1999-03-31
KR100463597B1 (ko) 2005-02-28
EP0905752A3 (en) 1999-10-13
CN1213168A (zh) 1999-04-07
EP0905752B1 (en) 2010-05-19
DE69841668D1 (de) 2010-07-01

Similar Documents

Publication Publication Date Title
CN1309052C (zh) 用于制造垂直dram中的钨/多晶硅字线结构的方法及由此制造的器件
US6562730B2 (en) Barrier in gate stack for improved gate dielectric integrity
CN1104042C (zh) 半导体器件的制造方法
US20050145897A1 (en) Manufacturing method of semiconductor device
US20080179746A1 (en) Wiring structures of semiconductor devices and methods of forming the same
JP2005101141A (ja) 半導体集積回路装置およびその製造方法
CN1179402C (zh) 半导体器件制作工艺
CN1705084A (zh) 形成场效应晶体管的金属硅化栅极的方法
US7544597B2 (en) Method of forming a semiconductor device including an ohmic layer
CN1213845A (zh) 用于减少栅极结构中掺杂剂向外扩散的方法和装置
CN1269223C (zh) 半导体器件及其制造方法
US7399701B2 (en) Semiconductor device manufacturing method including forming a metal silicide layer on an indium-containing layer
US6221762B1 (en) Method for fabricating semiconductor device having improved step coverage and low resistivity contacts
CN1130758C (zh) 半导体器件的制造方法
US20080188055A1 (en) Metal-insulator-metal structure and method of forming the same
US20120068343A1 (en) Semiconductor device and method for manufacturing the same
CN1222754A (zh) 在硅化物膜上进行化学汽相淀积的方法和设备
CN102468150B (zh) 半导体器件的形成方法
KR100340899B1 (ko) 실리사이드층 형성방법
EP0926711A2 (en) Gate electrode fabrication method
KR19990025246A (ko) 반도체 소자의 제조방법
KR100475897B1 (ko) 반도체소자의제조방법
JPH07263373A (ja) 半導体装置の製造方法
US20080073692A1 (en) Semiconductor chip and method of forming the same
KR20000024718A (ko) 티타늄 폴리사이드 형성 방법

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20031210

Termination date: 20131127