CN113066411B - 显示基板及显示面板 - Google Patents

Abstract

本申请实施例提供的显示基板及显示面板，涉及显示技术领域。在显示基板中，第一多路控制电路位于显示面板区，第二多路控制电路及屏体检测电路位于非显示面板区。上述设置，一方面，可以将屏体检测电路置于非显示面板区中，可以使显示面板区的边框区域更窄；另一方面，屏体检测电路中的器件可以做的更大，器件的驱动能力更强，在进行屏体检测时屏体检测电路提供的显示测试信号对数据信号线充电更加充足，保证显示面板区的测试显示效果。另外，上述结构相当于屏体检测电路输出的多路信号直接与对应的数据信号线连接，如此屏体检测电路的电路连接方式及驱动时序都无需调整，可以保证屏体检测时有足够时间对数据信号线充电。

Description

显示基板及显示面板

技术领域

本申请涉及显示技术领域，具体而言，涉及一种显示基板及显示面板。

背景技术

OLED(Organic Light-Emitting Diode，有机发光二极管)显示屏因具有自发光、驱动电压低、发光效率高、响应时间短、清晰度与对比度高等诸多优点，而被消费者青睐。随着消费者对OLED显示屏的屏占比要求越来越高，提高屏占比成为各大生产厂商的迫切需求。

发明内容

为了克服上述技术背景中所提及的技术问题，本申请实施例提供一种显示基板及显示面板。

本申请的第一方面，提供一种显示基板，包括显示面板区及位于所述显示面板区周边的非显示面板区；

所述显示基板包括屏体检测电路、第一多路控制电路及第二多路控制电路；

所述屏体检测电路通过所述第一多路控制电路与所述第二多路控制电路连接，所述第二多路控制电路与所述显示面板区中为像素单元提供数据信号的数据信号线连接，其中，所述屏体检测电路及所述第二多路控制电路位于所述非显示面板区，所述第一多路控制电路位于所述显示面板区；

所述屏体检测电路输出的多路信号经由所述第一多路控制电路合路后，再经由所述第二多路控制电路分路后输送到对应的数据信号线中，以对所述显示面板区进行屏体检测，其中，所述屏体检测电路输出的多路信号与所述第二多路控制电路分路后的多路信号相同。

在上述结构中，第二多路控制电路位于显示面板区，第一多路控制电路及屏体检测电路位于非显示面板区，屏体检测电路通过第一多路控制电路与第二多路控制电路连接。上述设置，一方面，可以将屏体检测电路置于非显示面板区中，减少屏体检测电路对显示面板区中边框区域空间的占用，可以使显示面板区的边框区域更窄，以提高屏占比；另一方面，将屏体检测电路置于非显示面板区相比于将屏体检测电路置于显示面板区，屏体检测电路中的器件可以做的更大，器件的驱动能力更强，在进行屏体检测时屏体检测电路提供的屏检测试信号对数据信号线充电更加充足，可以保证显示面板区在屏体检测时的显示效果。另外，上述结构相当于屏体检测电路输出的多路信号直接与对应的数据信号线连接，如此屏体检测电路的电路连接方式及驱动时序都无需调整，不需要新增控制信号，可以保证屏体检测时有足够时间对数据信号线充电。

在本申请的一种可能实施例中，所述第一多路控制电路的输出端与所述第二多路控制电路的输入端连接；

所述第一多路控制电路的输入端输入的多路信号与所述第二多路控制电路的输出端输出的多路信号对应。

在本申请的一种可能实施例中，所述显示面板区采用V-style4的像素排布。

在本申请的一种可能实施例中，所述屏体检测电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管及第五晶体管；

所述第一晶体管的输入端及所述第五晶体管的输入端连接第一颜色数据信号线，所述第二晶体管的输入端及所述第四晶体管的输入端连接第二颜色数据信号线，所述第三晶体管的输入端连接第三颜色数据信号线；

所述第一晶体管的控制端及所述第四晶体管的控制端连接第一控制信号线，所述第二晶体管的控制端及所述第五晶体管的控制端连接第二控制信号线，所述第三晶体管的控制端连接第三控制信号线；

所述第一晶体管的输出端与所述第二晶体管的输出端连接，所述第四晶体管的输出端与所述第五晶体管的输出端连接。

在本申请的一种可能实施例中，所述第一多路控制电路包括多个第一晶体管组，所述第一晶体管组包括第六晶体管及第七晶体管；

在每一所述第一晶体管组中，所述第六晶体管的输入端和所述第七晶体管的输入端分别与所述屏体检测电路中不同的输出端连接，其中，所述屏体检测电路的输出端包括所述第一晶体管与所述第二晶体管的输出端、所述第四晶体管与所述第五晶体管的输出端或所述第三晶体管的输出端；

所述第六晶体管的控制端与第一多路控制信号线连接，所述第七晶体管的控制端与第二多路控制信号线连接；

所述第六晶体管的输出端与所述第七晶体管的输出端连接作为所述第一晶体管组的输出端。

在本申请的一种可能实施例中，所述第二多路控制电路包括第二晶体管组，所述第二晶体管组包括第八晶体管和第九晶体管；

在每一所述第二晶体管组中，所述第八晶体管的输入端与所述第九晶体管的输入端连接作为所述第二晶体管组的输入端；

所述第二晶体管组的输入端与所述第一晶体管组的输出端连接；

所述第八晶体管的控制端与所述第一多路控制信号线连接，所述第九晶体管的控制端与所述第二多路控制信号线连接；

所述第八晶体管的输出端与所述第九晶体管的输出端分别连接不同的数据信号线，其中，所述第八晶体管的输出端输出的信号与所述第六晶体管输入端输入的信号相同，所述第九晶体管的输出端输出的信号与所述第七晶体管输入端输入的信号相同。

在本申请的一种可能实施例中，所述第六晶体管的输入端连接所述第一晶体管及第二晶体管的输出端或所述第四晶体管及第五晶体管的输出端时，对应的所述第八晶体管的输出端连接第一颜色像素单元与第二颜色像素单元共用的数据信号线，所述第六晶体管的输入端连接所述第三晶体管的输出端时，对应的所述第八晶体管的输出端连接第一颜色像素单元的数据信号线；

所述第七晶体管的输入端连接所述第一晶体管及第二晶体管的输出端或所述第四晶体管及第五晶体管的输出端时，对应的所述第九晶体管的输出端连接第一颜色像素单元与第二颜色像素单元共用的数据信号线，所述第七晶体管的输入端连接所述第三晶体管的输出端时，对应的所述第九晶体管的输出端连接第一颜色像素单元的数据信号线。

在本申请的一种可能实施例中，还包括切割线，所述切割线将所述显示面板区与所述非显示面板区分割开，所述第二多路控制电路位于所述切割线的一侧，所述第一多路控制电路和所述屏体检测电路位于所述切割线的另一侧。

在本申请实施例中，所述第二晶体管组的输入端与所述第一晶体管组的输出端通过一信号线连接。

本申请的第二方面，还提供一种显示面板，所述显示面板包括第一方面提供的显示基板的显示面板区。

本申请实施例提供的显示基板及显示面板，在显示基板中，第二多路控制电路位于显示面板区，第一多路控制电路及屏体检测电路位于非显示面板区，屏体检测电路通过第一多路控制电路与第二多路控制电路连接。上述设置，一方面，可以将屏体检测电路置于非显示面板区中，减少屏体检测电路对显示面板区中边框区域空间的占用，可以使显示面板区的边框区域更窄，以提高屏占比。另一方面，将屏体检测电路置于非显示面板区相比于将屏体检测电路置于显示面板区，屏体检测电路中的器件可以做的更大，器件的驱动能力更强，在进行屏体检测时屏体检测电路提供的屏检测试信号对数据信号线的充电更加充足，可以保证显示面板区在屏体检测时的显示效果。另外，上述结构相当于屏体检测电路输出的多路信号直接与对应的数据信号线连接，如此屏体检测电路的电路连接方式及驱动时序都无需调整，不需要新增控制信号，可以保证屏体检测时有足够时间对数据信号线充电。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为V-Style4的像素排布示意图；

图2为采用图1中像素排布的显示面板的边框区域电路示意图；

图3为Pentile的像素排布示意图；

图4为采用图3中像素排布的显示面板的一种外置屏体检测电路的电路示意图；

图5为本申请实施例提供的显示基板的结构示意图；

图6为图5中显示面板区外置屏体检测电路的结构示意图；

图7为本申请实施例提供的一种外置屏体检测电路的电路示意图；

图8为本申请实施例提供的图7所示电路的时序图；

图9为本申请实施例提供的两行V-Style4排布像素的驱动示意图；

图10为对图9像素排布进行仿真的信号时序图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本申请的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

需要说明的是，在不冲突的情况下，本申请的实施例中的不同特征之间可以相互结合。

请参照图1及图2，图1示出了V-Style4的像素排布示意图，图2示出了采用图1中像素排布的显示面板中屏体检测电路(图中CT电路)与多路控制电路(图中Demux电路)的分布图，其中CT电路和Demux电路均分布在显示面板的边框区域中，CT电路可以用于对显示面板进行屏体检测，Demux电路可以用于减少芯片提供的源信号通道数量，CT电路只在屏体检测时会使用到。在V-Style4的像素排布中，R像素单元和B像素单元共用一条数据信号线(Data线)，G像素单元单独用一条数据信号线，CT电路和Demux电路均与数据信号线连接。为了解决背景技术中提及的技术问题，一种可能的解决方案是将CT电路外置到显示面板之外，在裁切显示基板之前对显示面板进行屏体测试，在屏体测试完成后通过裁切将CT电路去除，在显示面板的边框区域只包括Demux电路，以此降低显示面板中边框区域的宽度。

由于显示面板内包括Demux电路，在将CT电路外置到显示面板外时，需要对电路进行重新设计，下面结合图3及图4，对Pentile像素排布的显示面板的CT电路外置方案进行介绍，其中，图3示出了Pentile的像素排布示意图，图4示出了采用图3中像素排布的显示面板的CT电路外置的电路图。

在Pentile的像素排布中，R像素单元和B像素单元共用一数据信号线，G像素单元单独用一数据信号线。在CT电路中，第一颜色数据信号线D-R与晶体管T1的输入端连接，该晶体管T1的控制端与第一控制线D-SW1连接；第二数据信号线D-B与晶体管T2的输入端连接，该晶体管T2的控制端与第二控制线D-SW2连接；第三数据信号线D-G与晶体管T3的输入端连接，晶体管T3的控制端与第三控制线D-SW3连接，晶体管T1、晶体管T2及晶体管T3的输出端连接在一起作为CT电路的输出端。在Demux电路中，晶体管T4的输入端和晶体管T5的输入端连接在一起作为Demux电路的输入端，CT电路的输出端与Demux电路的输入端通过信号线(S<1>和S<2>)连接，晶体管T4的控制端与第一多路控制信号线D_mux1连接，晶体管T5的控制端与第二多路控制信号线D_mux2连接，晶体管T4的输出端与R像素单元和B像素单元共用的数据信号线连接，晶体管T5的输出端与G像素单元使用的数据信号线连接。上述电路可以在CT电路外置到显示面板外(图中切割线的下方)时，进行屏体检测。

然而，发明人在采用上述电路设计对V-Style4的像素排布的显示面板进行检测时，发现上述方案并不适用。发明人通过分析发现，请再次结合图2及图4，在V-Style4的像素排布的显示面板中，与数据信号线D<2>连接的Demux电路中的晶体管的控制端连接的是第二多路控制信号线D_mux2，而与数据信号线D<5>连接的Demux电路中的晶体管的控制端连接的是第一多路控制信号线D_mux1。在采用图4中方式将图2中的CT电路外置时，第一多路控制信号线D_mux1和第二多路控制信号线D_mux2均能控制G像素单元的数据信号，这与图2中G像素单元的数据信号只能由第二多路控制信号线D_mux2不同，这会导致CT电路在屏体检测时信号错充，无法实现屏体检测。由此可见，图4中所示的CT外置的电路并不适用于V-Style4的像素排布的显示面板。

为了解决上述技术问题，发明人创新性地设计了以下的技术方案，通过在显示面板区设置第二多路控制电路，在非显示面板区设置第一多路控制电路及屏体检测电路，可以减少屏体检测电路对显示面板区中边框区域空间的占用，使得显示面板的下边框更窄。另外，屏体检测电路输出的多路信号与第二多路控制电路分路后的信号相同，相当于屏体检测电路输出的多路信号直接与对应的数据信号线连接。如此，屏体检测电路无需新增控制信号，时序无需变动，时序调整空间较大可以保证屏体检测时有足够时间充电。下面将结合附图对本申请的具体实现方案进行详细说明。

为了更好的描述本申请实施例提供的技术方案，请参照图5及图6，图5示出了本申请实施例提供的显示基板的结构示意图，图6示出了位于图5中显示面板区与非显示面板区的电路分布图。

显示基板1可以包括显示面板区10及位于显示面板区10周边的非显示面板区20，在显示基板1上可以同时制作多个显示面板区10。

在本申请实施例中，显示基板1还可以包括屏体检测电路110、第一多路控制电路120及第二多路控制电路130。屏体检测电路110通过第一多路控制电路120与第二多路控制电路130连接，第一多路控制电路120与显示面板区10中为像素单元提供数据信号的数据信号线(比如，图中示例的部分数据信号线D<1>～D<6>)连接。屏体检测电路110及第一多路控制电路120位于非显示面板区20，第二多路控制电路130位于显示面板区10。

屏体检测电路110的输出信号经由第一多路控制电路120合路，再经由第二多路控制电路130分路后输送到对应的数据信号线中，以对显示面板区10进行屏体检测，屏体检测电路110输出的多路信号与第二多路控制电路130分路后的多路信号相同。

上述提供的显示基板1，屏体检测电路110与第一多路控制电路120位于非显示面板区20，第二多路控制电路130位于显示面板区10。屏体检测电路110通过第一多路控制电路120与第二多路控制电路130连接，屏体检测电路110输出的多路信号与第二多路控制电路130分路后的多路信号相同。上述设置，一方面，可以将屏体检测电路110置于非显示面板区120中，减少屏体检测电路110对显示面板区10中边框区域空间的占用，可以使显示面板区10的边框区域更窄，提高屏占比。另一方面，将屏体检测电路130置于非显示面板区20相比于将屏体检测电路130置于显示面板区10，屏体检测电路130中的器件可以做的更大，器件的驱动能力更强，在进行屏体检测时屏体检测电路130提供的显示测试信号能对数据信号线充电更加充足，保证显示面板区10的测试显示效果。另外，上述结构相当于屏体检测电路110输出的多路信号直接与对应的数据信号线连接，如此屏体检测电路110的电路连接方式及驱动时序都无需调整，不需要新增控制信号，可以保证屏体检测时有足够时间对数据信号线充电。

进一步地，第一多路控制电路120与第二多路控制电路130具有对称的电路结构，即在本申请实施例中，第一多路控制电路120的输出端与第二多路控制电路130的输入端连接，第一多路控制电路120的输入端输入的多路信号与所述第二多路控制电路130的输出端输出的多路信号对应。如此设计，可以使位于非显示面板区20的屏体检测电路110的连接关系无需改变，版图设计较为简单。

在本申请实施例中，显示面板区可以采用V-style4的像素排布，在显示面板区中R像素单元与B像素单元共用一数据信号线，G像素单元单独使用一数据信号线。

下面以采用V-style4像素排布的显示面板的外置屏体检测电路为例进行说明。请参照图7，图7示出了本申请实施例提供的一种外置屏体检测电路的电路示意图。

在本实施例中，屏体检测电路110可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4及第五晶体管T5。第一晶体管T1的输入端及第五晶体管T5的输入端连接第一颜色数据信号线D_R，第二晶体管T2的输入端及第四晶体管T4的输入端连接第二颜色数据信号线D_B，第三晶体管T3的输入端连接第三颜色数据信号线D_G。

第一晶体管T1的控制端及第四晶体管T4的控制端连接第一控制信号线D_SW1，第二晶体管T2的控制端及第五晶体管T5的控制端连接第二控制信号线D_SW2，第三晶体管T3的控制端连接第三控制信号线D_SW3。第一晶体管T1的输出端与第二晶体管T2的输出端连接，第四晶体管T4的输出端与第五晶体管T5的输出端连接。

第一多路控制电路120可以包括多个第一晶体管组121，第一晶体管组121可以包括第六晶体管T6及第七晶体管T7。第六晶体管T6和第七晶体管T7的输入端分别与屏体检测电路110中不同的输出端连接，其中，屏体检测电路110的输出端可以包括第一晶体管T1与第二晶体管T2的输出端、第四晶体管T4与第五晶体管T5的输出端或第三晶体管T3的输出端。

第六晶体管T6的控制端与第一多路控制信号线D_Mux1连接，第七晶体管T7的控制端与第二多路控制信号线D_Mux2连接。第六晶体管T6的输出端与第七晶体管T7的输出端作为第一晶体管组121的输出端。

在本申请实施例中，第二多路控制电路130还可以包括多个第二晶体管组131，第二晶体管组131可以包括第八晶体管T8和第九晶体管T9。在第二晶体管组131中，第八晶体管T8的输入端与第九晶体管T9的输入端连接作为第二晶体管组131的输入端，第二晶体管组131的输入端与第一晶体管组121的输出端连接。

第八晶体管T8的控制端与第一多路控制信号线D_Mux1连接，第九晶体管T9的控制端与第二多路控制信号线D_Mux2连接。第八晶体管T8的输出端与第九晶体管T9的输出端连接不同的数据信号线。其中，第八晶体管T8的输出端输出的信号与第六晶体管T6输入端输入的信号相同，第九晶体管T9的输出端输出的信号与第七晶体管T7输入端输入的信号相同。

进一步地，在本申请实施例中，在第六晶体管T6的输入端连接第一晶体管T1及第二晶体管T2的输出端或第四晶体管T4及第五晶体管T5的输出端时，对应的第八晶体管T8的输出端连接第一颜色像素单元与第二颜色像素单元共用的数据信号线，比如图中的D<1>、D<3>、D<4>及D<6>。在第六晶体管T6的输入端连接第三晶体管T3的输出端时，对应的第八晶体管T8的输出端连接第三颜色像素单元的数据信号线，比如图中的D<2>及D<5>。

在第七晶体管T7的输入端连接第一晶体管T1及第二晶体管T2的输出端或第四晶体管T4及第五晶体管T5的输出端时，对应的第九晶体管T9的输出端连接第一颜色像素单元与第二颜色像素单元共用的数据信号线，比如图中的D<1>、D<3>、D<4>及D<6>。在第七晶体管T7的输入端连接第三晶体管T3的输出端时，对应的第九晶体管T9的输出端连接第三颜色像素单元的数据信号线，比如图中的D<2>及D<5>。

在本申请实施例中，第一颜色像素单元对应红色像素单元，第二颜色像素单元对应蓝色像素单元，第三颜色像素单元对应绿色像素单元。

请再次参照图7，显示基板1还可以包括切割线140，切割线140将显示面板区10与非显示面板区20分隔开，第二多路控制电路130位于切割线140的一侧，第一多路控制电路120和屏体检测电路110位于切割线140的另一侧。在裁切显示基板1时，可以沿切割线140进行切割，以将位于非显示面板区20的第一多路控制电路120和屏体检测电路110与显示面板区10分离，得到的显示面板区10的边框区域中只包括第二多路控制电路130。

在本申请实施例中，第二晶体管组131的输入端与对应第一晶体管组121的输出端通过一信号线连接，比如，第二晶体管组131的输入端与第一晶体管组121的输出端可以通过源信号线S<1>、S<2>及S<3>连接。

在本申请实施例中，上述晶体管可以是P型晶体管，上述晶体管的输入端可以为晶体管的源极，上述晶体管的输出端可以为晶体管的漏极，上述晶体管的控制端可以为晶体管的栅极。

请参照图8，图8示出了本申请实施例提供图7中电路的时序图，其中，第一控制信号线D_SW1与第二控制信号线D_SW2隔行打开信号，如图所示，第一控制信号线D_SW1的控制信号D_SW1在第N行打开，第二控制信号线D_SW2的控制信号D_SW2在第N+1行打开。第N行对应的行周期包括时间段t1～t7，第N+1行对应的行周期包括时间段t8～t14。

在第N行的行周期中，在t1时间段，D_Mux1信号与D_Mux2信号为高电平，第一多路控制电路120与第二多路控制电路130中的晶体管关闭，屏体检测电路110的测试信号无法传输到显示面板区10的数据信号线D<1>～D<6>中。在t2时间段，D_Mux1信号为低电平，D_Mux2信号为高电平，D_SW1信号为低电平，D_SW2信号为高电平及D_SW3信号为低电平，第一晶体管T1、第三晶体管T3、第四晶体管T4、第六晶体管T6及第八晶体管T8打开。输入的D_R信号通过第一晶体管T1、第六晶体管T6及第八晶体管T8写入数据信号线D<1>，输入的D_B信号通过第四晶体管T4、第六晶体管T6及第八晶体管T8写入数据信号线D<3>，输入的D_G信号通过第三晶体管T3、第六晶体管T6及第八晶体管T8写入数据信号线D<5>。在t3时间段，D_Mux1信号与D_Mux2信号为高电平，第一多路控制电路120与第二多路控制电路130中的晶体管关闭，屏体检测电路110的输入信号无法传输到显示面板区10的数据信号线。在t4时间段，D_Mux1信号为高电平，D_Mux2信号为低电平，D_SW1信号为低电平，D_SW2信号为高电平及D_SW3信号为低电平，第一晶体管T1、第三晶体管T3、第四晶体管T4、第七晶体管T7及第九晶体管T9打开，输入的D_R信号通过第一晶体管T1、第七晶体管T7及第九晶体管T9写入数据信号线D<4>，输入的D_B信号通过第四晶体管T4、第七晶体管T7及第九晶体管T9写入数据信号线D<6>，输入的D_G信号通过第三晶体管T3、第七晶体管T7及第九晶体管T9写入数据信号线D<2>。在t5时间段，D_Mux1信号和D_Mux2信号为高电平，第一多路控制电路110与第二多路控制电路120中的晶体管关闭，屏体检测电路130的输入信号无法传输到显示面板区10的数据信号线。在t6-t7时间段，SCK信号为低电平，第N行像素被扫描到，将t2时间段与t4时间段写入数据信号线的数据信号写入到对应像素单元的存储电容中，完成该行周期中的数据写入。

在第N+1行的行周期中，在t8时间段，D_Mux1信号与D_Mux2信号为高电平，第一多路控制电路120与第二多路控制电路130中的晶体管关闭，屏体检测电路110的输入信号无法传输到显示面板区10的数据信号线D<1>～D<6>中。在t9时间段，D_Mux1信号为低电平，D_Mux2信号为高电平，D_SW1信号为高电平、D_SW2信号为低电平及D_SW3信号为低电平，第二晶体管T2、第三晶体管T3、第五晶体管T5、第六晶体管T6及第八晶体管T8打开，输入的D_R信号通过第五晶体管T5、第六晶体管T6及第八晶体管T8写入数据信号线D<3>，输入的D_B信号通过第二晶体管T2、第六晶体管T6及第八晶体管T8写入数据信号线D<1>，输入的D_G信号通过第三晶体管T3、第六晶体管T6及第八晶体管T8写入数据信号线D<5>。在t10时间段，D_Mux1信号与D_Mux2信号为高电平，第一多路控制电路110与第二多路控制电路120中的晶体管关闭，屏体检测电路130的输入信号无法传输到显示面板区10的数据信号线。在t11时间段，D_Mux1信号为高电平，D_Mux2信号为低电平，D_SW1信号为高电平，D_SW2信号为低电平，D_SW3信号为低电平，第二晶体管T2、第三晶体管T3、第五晶体管T5、第七晶体管T7及第九晶体管T9打开，输入的D_R信号通过第五晶体管T5、第七晶体管T7及第九晶体管T9写入数据信号线D<6>；输入的D_B信号通过第二晶体管T2、第七晶体管T7及第九晶体管T9写入数据信号线D<4>；输入的D_G信号通过第三晶体管T3、第七晶体管T7及第九晶体管T9写入数据信号线D<2>。在t12时间段，D_Mux1信号和D_Mux2信号为高电平，第一多路控制电路110与第二多路控制电路120中的晶体管关闭，屏体检测电路130的输入信号无法传输到显示面板区10的数据信号线。在t13～t14时间段，SCK信号为低电平，第N+1行像素被扫描到，将t9时间段与t11时间段写入数据信号线的数据信号写入到对应像素单元的存储电容中，完成该行周期中的数据写入。

通过上述分析，可以通过D_MUX1、D_MUX2、D_SW1、D_SW2及SCK信号可以对共用数据信号线的R像素单元与B像素单元进行选择性点亮。

下面在结合图9及图10对上述外置屏体检测电路进行仿真测试，其中图9示出了两行V-Style4排布像素的驱动示意图，图10为对应图9驱动示意图进行仿真的信号时序图。仿真时可以显示单红色画面，即屏体检测电路110的输入信号可以为D_R＝2V、D_B＝6.5V及D_G＝6.5。

在第一行扫描信号Scan-Row1打开时(Scan-Row1为低电平时)，第一行位置处的D<1>线电压为2V，第一行的R像素单元被点亮；第一行位置处的D<2>线电压为6.5V，第一行的G像素单元被关闭；第一行位置处的D<3>线电压为6.5V，第一行的B像素单元被关闭。

在第二行扫描信号Scan-Row2打开时(Scan-Row2为低电平时)，第二行位置处的D<1>线电压为6.5V，第二行的B像素单元被关闭；第二行位置处的D<2>线电压为6.5V，第二行的G像素单元被关闭；第二行位置处的D<3>线电压为2V，第二行的R像素单元被点亮。

通过上述的仿真过程的介绍可知，本申请实施例提供的电路结构能够实现屏体检测功能。

本申请实施例提供的技术方案，相当于屏体检测电路输出的多路信号直接与对应的数据信号线连接。本申请实施例虽然只描述了V-style4的像素排布的屏体检测电路的外置方案，可以理解的是，针对其他第一颜色像素单元与第二颜色像素单元共用的数据信号线的情形，本申请实施例提供的技术方案依然适用，比如，本申请实施例提供的技术方案也可以适用Pentile的像素排布。

本申请实施例还提供一种显示面板，该显示面板包括上面描述的显示基板通过切割掉非显示面板区得到的显示面板区。显示面板的边框区域因只包括一个多路控制电路，可以将显示面板的边框区域变窄，利于提高显示面板的屏占比。

本申请实施例提供的显示基板及显示面板，在显示基板中，屏体检测电路与第一多路控制电路位于非显示面板区，第二多路控制电路位于显示面板区。屏体检测电路通过第一多路控制电路与第二多路控制电路连接，屏体检测电路输出的多路信号与第二多路控制电路分路后的多路信号相同。上述设置，一方面，可以将屏体检测电路置于非显示面板区中，减少屏体检测电路对显示面板区中边框区域空间的占用，可以使显示面板区的边框区域更窄，提高屏占比。另一方面，将屏体检测电路置于非显示面板区相比于将屏体检测电路置于显示面板区，屏体检测电路中的器件可以做的更大，器件的驱动能力更强，在进行屏体检测时屏体检测电路提供的显示测试信号能对数据信号线充电更加充足，保证显示面板区的测试显示效果。另外，上述结构相当于屏体检测电路输出的多路信号直接与对应的数据信号线连接，如此屏体检测电路的电路连接方式及驱动时序都无需调整，不需要新增控制信号，可以保证屏体检测时有足够时间对数据信号线充电。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (9)

1.一种显示基板，其特征在于，包括显示面板区及位于所述显示面板区周边的非显示面板区；

所述显示基板包括屏体检测电路、第一多路控制电路及第二多路控制电路；

所述屏体检测电路通过所述第一多路控制电路与所述第二多路控制电路连接，所述第二多路控制电路与所述显示面板区中为像素单元提供数据信号的数据信号线连接，其中，所述屏体检测电路及所述第二多路控制电路位于所述非显示面板区，所述第一多路控制电路位于所述显示面板区；

所述第一多路控制电路和所述第二多路控制电路具有对称的电路结构，所述第一多路控制电路的输出端与所述第二多路控制电路的输入端连接，所述第一多路控制电路的输入端输入的多路信号与所述第二多路控制电路的输出端输出的多路信号对应；

所述屏体检测电路输出的多路信号经由所述第一多路控制电路合路后，再经由所述第二多路控制电路分路后输送到对应的数据信号线中，以对所述显示面板区进行屏体检测，其中，所述屏体检测电路输出的多路信号与所述第二多路控制电路分路后的多路信号相同。

2.如权利要求1所述的显示基板，其特征在于，所述显示面板区采用V-style4的像素排布。

3.如权利要求2所述的显示基板，其特征在于，所述屏体检测电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管及第五晶体管；

所述第一晶体管的输入端及所述第五晶体管的输入端连接第一颜色数据信号线，所述第二晶体管的输入端及所述第四晶体管的输入端连接第二颜色数据信号线，所述第三晶体管的输入端连接第三颜色数据信号线；

所述第一晶体管的控制端及所述第四晶体管的控制端连接第一控制信号线，所述第二晶体管的控制端及所述第五晶体管的控制端连接第二控制信号线，所述第三晶体管的控制端连接第三控制信号线；

所述第一晶体管的输出端与所述第二晶体管的输出端连接，所述第四晶体管的输出端与所述第五晶体管的输出端连接。

4.如权利要求3所述的显示基板，其特征在于，所述第一多路控制电路包括多个第一晶体管组，所述第一晶体管组包括第六晶体管及第七晶体管；

在每一所述第一晶体管组中，所述第六晶体管的输入端和所述第七晶体管的输入端分别与所述屏体检测电路中不同的输出端连接，其中，所述屏体检测电路的输出端包括所述第一晶体管与所述第二晶体管的输出端、所述第四晶体管与所述第五晶体管的输出端或所述第三晶体管的输出端；

所述第六晶体管的控制端与第一多路控制信号线连接，所述第七晶体管的控制端与第二多路控制信号线连接；

所述第六晶体管的输出端与所述第七晶体管的输出端连接作为所述第一晶体管组的输出端。

5.如权利要求4所述的显示基板，其特征在于，所述第二多路控制电路包括第二晶体管组，所述第二晶体管组包括第八晶体管和第九晶体管；

在每一所述第二晶体管组中，所述第八晶体管的输入端与所述第九晶体管的输入端连接作为所述第二晶体管组的输入端；

所述第二晶体管组的输入端与所述第一晶体管组的输出端连接；

所述第八晶体管的控制端与所述第一多路控制信号线连接，所述第九晶体管的控制端与所述第二多路控制信号线连接；

所述第八晶体管的输出端与所述第九晶体管的输出端分别连接不同的数据信号线，其中，所述第八晶体管的输出端输出的信号与所述第六晶体管输入端输入的信号相同，所述第九晶体管的输出端输出的信号与所述第七晶体管输入端输入的信号相同。

6.如权利要求5所述的显示基板，其特征在于，所述第六晶体管的输入端连接所述第一晶体管及第二晶体管的输出端或所述第四晶体管及第五晶体管的输出端时，对应的所述第八晶体管的输出端连接第一颜色像素单元与第二颜色像素单元共用的数据信号线，所述第六晶体管的输入端连接所述第三晶体管的输出端时，对应的所述第八晶体管的输出端连接第三颜色像素单元的数据信号线；

所述第七晶体管的输入端连接所述第一晶体管及第二晶体管的输出端或所述第四晶体管及第五晶体管的输出端时，对应的所述第九晶体管的输出端连接第一颜色像素单元与第二颜色像素单元共用的数据信号线，所述第七晶体管的输入端连接所述第三晶体管的输出端时，对应的所述第九晶体管的输出端连接第三颜色像素单元的数据信号线。

7.如权利要求5所述的显示基板，其特征在于，还包括切割线，所述切割线将所述显示面板区与所述非显示面板区分割开，所述第二多路控制电路位于所述切割线的一侧，所述第一多路控制电路和所述屏体检测电路位于所述切割线的另一侧。

8.如权利要求7所述的显示基板，其特征在于，所述第二晶体管组的输入端与所述第一晶体管组的输出端通过一信号线连接。

9.一种显示面板，其特征在于，所述显示面板包括权利要求1-8中任意一项所述显示基板的显示面板区。

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