CN113035936A - 沟槽型垂直双扩散金属氧化物半导体晶体管及制备方法 - Google Patents

沟槽型垂直双扩散金属氧化物半导体晶体管及制备方法 Download PDF

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Abstract

本发明公开了一种沟槽型垂直双扩散金属氧化物半导体晶体管及其制备方法。该晶体管包括衬底、外延层、体区、第一栅介质层、栅极和源区；外延层层叠设置于衬底上，体区层叠设置于外延层上，外延层和体区中开设有沟槽，沟槽的开口位于外延层的上表面、槽底位于体区中；第一栅介质层和栅极均设置于沟槽中；部分栅极设置于体区中、部分栅极设置于外延层中，第一栅介质层用于间隔栅极与体区和栅极与外延层，源区设置于体区中。该沟槽型VDMOS器件能够使得半导体器件的发热量和能耗都得到显著的降低，运行速度得以提升。

Description

沟槽型垂直双扩散金属氧化物半导体晶体管及制备方法
技术领域
本发明涉及半导体器件技术领域，特别是涉及一种沟槽型垂直双扩散金属氧化物半导体晶体管的制备方法。
背景技术
垂直双扩散金属氧化物半导体晶体管(Vertical Double Diffusion MetalOxide Semiconductor，简称VDMOS)是通过源区和体区离子注入的纵向扩散距离差来形成沟道。VDMOS兼有双极晶体管和普通MOS器件的优点。与双极晶体管相比，它具有开关速度快、开关损耗小、输入阻抗高，驱动功率小；频率特性好、跨导高度线性等优点，广泛应用于电机调速、逆变器、开关电源等设备中。
沟槽型垂直双扩散金属氧化物半导体晶体管因在其制程中引入设置栅极的沟槽而得名。具体来说，栅极设置于位于体区的沟槽中，电流经体区流入源区时，通过控制栅极的电压可以控制电流的通断，实现了晶体管的开关。传统的沟槽型VDMOS器件的运行速度仍然有限，不适用于一些需要强调快速响应的应用场景，因而该沟槽型VDMOS器件的运行速度还有待于进一步提高。
发明内容
基于此，有必要提供一种能够使得沟槽型VDMOS的运行速度得到提高的沟槽型垂直双扩散金属氧化物半导体晶体管，进一步地，提供一种对应的制备方法。
一种沟槽型垂直双扩散金属氧化物半导体晶体管，其包括衬底、外延层、体区、第一栅介质层、栅极和源区；
所述外延层层叠设置于所述衬底上，所述体区层叠设置于所述外延层上，所述外延层和所述体区中开设有沟槽，所述沟槽槽口位于所述体区的上表面且槽底位于所述外延层中，所述第一栅介质层和所述栅极均设置于所述沟槽中；所述栅极部分设置于所述体区中且部分设置于所述外延层中，所述第一栅介质层用于间隔所述栅极与所述体区并用于间隔所述栅极与所述外延层，所述源区设置于所述体区中；
其中，所述体区的掺杂类型为第一掺杂类型，所述外延层和所述源区的掺杂类型为与所述第一掺杂类型不同的第二掺杂类型，所述体区为硅基体区，所述源区为碳化硅基源区。
在其中一个实施例中，还包括第二栅介质层和应变区，所述应变区设置于所述栅极的下方，所述应变区位于所述外延层中且接触所述外延层设置，所述第二栅介质层设置于所述应变区与所述栅极之间，所述应变区与所述外延层的掺杂类型相同，所述外延层为硅基外延层，所述应变区为碳化硅基应变区。
在其中一个实施例中，所述应变区中的掺杂浓度高于所述外延层的掺杂浓度。
在其中一个实施例中，所述应变区的厚度为0.1μm～1μm。
在其中一个实施例中，所述栅极在所述应变区上的正投影覆盖所述应变区。
在其中一个实施例中，所述栅极的厚度为0.1μm～5μm。
在其中一个实施例中，所述源区也设置于所述沟槽中。
在其中一个实施例中，所述沟槽为台阶位于所述体区中的台阶孔结构，且内径较大的一段位于上方，其中，所述源区位于所述台阶孔结构中内径较大的一段，所述栅极位于所述台阶孔结构中内径较小的一段。
在其中一个实施例中，还包括第一金属层和第二金属层，所述第一金属层电连接所述源区，所述第二金属层电连接所述衬底。
在其中一个实施例中，还包括图案化的阻隔层，所述源区露出于所述体区的上表面，所述阻隔层整体覆盖所述体区、所述源区和所述栅极，所述第一金属层穿过所述阻隔层并接触所述源区和所述体区。
在其中一个实施例中，还包括源区氧化层和体区氧化层，所述源区氧化层设置于所述阻隔层与所述源区之间，所述体区氧化层设置于所述阻隔层与所述体区之间。
在上述其中一个实施例的沟槽型VDMOS中，源区设置于体区中相接触，且体区与源区接触，则体区的硅与源区的碳化硅之间的晶格会产生晶格畸变，硅与碳化硅之间的界面处的硅原子的间距加大，电子在界面处通行时会受到更小的阻碍，也就是相当于减小了电阻。当MOS管开启时，电流能够沿着界面处快速流通，使得半导体器件的发热量和能耗都得到显著的降低，运行速度得以提升。
在上述其中一个实施例的沟槽型VDMOS中，在栅极下方进一步设置了碳化硅应变区，进一步提高了该器件的运行速度。
进一步地，一种沟槽型垂直双扩散金属氧化物半导体晶体管的制备方法，其包括如下步骤：
在包括依次层叠设置的衬底、外延层和体区的基底上刻蚀沟槽，所述沟槽开口于所述外延层的上表面、槽底位于所述体区中，并制备源区及在所述沟槽中制备第一栅介质层和栅极；
所述源区设置于所述体区中且与所述栅极间隔设置，部分栅极设置于所述体区中、部分栅极设置于所述外延层中，所述第一栅介质层用于间隔所述栅极与所述体区和所述栅极与所述外延层；
其中，所述体区的掺杂类型为第一掺杂类型，所述外延层和所述源区的掺杂类型为与所述第一掺杂类型不同的第二掺杂类型，所述体区为硅基体区，所述源区为碳化硅基源区。
在其中一个实施例中，还包括在所述沟槽中制备应变层和第二栅介质层的步骤，所述应变层制备于所述栅极下方、位于所述外延层中且接触所述外延层设置，所述第二栅介质层制备于所述栅极与所述应变层之间。
在其中一个实施例中，形成所述沟槽、并制备源区及在所述沟槽中制备所述第一栅介质层、所述栅极、所述应变层和所述第二栅介质层的过程具体为：
刻蚀第一凹槽，所述第一凹槽开口于所述体区上表面且位于所述体区内，并在所述第一凹槽内形成紧靠所述第一凹槽侧壁、且覆盖部分槽底的阻挡层侧墙；
在所述第一凹槽底部未被所述阻挡层侧墙覆盖的部分继续刻蚀至所述外延层内，形成第二凹槽，并于所述第二凹槽侧壁上制备第一栅介质层；
在所述第二凹槽底部未被所述第一氧化层覆盖的部分继续刻蚀，形成第三凹槽；所述沟槽包括所述第一凹槽、所述第二凹槽和所述第三凹槽；
去除所述阻挡层侧墙，并在所述沟槽内未被所述第一栅介质层覆盖的区域生长第二掺杂类型的碳化硅材料，制备所述源区和所述应变层；
在所述应变层上制备所述第二栅介质层，并在所述第二栅介质层上制备栅极。
传统的沟槽型VDMOS器件仅制备了用于填充栅极的沟槽，源区采用掩模注入的方式形成。并且，即使针对于本文提供的沟槽型VDMOS器件，依据通常的设计思路，也是会从下往上依次制备，即形成沟槽，再填充应变层并回刻，再制备第二栅介质层，再制备第一栅介质层及栅极，最后再刻蚀及制造源区。而上述其中一个实施例提供的制备方法则巧妙利用了阻挡层侧墙，形成了可以同时填充源区和应变区的沟槽。上述实施例巧妙地将沟槽的刻蚀过程分为三步，同时在沟槽侧壁形成第一栅介质层并利用第一栅介质层进行阻挡，一次性完成了源区和应变区的制备。相比于直接分别制备每一层，上述制备方法能够节约实际制备过程中碳化硅材料的生长步骤，大大缩短了制备所需的时间和成本。
附图说明
图1为沟槽型垂直双扩散金属氧化物半导体晶体管的结构示意图；
图2为沟槽型垂直双扩散金属氧化物半导体晶体管的制备过程示意图；
其中，各附图标记说明如下：
10、沟槽型垂直双扩散金属氧化物半导体晶体管；110、衬底；120、外延层；130、体区；131、体区氧化层；140、源区；141、源区氧化层；150、栅极；151、第一栅介质层；152、第二栅介质层；160、应变区；170、阻隔层。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。本文所使用的“多”包括两个和多于两个的项目。本文所使用的“某数以上”应当理解为某数及大于某数的范围。
根据本发明的一个实施例，一种沟槽型垂直双扩散金属氧化物半导体晶体管，其包括衬底、外延层、体区、第一栅介质层、栅极和源区；
所述外延层层叠设置于所述衬底上，所述体区层叠设置于所述外延层上，所述外延层和所述体区中开设有沟槽，所述沟槽槽口位于所述体区的上表面且槽底位于所述外延层中，所述第一栅介质层和所述栅极均设置于所述沟槽中；所述栅极部分设置于所述体区中且部分设置于所述外延层中，所述第一栅介质层用于间隔所述栅极与所述体区并用于间隔所述栅极与所述外延层，所述源区设置于所述体区中；
其中，所述体区的掺杂类型为第一掺杂类型，所述外延层和所述源区的掺杂类型为与所述第一掺杂类型不同的第二掺杂类型，所述体区为硅基体区，所述源区为碳化硅基源区。
进一步地，请参照图1，沟槽型垂直双扩散金属氧化物半导体晶体管10的具体实施方式，其包括：衬底110、外延层120、体区130、第一栅介质层151、栅极150和源区140；外延层120层叠设置于衬底110上，体区130层叠设置于外延层120上，外延层120和体区130中开设有沟槽，沟槽的开口位于外延层120的上表面、槽底位于体区130中；第一栅介质层151和栅极150均设置于沟槽中；部分栅极150设置于体区130中、部分栅极150设置于外延层120中，第一栅介质层151用于间隔栅极150与体区130层和栅极150与外延层120，源区140设置于体区130中且与栅极150间隔设置。
可以理解，对于VDMOS器件来说，其源区140、体区130和外延层120中应当是在基材上进行掺杂形成的。具体地，其中，体区130的掺杂类型为第一掺杂类型，外延层120和源区140的掺杂类型为与第一掺杂类型不同的第二掺杂类型，体区130的基材为硅，源区140的基材为碳化硅。
在上述沟槽型VDMOS中，源区140设置于体区130中相接触，且体区130与源区140接触，则体区130的硅与源区140的碳化硅之间的晶格会产生晶格畸变，硅与碳化硅之间的界面处的硅原子的间距加大，电子在界面处通行时会受到更小的阻碍，也就是相当于减小了电阻。当MOS管开启时，电流能够沿着界面处快速流通，使得半导体的发热量和能耗都得到显著的降低，运行速度得以提升。
进一步地，在其中一个具体示例中，还包括第二栅介质层152和应变区160，应变区160设置于栅极150下方、位于外延层120中且接触外延层120设置，第二栅介质层152设置于应变区160与栅极150之间，应变区160与外延层120的掺杂类型相同，外延层120的基材为硅，应变区160的基材为碳化硅。
其中，第一掺杂类型选自P型掺杂或N型掺杂中的一种，第二掺杂类型选自另一种。该实施例中的第一掺杂类型为P型掺杂，第二掺杂类型为N型掺杂。为了便于理解该VDMOS的构造及有益效果，下文中均以N型掺杂和P型掺杂明确表示该VDMOS中的各部件中的掺杂类型。
在该具体示例中，在栅极150下方进一步设置了碳化硅应变区160，该应变区160与外延层120之间的界面处的晶格也会产生晶格畸变，界面处的硅原子之间的间距加大，电子通行的阻碍减小。电流能够沿着界面处快速流通，使得半导体的发热量和能耗都得到显著的降低，运行速度得以提升。
在其中一个具体示例中，应变区160中的掺杂浓度高于所述外延层120。
在其中一个具体示例中，应变区160的厚度为0.1μm～1μm，例如，应变区160的厚度可以是0.1μm、0.5μm或1μm。
在其中一个具体示例中，栅极150在所述应变区160上的正投影覆盖所述应变区160。
在其中一个具体示例中，栅极150的厚度为0.1μm～5μm，例如，栅极150的厚度可以是0.1μm、1μm、2μm、3μm、4μm或5μm。
在其中一个具体示例中，源区140也设置于沟槽中。
在其中一个具体示例中，沟槽为台阶孔结构，台阶孔结构中的台阶位于体区130内，且内径较大的一段位于上方，其中，源区140位于台阶孔结构中内径较大的一段，栅极150位于台阶孔结构中内径较小的一段。进一步地，源区140设置于台阶孔中的台阶上。
进一步地，在其中一个具体示例中，源区140的下表面与栅极150的上表面持平。
在其中一个具体示例中，栅极150选自多晶硅栅极150。
在其中一个具体示例中，第一栅介质层151为二氧化硅氧化层。
在其中一个具体示例中，第二栅介质层152为二氧化硅氧化层。
在其中一个具体示例中，在源区140未接触体区130的表面上设置有源区氧化层141。进一步地，源区氧化层141可以选自二氧化硅氧化层。
在其中一个具体示例中，在体区130上表面上还可以层叠设置有体区氧化层131，体区氧化层131的材料可以选自二氧化硅。
在其中一个具体示例中，还包括第一金属层和第二金属层，所述第一金属层电连接所述源区140，所述第二金属层电连接所述衬底110。进一步地，第一金属层还电连接体区130，以使得源区140和体区130短接。源区140和体区130短接能够提高器件抗单脉冲雪崩击穿的能力。
在其中一个具体示例中，所述源区140从所述体区130的上表面暴露，所述第一金属层接触连接部分源区140的上表面和部分体区130的上表面。
在其中一个具体示例中，在栅极150上还设置有图案化的第三栅介质层，第三栅介质层整体覆盖体区130、源区140和栅极150，图案化的第三栅介质层中开设有暴露至少部分源区140和部分体区130的过孔，第一金属层设置于过孔中并接触源区140和体区130。
为了便于制备，较为优选地，过孔暴露处源区140和体区130的接触处，则在该过孔中填充第一金属层，即可同时接触到源区140和体区130。
进一步地，一种沟槽型垂直双扩散金属氧化物半导体晶体管的制备方法，其包括如下步骤：
在包括依次层叠设置的衬底、外延层和体区的基底上刻蚀沟槽，所述沟槽槽口位于所述体区的上表面且槽底位于所述外延层中，并制备源区及在所述沟槽中制备第一栅介质层和栅极；
所述源区设置于所述体区中，所述栅极部分设置于所述体区中且部分设置于所述外延层中，所述第一栅介质层用于间隔所述栅极与所述体区并用于间隔所述栅极与所述外延层；
其中，所述体区的掺杂类型为第一掺杂类型，所述外延层和所述源区的掺杂类型为与所述第一掺杂类型不同的第二掺杂类型，所述体区为硅基体区，所述源区为碳化硅基源区。
在其中一个具体示例中，还包括在所述沟槽中制备应变层和第二栅介质层的步骤，所述应变层制备于所述栅极下方、位于所述外延层中且接触所述外延层设置，所述第二栅介质层制备于所述栅极与所述应变层之间。
进一步地，在其中一个具体示例中，形成所述沟槽、并制备源区及在所述沟槽中制备所述第一栅介质层、所述栅极、所述应变层和所述第二栅介质层的过程具体为：
刻蚀第一凹槽，所述第一凹槽开口于所述体区上表面且位于所述体区内，并在所述第一凹槽内形成紧靠所述第一凹槽侧壁、且覆盖部分槽底的阻挡层侧墙；
在所述第一凹槽底部未被所述阻挡层侧墙覆盖的部分继续刻蚀至所述外延层内，形成第二凹槽，并于所述第二凹槽侧壁上制备第一栅介质层；
在所述第二凹槽底部未被所述第一氧化层覆盖的部分继续刻蚀，形成第三凹槽；所述沟槽包括所述第一凹槽、所述第二凹槽和所述第三凹槽；
去除所述阻挡层侧墙，并在所述沟槽内未被所述第一栅介质层覆盖的区域生长第二掺杂类型的碳化硅材料，制备所述源区和所述应变层；
在所述应变层上制备所述第二栅介质层，并在所述第二栅介质层上制备栅极。
具体地，可同时参照图2示出的上述沟槽型VDMOS器件的制备过程示意图。
步骤S1，提供基底，该基底包括依次层叠设置的衬底、外延层和体区。
具体地，该基底可以采用如下方法进行制备：
提供层叠设置的N型衬底和N型外延层，在N型外延层远离衬底的一侧表面注入P型掺杂元素，形成体区。
进一步地，在注入P型掺杂元素之前，还可以包括先在N型外延层表面制备氧化层的步骤，该氧化层后续可以作为体区氧化层。
在其中一个具体示例中，氧化层的生长温度为900℃～1100℃，厚度为0.05μm～0.20μm。
在其中一个具体示例中，在注入掺杂元素形成体区时，注入的元素可以选自硼元素。注入剂量可以选自1×1013个/cm2～1×1014个/cm2，注入能量为80keV～120keV。在注入掺杂元素字后还可以包括驱入的步骤，驱入的温度为1100℃～1200℃，驱入时间为50min～200min。
步骤S2，刻蚀形成第一凹槽。
具体地，可以采用图案化的掩模版对指定区域进行刻蚀，以形成第一凹槽。单个第一凹槽的深度为0.05μm～5.0μm，宽度为0.05μm～2.0μm。可以理解的是，在该器件上，宽度可以是纵向宽度，也可以是横向宽度。由于第一凹槽的槽底上用于设置后续的源区，所以第一凹槽的槽底应位于体区内。
步骤S3，在第一凹槽的槽底上形成紧靠所述第一凹槽侧壁、且覆盖部分槽底的阻挡层侧墙。
具体来说，该阻挡层侧墙用于预先占据后续形成的源区的位置，便于后续形成源区台，同时用于划定第二凹槽的位置。可以理解，阻挡层侧墙的材料可以选自与硅基材料刻蚀比不同的材料，即在刻蚀阻挡层侧墙时不容易刻蚀体区的硅材料，而在刻蚀体区的硅材料时也不易刻蚀阻挡层侧墙的材料。
在其中一个具体示例中，阻挡层侧墙的材料选自氮化硅。氮化硅可以于硅基材料上进行生长。具体地，氮化硅的生长温度为600℃～1000℃，阻挡层侧墙的厚度为0.05μm～0.5μm。
进一步地，在生长阻挡层侧墙之后，还可以包括回刻以去除多余的阻挡层侧墙材料的步骤，回刻的方法可以选自干法刻蚀。
步骤S4，刻蚀形成第二凹槽。
在该制备过程中，可以借助于体区氧化层和阻挡层侧墙的阻挡，在第一凹槽槽底未被阻挡层侧墙阻挡的区域继续向下刻蚀，以形成第二凹槽。第二凹槽开口于第一凹槽的槽底，第二凹槽的槽底位于外延层中，则第二凹槽和第一凹槽实际上相连通形成一整体沟槽。同时，由于阻挡层侧墙的阻挡，第二凹槽与第一凹槽的侧壁之间仍会保留一定的第一凹槽的槽底，该部分第一凹槽的槽底可以作为源区台。
在其中一个具体示例中，第二凹槽的深度为0.05μm～5μm。可以理解，由于阻挡层侧墙的阻挡，第二凹槽的截面位于第一凹槽截面正投影的范围内。
步骤S5，在第二凹槽的侧壁上制备第一栅介质层。
制备第一栅介质层的方法可以是氧化法，即，将体区的硅基材氧化为二氧化硅，以形成第一栅介质层。需要注意的是，在氧化制备氧化层的过程中，不仅会在第二凹槽的侧壁上形成氧化层，还可能会在第二凹槽的槽底上形成氧化层，此时还需要通过刻蚀以去除槽底上的二氧化硅层。
该氧化过程中的温度为900℃～1100℃，制备的二氧化硅层的厚度为0.01μm～0.5μm。
步骤S6，在第二凹槽底部继续刻蚀，以形成第三凹槽。
在其中一个具体示例中，第三凹槽的深度为0.1μm～1μm。可以理解，在该实施例中，由于是在第二凹槽槽底继续进行的刻蚀，所以制备出的第三凹槽与第二凹槽的截面相同，形成的第三凹槽与第二凹槽相连通。
还可以理解的是，本文上述的沟槽即由该具体制备方法中形成的沟槽包括上述第一凹槽、第二凹槽和第三凹槽，进一步地，该沟槽由上述第一凹槽、第二凹槽和第三凹槽构成。
步骤S7，去除阻挡层侧墙，并在该沟槽内生长第二掺杂类型的碳化硅材料，制备源区和应变层。
在其中一个具体示例中，阻挡层侧墙可以采用湿法刻蚀去除，湿法刻蚀能够在基本不影响硅基材的情况下去除该阻挡层侧墙。
可以理解，在该实施例中，碳化硅材料的掺杂类型为N型。
为了尽可能确保晶格的适配，以提高器件的性能，碳化硅材料需要且主要在硅基材上进行生长。可以理解的是，由于在制备第三凹槽之前已经预先形成了第一栅介质层，因而碳化硅材料只会形成于仍然留存的第一凹槽槽底，即源区台上和第三凹槽的槽底。在源区台上形成的碳化硅材料即构成源区，在第三凹槽槽底形成的碳化硅材料即构成应变层。
在实际的制备过程中，体区氧化层和第一栅介质层表面可能会有极少量的碳化硅材料生长，可以通过各向同性的刻蚀去除。
步骤S8，在应变层上制备所述第二栅介质层。
在其中一个具体示例中，制备第二栅介质层的方式可以是氧化应变层中的碳化硅材料，形成二氧化硅层。可以理解的是，在氧化应变层中的碳化硅材料时也会同时氧化源区的碳化硅材料，但是这不仅不会影响器件其他的性能，反而还能够避免源区与后续制备的栅极之间可能发生的接触。因而，在该实施例中，在源区的表面也同时会形成源区氧化层。
步骤S9，在第二栅介质层上形成栅极。
在其中一个具体示例中，栅极材料选自掺杂的多晶硅。掺杂的多晶硅可以填充于沟槽中。掺杂多晶硅的生长温度为500℃～700℃，厚度为0.1μm～5μm。
在其中一个具体示例中，生长的栅极可能会超出沟槽的范围，此时还可以对其进行回刻，至栅极的上表面与第二凹槽的开口持平。即，栅极的上表面与源区的下表面相持平。
步骤S10，制备整体覆盖体区、源区和栅极的阻隔层。
可以理解地，由于在不同的具体示例中，在体区上可能设置有体区氧化层，在源区上可能设置有源区氧化层，此时则是在体区氧化层和源区氧化层上制备阻隔层，但这依然应理解为阻隔层覆盖了体区和源区。
阻隔层的材料可以选自氮化硅或二氧化硅。
步骤S11，图形化处理阻隔层，在阻隔层中制备暴露至少部分源区和部分体区的过孔，并在过孔中形成第一金属层。
具体地，可以在源区与体区接触的界面处制备过孔，以同时暴露部分源区和部分体区，在后续制备第一金属层时，该金属层可以同时接触源区和体区，使得源区和体区短接。
在其中一个具体示例中，第一金属层的材料为铝/硅/铜合金材料。
步骤S12，制备与衬底电连接的第二金属层。
在其中一个具体示例中，可以在衬底远离外延层的一侧表面上制备第二金属层，第二金属层的材料为钛/镍/银复合层。
经过上述步骤，可以基本完成该沟槽型VDMOS器件的制备过程。可以理解的是，上述实施例仅示出了其中一种制备方法，而其中的具体制备步骤则是可以根据本领域技术人员的实际理解进行适当的调换，例如，第二金属层可以是最终就形成于基底中，从而无需再行制备，也可以是在制备过程中进行。又如，为了便于理解，上述实施例以N型源区和P型体区进行了举例，在实际应用过程中也有可能制备为N型体区和P型源区，这也是本发明所揭示的技术方案。
传统的沟槽型VDMOS器件仅制备了用于填充栅极的沟槽，源区采用掩模注入的方式形成。并且，即使针对于本文提供的沟槽型VDMOS器件，依据通常的设计思路，也是会从下往上依次制备，即形成沟槽，再填充应变层并回刻，再制备第二栅介质层，再制备第一栅介质层及栅极，最后再刻蚀及制造源区。而上述实施例提供的制备方法则巧妙利用了阻挡层侧墙，形成了可以同时填充源区和应变区的沟槽。上述实施例巧妙地将沟槽的刻蚀过程分为三步，同时在沟槽侧壁形成第一栅介质层并利用第一栅介质层进行阻挡，一次性完成了源区和应变区的制备。相比于直接分别制备每一层，上述制备方法能够节约实际制备过程中碳化硅材料的生长步骤，大大缩短了制备所需的时间和成本。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种沟槽型垂直双扩散金属氧化物半导体晶体管，其特征在于，包括衬底、外延层、体区、第一栅介质层、栅极和源区；
所述外延层层叠设置于所述衬底上，所述体区层叠设置于所述外延层上，所述外延层和所述体区中开设有沟槽，所述沟槽槽口位于所述体区的上表面且槽底位于所述外延层中，所述第一栅介质层和所述栅极均设置于所述沟槽中；所述栅极部分设置于所述体区中且部分设置于所述外延层中，所述第一栅介质层用于间隔所述栅极与所述体区并用于间隔所述栅极与所述外延层，所述源区设置于所述体区中；
其中，所述体区的掺杂类型为第一掺杂类型，所述外延层和所述源区的掺杂类型为与所述第一掺杂类型不同的第二掺杂类型，所述体区为硅基体区，所述源区为碳化硅基源区。
2.根据权利要求1所述的沟槽型垂直双扩散金属氧化物半导体晶体管，其特征在于，还包括第二栅介质层和应变区，所述应变区设置于所述栅极的下方，所述应变区位于所述外延层中且接触所述外延层设置，所述第二栅介质层设置于所述应变区与所述栅极之间，所述应变区与所述外延层的掺杂类型相同，所述外延层为硅基外延层，所述应变区为碳化硅基应变区。
3.根据权利要求2所述的沟槽型垂直双扩散金属氧化物半导体晶体管，其特征在于，所述应变区中的掺杂浓度高于所述外延层的掺杂浓度；和/或
所述应变区的厚度为0.1μm～1μm；和/或
所述栅极的厚度为0.1μm～5μm。
4.根据权利要求1～3任一项所述的沟槽型垂直双扩散金属氧化物半导体晶体管，其特征在于，所述源区也设置于所述沟槽中。
5.根据权利要求4所述的沟槽型垂直双扩散金属氧化物半导体晶体管，其特征在于，所述沟槽为台阶孔结构，所述台阶孔结构中的台阶位于所述体区内，且内径较大的一段位于上方，其中，所述源区位于所述台阶孔结构中内径较大的一段，所述栅极位于所述台阶孔结构中内径较小的一段。
6.根据权利要求1～3及5任一项所述的沟槽型垂直双扩散金属氧化物半导体晶体管，其特征在于，还包括第一金属层和第二金属层，所述第一金属层电连接所述源区，所述第二金属层电连接所述衬底。
7.根据权利要求6所述的沟槽型垂直双扩散金属氧化物半导体晶体管，其特征在于，还包括图案化的阻隔层，所述源区露出于所述体区的上表面，所述阻隔层整体覆盖所述体区、所述源区和所述栅极，所述第一金属层穿过所述阻隔层并接触所述源区。
8.一种沟槽型垂直双扩散金属氧化物半导体晶体管的制备方法，其特征在于，包括如下步骤：
在包括依次层叠设置的衬底、外延层和体区的基底上刻蚀沟槽，所述沟槽槽口位于所述体区的上表面且槽底位于所述外延层中，并制备源区及在所述沟槽中制备第一栅介质层和栅极；
所述源区设置于所述体区中，所述栅极部分设置于所述体区中且部分设置于所述外延层中，所述第一栅介质层用于间隔所述栅极与所述体区并用于间隔所述栅极与所述外延层；
其中，所述体区的掺杂类型为第一掺杂类型，所述外延层和所述源区的掺杂类型为与所述第一掺杂类型不同的第二掺杂类型，所述体区为硅基体区，所述源区为碳化硅基源区。
9.根据权利要求8所述的沟槽型垂直双扩散金属氧化物半导体晶体管的制备方法，其特征在于，还包括在所述沟槽中制备应变层和第二栅介质层的步骤，所述应变层制备于所述栅极下方、位于所述外延层中且接触所述外延层设置，所述第二栅介质层制备于所述栅极与所述应变层之间。
10.根据权利要求9所述的沟槽型垂直双扩散金属氧化物半导体晶体管的制备方法，其特征在于，形成所述沟槽、并制备源区及在所述沟槽中制备所述第一栅介质层、所述栅极、所述应变层和所述第二栅介质层的过程具体为：
刻蚀第一凹槽，所述第一凹槽开口于所述体区上表面且位于所述体区内，并在所述第一凹槽内形成紧靠所述第一凹槽侧壁、且覆盖部分槽底的阻挡层侧墙；
在所述第一凹槽底部未被所述阻挡层侧墙覆盖的部分继续刻蚀至所述外延层内，形成第二凹槽，并于所述第二凹槽侧壁上制备第一栅介质层；
在所述第二凹槽底部继续刻蚀，形成第三凹槽；所述沟槽包括所述第一凹槽、所述第二凹槽和所述第三凹槽；
去除所述阻挡层侧墙，并在所述沟槽内未被所述第一栅介质层覆盖的区域生长第二掺杂类型的碳化硅材料，制备所述源区和所述应变层；
在所述应变层上制备所述第二栅介质层，并在所述第二栅介质层上制备栅极。
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