CN113033129A - 减小高速电路信号串扰的方法、系统、设备及印制电路板 - Google Patents

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Abstract

本发明提供一种减小高速电路信号串扰的方法、系统、设备及印制电路板，所述方法包括：S1，获取差分线形成的多条串扰性能分析初始曲线；S2，基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调节差分线的至少一个参数；S3，获取基于调节参数后的差分线形成的多条串扰性能分析仿真曲线；S4，对比所述多条串扰性能分析仿真曲线与所述多条串扰性能分析初始曲线；S5，在所述多条串扰性能分析仿真曲线的性能参数优于所述多条串扰性能分析初始曲线的性能参数时，获取所述差分线的当前参数，并将所述差分线的当前参数确定印制电路板上两个端口的差分线的参数。本发明可以达到减小传输线之间高速电路信号的串扰的目的。

Description

减小高速电路信号串扰的方法、系统、设备及印制电路板
技术领域
本发明涉及印制电路板技术领域，特别是涉及印制电路板布线技术领域。
背景技术
随着高速互联信号的速率和频率逐渐提升，高速互联传输线的微波特性逐渐显现，因而 印制电路板(PCB)传输线的趋肤效应越来越明显，电磁信号的波动性进而越来越强，随之 而来的串扰问题也就越来越严重。目前主流的用以解决传输线串扰的主要方式是改变传输线 之间距离，或者换不同的层，铺地等，但是有些情况限于芯片摆放位置，连接器pin脚位置 等的影响，难以改变两个差分线的距离，换层或者铺地。这种情况下就难以解决传输线串扰 的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种减小高速电路信号串扰的方 法、系统、设备及印制电路板，用于提供一种新的方式解决传输线之间的串扰问题。
为实现上述目的及其他相关目的，本发明一种减小高速电路信号串扰的方法，包括以下 步骤：S1，获取基于一印制电路板上两个端口的差分线形成的多条串扰性能分析初始曲线； S2，基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调节所述差分线的至 少一个参数；S3，获取基于调节参数后的差分线形成的多条串扰性能分析仿真曲线；S4， 对比所述多条串扰性能分析仿真曲线与所述多条串扰性能分析初始曲线，确认所述多条串扰 性能分析仿真曲线的性能参数是否分别优于所述多条串扰性能分析初始曲线的性能参数； S5，在所述多条串扰性能分析仿真曲线的性能参数优于所述多条串扰性能分析初始曲线的性 能参数时，获取所述差分线的当前参数，并将所述差分线的当前参数确定所述印制电路板上 两个端口的差分线的参数。
于本发明的一实施例中，所述减小高速电路信号串扰的方法还包括：重复S2～S4，直至 所述多条串扰性能分析仿真曲线的性能参数分别优于所述多条串扰性能分析初始曲线的性能 参数。
于本发明的一实施例中，所述多条串扰性能分析初始曲线和所述多条串扰性能分析仿真 曲线分别包括：时域反射曲线，插入损耗曲线，回波损耗曲线以及串扰曲线中的多种组合。
于本发明的一实施例中，所述端口电压、端口输入电压、端口阻抗、差分线阻抗的函数 关系为：U＝Uinput(1+(Z2-Z1)/(Z2+Z1))；其中，U为端口电压，Uinput为端口输入电压， Z1为端口阻抗，Z2为差分线阻抗。
于本发明的一实施例中，差分线阻抗Z2的一种计算形式为：
Figure BDA0002960533570000021
其中，w为差分线的宽度，h为电路板叠层高 度，t为差分线的厚度，s为两条差分线之间的距离，Dk为印刷电路板的相对介质常数。
于本发明的一实施例中，基于以下函数关系获取所述端口电压、端口输入电压、端口阻 抗、差分线阻抗的函数关系：U＝Uinput+Ureflect；r＝Ureflect/Uinput＝(Z2-Z1)/(Z2+Z1)；其中， Ureflect为反射电压r为反射系数。
于本发明的一实施例中，所述调节所述差分线的至少一个参数中的参数为差分线的宽度， 两条差分线之间的距离，差分线的厚度中任一种或多种组合。
本发明的实施例还提供一种减小高速电路信号串扰的系统，包括：初始曲线模块，用于 获取基于一印制电路板上两个端口的差分线形成的多条串扰性能分析初始曲线；调节模块， 用于基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调节所述差分线的至 少一个参数；仿真曲线模块，用于获取基于调节参数后的差分线形成的多条串扰性能分析仿 真曲线；性能参数对比模块，用于对比所述多条串扰性能分析仿真曲线与所述多条串扰性能 分析初始曲线，确认所述多条串扰性能分析仿真曲线的性能参数是否分别优于所述多条串扰 性能分析初始曲线的性能参数；参数确定模块，用于在所述多条串扰性能分析仿真曲线的性 能参数优于所述多条串扰性能分析初始曲线的性能参数时，获取所述差分线的当前参数，并 将所述差分线的当前参数确定所述印制电路板上两个端口的差分线的参数。
本发明的实施例还提供一种电子设备，包括存储器，用于存储计算机程序；处理器，用 于运行所述计算机程序以实现如上所述的减小高速电路信号串扰的方法的步骤。
本发明的实施例还提供一种印制电路板，采用如上所述的减小高速电路信号串扰的方法 确定的差分线。
如上所述，本发明的减小高速电路信号串扰的方法、系统、设备及印制电路板具有以下 有益效果：
本发明基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调节所述差分 线的至少一个参数的方式改变差分线的特征阻抗，并根据多条串扰性能分析仿真曲线的性能 参数确定调节的参数的大小的方式达到减小传输线之间高速电路信号的串扰，而且本发明方 法实施简单，实用性强。
附图说明
图1显示为本发明中减小高速电路信号串扰的方法的流程示意图。
图2显示为本发明中减小高速电路信号串扰的方法中印制电路板上两个端口的差分线示 意图。
图3至图6显示为本发明中减小高速电路信号串扰的方法中多条串扰性能分析仿真曲线 与多条串扰性能分析初始曲线分别对比示意图。
图7显示为本发明中减小高速电路信号串扰的系统的原理框图。
图8显示为本发明的电子设备于一实施例中的原理结构示意图。
元件标号说明
100 减小高速电路信号串扰的系统
110 初始曲线模块
120 调节模块
130 仿真曲线模块
140 性能参数对比模块
150 参数确定模块
11 第一传输线
12 第二传输线
10 电子设备
101 处理器
102 存储器
S1～S5 步骤
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭 露的内容轻易地了解本发明的其他优点及功效。
请参阅图1至图8。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施 的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整， 在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容 得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一” 等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变 或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
本实施例的目的在于提供一种减小高速电路信号串扰的方法、系统、设备及印制电路板， 用于提供一种新的方式解决传输线之间的串扰问题。
以下将详细阐述本实施例的一种减小高速电路信号串扰的方法、系统、设备及印制电路 板原理及实施方式，使本领域技术人员不需要创造性劳动即可理解本实施例的一种减小高速 电路信号串扰的方法、系统、设备及印制电路板。
实施例1
如图1所示，本实施例提供一种减小高速电路信号串扰的方法，减小高速电路信号串扰 的方法包括以下步骤：
S1，获取基于一印制电路板上两个端口的差分线形成的多条串扰性能分析初始曲线；
S2，基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调节所述差分线 的至少一个参数；
S3，获取基于调节参数后的差分线形成的多条串扰性能分析仿真曲线；
S4，对比所述多条串扰性能分析仿真曲线与所述多条串扰性能分析初始曲线，确认所述 多条串扰性能分析仿真曲线的性能参数是否分别优于所述多条串扰性能分析初始曲线的性能 参数；
S5，在所述多条串扰性能分析仿真曲线的性能参数优于所述多条串扰性能分析初始曲线 的性能参数时，获取所述差分线的当前参数，并将所述差分线的当前参数确定所述印制电路 板上两个端口的差分线的参数。
以下对本实施例减小高速电路信号串扰的方法的上述步骤S1至步骤S5进行详细说明。
S1，获取基于一印制电路板上两个端口的差分线形成的多条串扰性能分析初始曲线。
其中，印制电路板上两个端口的差分线的示意图请参阅图2。如图2所示，第一传输线 11和第二传输线12形成一差分线，连接于端口1和端口2之间。
于本实施例中，对印制电路板上两个端口的差分线的串扰性能进行分析，基于所述差分 线的初始参数(差分线的宽度、电路板叠层高度、两条差分线之间的距离)对串扰性能进行 分析，形成多条串扰性能分析初始曲线，所述多条串扰性能分析初始曲线包括但不限于时域 反射(TDR)曲线，插入损耗(Insertion Loss)曲线，回波损耗(Return Loss)曲线，串扰(Crosstalk) 曲线。
其中，本实施例采用但不限于ANSYS HFSS软件，建立相邻通道串扰分析模型，并基于 相邻通道串扰分析模型形成多条串扰性能分析初始曲线。
S2，基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调节所述差分线 的至少一个参数。
于本实施例中，所述端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系为： U＝Uinput(1+(Z2-Z1)/(Z2+Z1))；其中，U为端口电压，Uinput为端口输入电压，Z1为端口 阻抗，Z2为差分线阻抗。
从上述函数关系的公式可知，印制电路板端口处的输入电压是阻抗的函数。当端口距离 保持不变的情况下，串扰主要受端口电压U的影响，所以阻抗匹配情况会影响串扰，本实施 例即利用这一特性来减小差分线的串扰。
于本实施例中，基于以下函数关系获取所述端口电压、端口输入电压、端口阻抗、差分 线阻抗的上述函数关系：U＝Uinput+Ureflect；r＝Ureflect/Uinput＝(Z2-Z1)/(Z2+Z1)；其中，Ureflect为反射电压r为反射系数。
对于图2中所示的两端口网络，高频信号在传输的过程中可以表示为：U＝Uinput+Ureflect， 又有反射系数r的关系：r＝Ureflect/Uinput＝(Z2-Z1)/(Z2+Z1)，所以可以得到端口电压、端口 输入电压、端口阻抗、差分线阻抗的函数关系为U＝Uinput(1+(Z2-Z1)/(Z2+Z1))。
其中，于本实施例中，差分线阻抗Z2的一种计算形式为：
Figure BDA0002960533570000051
其中，w为差分线的宽度，h为电路板叠层高 度，t为差分线的厚度，s为两条差分线之间的距离，Dk为印刷电路板的相对介质常数。
需要说明的是，差分线阻抗Z2的计算形式不限于本实施例所列举的公式，凡是根据本实 施例中公式的原理所做的现有技术的公式变形和替换，都包括在本实施例中端口电压、端口 输入电压、端口阻抗、差分线阻抗的函数关系的保护范围内。
通常在实际的工程中印刷电路板的相对介质常数Dk和电路板叠层高度h是固定的，本实 施例可以所述调节所述差分线的至少一个参数中的参数为差分线的宽度，两条差分线之间的 距离，差分线的厚度中任一种或多种组合来改变差分线的特征阻抗，进一步改变反射系数， 入射电压，最后达到改变差分线串扰的结果。
其中，可以调节差分线的宽度，两条差分线之间的距离，差分线的厚度中任意一个，或 者同时调整差分线的宽度，两条差分线之间的距离，差分线的厚度中的两个或三个。
S3，获取基于调节参数后的差分线形成的多条串扰性能分析仿真曲线。
于本实施例中，多条串扰性能分析仿真曲线与多条串扰性能分析初始曲线的数量和属性 对应，即所述多条串扰性能分析初始曲线也包括但不限于时域反射(TDR)曲线，插入损耗 (Insertion Loss)曲线，回波损耗(Return Loss)曲线，串扰(Crosstalk)曲线。
S4，对比所述多条串扰性能分析仿真曲线与所述多条串扰性能分析初始曲线，确认所述 多条串扰性能分析仿真曲线的性能参数是否分别优于所述多条串扰性能分析初始曲线的性能 参数。
如图3至图6所示，时域反射(TDR)曲线，插入损耗(Insertion Loss)曲线，回波损耗(Return Loss)曲线，串扰(Crosstalk)曲线中，黑色代表原始情况，灰色代表通过调节差分线参数改善阻抗之后的阻抗，插入损耗，回波损耗和串扰的情况。通过本实施例中阻抗的匹配情况改变可以提升串扰，但需要注意的是阻抗的变换范围不能超出规定的规范值+/-10％， 同时阻抗改变后虽然串扰有所提升，但是其他的参数会有一定的恶化，以上述的如图3至图 5为例，虽然阻抗，插入损耗，回波损耗有一定程度的恶化，但是在可接受的规范值范围内， 对不同的信号的串扰，回波损耗和插入损耗都有对应的规范值，调整阻抗后，保证其他参数 在规范值范围内即可。
S5，在所述多条串扰性能分析仿真曲线的性能参数优于所述多条串扰性能分析初始曲线 的性能参数时，获取所述差分线的当前参数，并将所述差分线的当前参数确定所述印制电路 板上两个端口的差分线的参数。
所以本实施例的减小高速电路信号串扰的方法基于端口电压、端口输入电压、端口阻抗、 差分线阻抗的函数关系调节所述差分线的至少一个参数的方式改变差分线的特征阻抗，并根 据多条串扰性能分析仿真曲线的性能参数确定调节的参数的大小的方式达到减小传输线之间 高速电路信号的串扰。
其中，本实施例中采用的差分线初始参数和差分线调整后参数的一种示例如表1所示，D 为两组差分线之间的距离。
表1
w s D t h
差分线初始参数 18.7mil 7mil 80mil 1.5mil 5mil
差分线调整后参数 20.7mil 5mil 80mil 1.5mil 5mil
其中，端口阻抗设置为100Ohm，基于公式U＝Uinput(1+(Z2-Z1)/(Z2+Z1))分析。端口阻 抗Z1为100Ohm，对于差分线初始参数，得到差分线阻抗Z2为91Ohm，差分线调整后参数s，由初始的7mil调整为5mil，得到差分线阻抗Z2为86Ohm，所以差分线参数s调整后的端口 电压比初始的要小，而两种情况下的传输线边沿距离和其他参数均保持不变，所以差分线参数s调整后的串扰比初始参数的差分线的串扰要小。所以本实施例的减小高速电路信号串扰 的方法在改变两个差分线的距离，换层或者铺地，通过改变传输线的阻抗来改善串扰。
于本实施例中，所述减小高速电路信号串扰的方法还包括：重复S2～S4，直至所述多条 串扰性能分析仿真曲线的性能参数分别优于所述多条串扰性能分析初始曲线的性能参数。
实施例2
如图7所示，本实施例提供一种减小高速电路信号串扰的系统100，所述减小高速电路 信号串扰的系统100包括：初始曲线模块110，调节模块120，仿真曲线模块130以及性能参 数对比模块140。
于本实施例中，所述初始曲线模块110用于获取基于一印制电路板上两个端口的差分线 形成的多条串扰性能分析初始曲线。
于本实施例中，所述调节模块120用于基于端口电压、端口输入电压、端口阻抗、差分 线阻抗的函数关系调节所述差分线的至少一个参数。
于本实施例中，所述仿真曲线模块130用于获取基于调节参数后的差分线形成的多条串 扰性能分析仿真曲线。
于本实施例中，所述性能参数对比模块140用于对比所述多条串扰性能分析仿真曲线与 所述多条串扰性能分析初始曲线，确认所述多条串扰性能分析仿真曲线的性能参数是否分别 优于所述多条串扰性能分析初始曲线的性能参数。
于本实施例中，所述参数确定模块150用于在所述多条串扰性能分析仿真曲线的性能参 数优于所述多条串扰性能分析初始曲线的性能参数时，获取所述差分线的当前参数，并将所 述差分线的当前参数确定所述印制电路板上两个端口的差分线的参数。
于本实施例中，所述减小高速电路信号串扰的系统100中各模块具体实现的技术特征与 前述实施例1的减小高速电路信号串扰的方法中步骤S1～步骤5基本相同，方法和模块间可 以通用的技术内容不作重复赘述。
需要说明的是，应理解以上系统的各个模块的划分仅仅是一种逻辑功能的划分，实际实 现时可以全部或部分集成到一个物理实体上，也可以物理上分开。且这些模块可以全部以软 件通过处理元件调用的形式实现；也可以全部以硬件的形式实现；还可以部分模块通过处理 元件调用软件的形式实现，部分模块通过硬件的形式实现。例如，某一可以为单独设立的处 理元件，也可以集成在电子终端的某一个芯片中实现，此外，也可以以程序代码的形式存储 于终端的存储器中，由上述终端的某一个处理元件调用并执行以上追踪计算模块的功能。其 它模块的实现与之类似。此外这些模块全部或部分可以集成在一起，也可以独立实现。这里 所述的处理元件可以是一种集成电路，具有信号的处理能力。在实现过程中，上述方法的各 步骤或以上各个模块可以通过处理器元件中的硬件的集成逻辑电路或者软件形式的指令完 成。
例如，以上这些模块可以是被配置成实施以上方法的一个或多个集成电路，例如：一个 或多个特定集成电路(Application Specific Integrated Circuit，简称ASIC)，或，一个或多个微 处理器(digital singnal processor，简称DSP)，或，一个或者多个现场可编程门阵列(Field Programmable Gate Array，简称FPGA)等。再如，当以上某个模块通过处理元件调度程序代 码的形式实现时，该处理元件可以是通用处理器，例如中央处理器(Central Processing Unit， 简称CPU)或其它可以调用程序代码的处理器。再如，这些模块可以集成在一起，以片上系 统(system-on-a-chip，简称SOC)的形式实现。
实施例3
如图8所示，本实施例提供一种电子设备10，所述电子设备10包括存储器102，用于存 储计算机程序；处理器101，用于运行所述计算机程序以实现实施例1中所述的减小高速电 路信号串扰的方法的步骤。
存储器102通过装置总线与处理器101连接并完成相互间的通信，存储器102用于存储 计算机程序，处理器101用于运行计算机程序，以使所述电子设备10执行所述的减小高速电 路信号串扰的方法。上述已经对所述减小高速电路信号串扰的方法进行了说明，在此不再赘 述。
另需说明的是，上述提到的装置总线可以是外设部件互连标准(PeripheralComponent Interconnect，简称PCI)总线或扩展工业标准结构(Extended IndustryStandard Architecture， 简称EISA)总线等。该装置总线可以分为地址总线、数据总线、控制总线等。为便于表示， 图8中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。通信接口用于实现 数据库访问装置与其他设备(例如客户端、读写库和只读库)之间的通信。存储器102可能 包含随机存取存储器(Random Access Memory，简称RAM)，也可能还包括非易失性存储器 (non-volatile memory)，例如至少一个磁盘存储器。
上述的处理器101可以是通用处理器，包括中央处理器(Central ProcessingUnit，简称 CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(Digital Signal Processing，简称DSP)、专用集成电路(Application SpecificIntegrated Circuit，简称ASIC)、 现场可编程门阵列(Field－Programmable GateArray，简称FPGA)或者其他可编程逻辑器件、 分立门或者晶体管逻辑器件、分立硬件组件。
实施例4
本实施例提供一种印制电路板，所述印制电路板采用实施例1中所述的减小高速电路信 号串扰的方法确定的差分线，以减小印制电路板中传输线之间高速电路信号的串扰。
综上所述，本发明基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调 节所述差分线的至少一个参数的方式改变差分线的特征阻抗，并根据多条串扰性能分析仿真 曲线的性能参数确定调节的参数的大小的方式达到减小传输线之间高速电路信号的串扰，而 且本发明方法实施简单，实用性强。所以，本发明有效克服了现有技术中的缺点而具有度产 业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡 所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等 效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种减小高速电路信号串扰的方法，其特征在于：包括以下步骤：
S1，获取基于一印制电路板上两个端口的差分线形成的多条串扰性能分析初始曲线；
S2，基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调节所述差分线的至少一个参数；
S3，获取基于调节参数后的差分线形成的多条串扰性能分析仿真曲线；
S4，对比所述多条串扰性能分析仿真曲线与所述多条串扰性能分析初始曲线，确认所述多条串扰性能分析仿真曲线的性能参数是否分别优于所述多条串扰性能分析初始曲线的性能参数；
S5，在所述多条串扰性能分析仿真曲线的性能参数优于所述多条串扰性能分析初始曲线的性能参数时，获取所述差分线的当前参数，并将所述差分线的当前参数确定所述印制电路板上两个端口的差分线的参数。
2.根据权利要求1所述的减小高速电路信号串扰的方法，其特征在于：所述减小高速电路信号串扰的方法还包括：重复S2～S4，直至所述多条串扰性能分析仿真曲线的性能参数分别优于所述多条串扰性能分析初始曲线的性能参数。
3.根据权利要求1所述的减小高速电路信号串扰的方法，其特征在于：所述多条串扰性能分析初始曲线和所述多条串扰性能分析仿真曲线分别包括：时域反射曲线，插入损耗曲线，回波损耗曲线以及串扰曲线中的多种组合。
4.根据权利要求3所述的减小高速电路信号串扰的方法，其特征在于：所述端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系为：
U＝Uinput(1+(Z2-Z1)/(Z2+Z1))；
其中，U为端口电压，Uinput为端口输入电压，Z1为端口阻抗，Z2为差分线阻抗。
5.根据权利要求4所述的减小高速电路信号串扰的方法，其特征在于：差分线阻抗Z2的一种计算形式为：
Figure FDA0002960533560000021
其中，w为差分线的宽度，h为电路板叠层高度，t为差分线的厚度，s为两条差分线之间的距离，Dk为印刷电路板的相对介质常数。
6.根据权利要求3所述的减小高速电路信号串扰的方法，其特征在于：基于以下函数关系获取所述端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系：
U＝Uinput+Ureflect；
r＝Ureflect/Uinput＝(Z2-Z1)/(Z2+Z1)；
其中，Ureflect为反射电压r为反射系数。
7.根据权利要求1或5所述的减小高速电路信号串扰的方法，其特征在于：所述调节所述差分线的至少一个参数中的参数为差分线的宽度，两条差分线之间的距离，差分线的厚度中任一种或多种组合。
8.一种减小高速电路信号串扰的系统，其特征在于：包括：
初始曲线模块，用于获取基于一印制电路板上两个端口的差分线形成的多条串扰性能分析初始曲线；
调节模块，用于基于端口电压、端口输入电压、端口阻抗、差分线阻抗的函数关系调节所述差分线的至少一个参数；
仿真曲线模块，用于获取基于调节参数后的差分线形成的多条串扰性能分析仿真曲线；
性能参数对比模块，用于对比所述多条串扰性能分析仿真曲线与所述多条串扰性能分析初始曲线，确认所述多条串扰性能分析仿真曲线的性能参数是否分别优于所述多条串扰性能分析初始曲线的性能参数；
参数确定模块，用于在所述多条串扰性能分析仿真曲线的性能参数优于所述多条串扰性能分析初始曲线的性能参数时，获取所述差分线的当前参数，并将所述差分线的当前参数确定所述印制电路板上两个端口的差分线的参数。
9.一种电子设备，其特征在于：包括存储器，用于存储计算机程序；处理器，用于运行所述计算机程序以实现如权利要求1至权利要求7任一权利要求所述的减小高速电路信号串扰的方法的步骤。
10.一种印制电路板，其特征在于：采用如权利要求1至权利要求7任一权利要求所述的减小高速电路信号串扰的方法确定的差分线。
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