CN113013083A - 形成材料膜的方法、集成电路器件和制造其的方法 - Google Patents

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Abstract

本申请提供了形成材料膜的方法、集成电路器件和制造集成电路器件的方法。为了制造集成电路(IC)器件，制备了具有限定沟槽的台阶结构的下结构。在沟槽内部形成材料膜。为了形成材料膜，将包括第一中心元素和具有第一尺寸的第一配体的第一前体供应到下结构上，以在下结构上形成第一前体的第一化学吸附层。将包括第二中心元素和具有小于第一尺寸的第二尺寸的第二配体的第二前体供应到包括第一化学吸附层的所得结构上，以在下结构上形成第二前体的第二化学吸附层。将反应气体供应到第一化学吸附层和第二化学吸附层。

Description

形成材料膜的方法、集成电路器件和制造其的方法
本申请要求于2019年12月20日在韩国知识产权局提交的第10-2019-0171894号韩国专利申请的权益和优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及形成材料膜的方法、集成电路(IC)器件以及制造IC器件的方法，更具体地，涉及使用原子层沉积(ALD)工艺形成材料膜的方法、包括使用该方法获得的材料膜的IC器件以及制造IC器件的方法。
背景技术
随着电子器件变得高度集成和缩小，包括在电子器件中的图案的高宽比逐渐增大。因此，需要一种用于即使在具有高的高宽比的窄且深的空间中也提供良好的间隙填充特性的沉积技术。具体地，为了执行用于在包括深且窄的沟槽的三维(3D)结构上形成材料膜以填充沟槽的原子层沉积(ALD)工艺，开发能够在沟槽内部形成材料膜而不导致缝隙或空隙的沉积技术是有用的。
发明内容
发明构思的各个方面提供了一种形成材料膜的方法，通过该方法，可以在包括深且窄的沟槽的三维(3D)结构上形成不具有缝隙或空隙的材料膜，以填充沟槽。
发明构思的方面还提供了一种制造集成电路(IC)器件的方法，该方法包括在包括深且窄的沟槽的3D结构上形成材料膜以填充沟槽而不在材料膜中形成缝隙或空隙的工艺。
此外，发明构思的方面提供了一种制造包括材料膜的IC器件的方法，所述材料膜可以填充形成在3D结构中的深且窄的沟槽而没有缝隙或空隙，并且提供优异的电特性。
根据发明构思的一方面，提供了一种形成材料膜的方法。该方法包括以下步骤：将包括第一中心元素和具有第一尺寸的第一配体的第一前体供应到下结构上，并且在下结构上形成第一前体的第一化学吸附层。将包括第二中心元素和具有第二尺寸的第二配体的第二前体供应到其中形成有第一化学吸附层的所得结构上，因此，在下结构上形成第二前体的第二化学吸附层。第二尺寸小于第一尺寸。通过将反应气体供应到第一化学吸附层和第二化学吸附层，以从下结构去除第一配体和第二配体来形成包括第一中心元素和第二中心元素的材料膜。
根据发明构思的另一方面，提供了一种制造IC器件的方法。该方法包括制备具有限定沟槽的台阶结构的下结构。在沟槽内部形成材料膜。材料膜的形成包括执行原子层沉积(ALD)循环至少一次。ALD循环包括以下步骤：第一工艺，将包括第一中心元素和具有第一尺寸的第一配体的第一前体供应到沟槽中，并且在沟槽内部形成第一前体的第一化学吸附层；第二工艺，将包括第二中心元素和具有小于第一尺寸的第二尺寸的第二配体的第二前体供应到其中形成有第一化学吸附层的沟槽中，并且在沟槽内部形成第二前体的第二化学吸附层；以及第三工艺，通过将反应气体供应到第一化学吸附层和第二化学吸附层，在沟槽内部形成包括第一中心元素和第二中心元素的原子级材料膜。
根据发明构思的另一方面，提供了一种制造IC器件的方法。该方法包括在基底中形成限定有源区的沟槽。在沟槽内部形成氧化硅膜。氧化硅膜的形成包括执行ALD循环至少一次。ALD循环包括以下步骤：第一工艺，将包括第一硅(Si)中心元素和具有第一尺寸的第一配体的第一前体供应到沟槽中，并且在沟槽内部形成第一前体的第一化学吸附层；第二工艺，将包括第二硅中心元素和具有小于第一尺寸的第二尺寸的第二配体的第二前体供应到其中形成有第一化学吸附层的沟槽中，并且在沟槽内部形成第二前体的第二化学吸附层；以及第三工艺，通过将氧化气体供应到第一化学吸附层和第二化学吸附层，在沟槽内部形成原子级氧化硅膜。
根据发明构思的另一方面，提供了一种使用根据发明构思的一个方面的制造IC器件的方法形成的IC器件。该IC器件包括填充沟槽的材料膜，并且材料膜包括氧化硅膜。氧化硅膜的相对靠近沟槽的入口的上部包括第一含量的碳原子。氧化硅膜的相对靠近沟槽的底表面的下部包括低于第一含量的第二含量的碳原子。
根据发明构思的另一方面，提供了一种使用根据发明构思的另一方面的制造IC器件的方法制造的IC器件。该IC器件包括填充沟槽的氧化硅膜。氧化硅膜具有小于3原子百分比(at％)的碳原子含量。氧化硅膜的相对靠近沟槽的入口的上部包括在大于0at％且小于3at％的范围内选择的第一含量的碳原子。氧化硅膜的相对靠近沟槽的底表面的下部包括在大于或等于0at％且小于3at％的范围内选择的第二含量的碳原子，并且第二含量低于第一含量。
附图说明
通过以下结合附图进行的详细描述，将更清楚地理解发明构思的实施例，在附图中：
图1是根据实施例的形成材料膜的方法的流程图；
图2A至图2E是根据实施例的形成材料膜的方法的工艺顺序的剖视图；
图3是根据实施例的形成材料膜的方法的流程图；
图4是根据实施例的形成材料膜的方法的流程图；
图5是根据实施例的形成材料膜的方法的流程图；
图6是根据实施例的集成电路(IC)器件的示意性构造的平面图；
图7是根据实施例的存储器单元阵列区域的主要组件的示意性平面布局图；
图8A至图8C是根据实施例的IC器件的主要组件的剖视图；
图9A和图9B是根据实施例的IC器件的主要组件的剖视图；并且
图10A至图10F是根据实施例的制造IC器件的方法的工艺顺序的剖视图。
具体实施方式
在下文中，将参照附图详细描述实施例。在附图中，为了清楚起见，可以夸大层和区域的尺寸和相对尺寸。在附图中，使用相同的附图标记来表示相同或相似的元件，并且将省略其重复描述。
图1是根据实施例的形成材料膜的方法的流程图。图2A至图2E是根据实施例的形成材料膜的方法的工艺顺序的剖视图。现在将参照图1和图2A至图2E描述根据这些实施例的形成材料膜的方法。在本实施例中，将示例性地描述使用原子层沉积(ALD)工艺制造材料膜的方法。
参照图1和图2A，在工艺P12中，可以将第一前体P1供应到反应空间中的下结构110上，因此，可以在下结构110上形成第一前体P1的第一化学吸附层AL1。第一前体P1可以包括第一中心元素和具有第一尺寸的第一配体。
可以在下结构110的上部中形成限定沟槽TR的台阶结构。下结构110可以包括或可以是半导体元素、化合物半导体或绝缘材料。在示例实施例中，下结构110可以包括导电区域(例如，掺杂阱或掺杂结构)、互连层、接触插塞和晶体管并且还包括被构造为使导电区域、互连层、接触插塞和晶体管彼此绝缘的绝缘膜。
第一前体P1的第一配体的第一尺寸可以大于第二前体P2的第二配体的第二尺寸，将在下面参照图1的工艺P14和图2B对其进行描述。在示例实施例中，第一前体P1的尺寸可以大于第二前体P2的尺寸，将在下面参照图1的工艺P14和图2B对其进行描述。如在此所使用的，配体或前体的尺寸指由配体或前体占据的空间的体积。在示例实施例中，第一前体P1的分子量可以大于第二前体P2的分子量。
在示例实施例中，第一前体P1的第一配体可以包括选自芳香族官能团、烷氧基官能团、硫醇官能团和大(bulky)有机官能团中的至少一种。因为第一前体P1包括具有相对大尺寸的第一配体，所以第一前体P1由于空间位阻而可以具有低吸附密度。因此，即使在第一前体P1被吸附在下结构110的暴露表面上之后，其上未吸附第一前体P1的空区域也可以保留在下结构110的暴露表面中和下结构110的暴露表面上。此外，第一前体P1可以具有相对低的流动性，因此第一前体P1可能会难以到达沟槽TR的深区域或底表面，并且可能会主要被吸附在下结构110的顶表面和沟槽TR的靠近沟槽TR的入口侧的上侧壁上。例如，在一些实施例中，80％或更多的第一前体P1被吸附在下结构110的顶表面和沟槽TR的侧壁的上半部分上。因为第一前体P1主要被吸附在沟槽TR的入口侧上，所以第一前体P1可以防止将在下面参照图1的工艺P14和图2B描述的第二前体P2吸附在沟槽TR的入口侧上并且诱导第二前体P2优先吸附在沟槽TR的深区域或底表面上。将在下面参照图1的工艺P14和图2B详细描述第二前体P2。
参照图1和图2B，在工艺P14中，可以将第二前体P2供应到包括第一化学吸附层AL1的所得结构上，因此，可以在下结构110上形成第二前体P2的第二化学吸附层AL2。
在一些实施例中，第二前体P2可以包括第二中心元素和第二配体或可以由第二中心元素和第二配体形成，并且第二前体P2的第二中心元素可以包括与第一前体P1的第一中心元素相同的元素或可以由与第一前体P1的第一中心元素相同的元素形成。包括在第二前体P2中的第二配体可以具有与第一前体P1的第一配体不同的结构。第二配体的第二尺寸可以小于第一配体的第一尺寸。在示例实施例中，第一前体P1可以具有比第二前体P2的尺寸大的尺寸。在示例实施例中，第一前体P1的分子量可以大于第二前体P2的分子量。在一些其它实施例中，第二前体P2的第二中心元素可以包括与第一前体P1的第一中心元素不同的元素。
第二前体P2可以具有比第一前体P1的反应性高的反应性。因此，使用第二前体P2形成材料膜的沉积速率可以高于使用第一前体P1形成材料膜的沉积速率。第二前体P2的第二化学吸附层AL2可以形成在下结构110的暴露表面的区域中，该区域被第一前体P1的第一化学吸附层AL1暴露。从具有不同结构的第一前体P1和第二前体P2获得的第一化学吸附层AL1和第二化学吸附层AL2可以形成在下结构110上。
因为第一前体P1在第一前体P1供应到下结构110上时主要被吸附在沟槽TR的入口侧上，所以具有相对小尺寸的大量第二前体P2可以进入沟槽TR。吸附在沟槽TR的入口侧上的第一前体P1可以诱导第二前体P2比吸附在沟槽TR的入口侧上更优先地吸附在沟槽TR的深区域或底表面上。
可以在下结构110的顶表面和沟槽TR的入口侧上形成具有相对低吸附密度的第一前体P1的第一化学吸附层AL1，而可以在沟槽TR的深区域或底表面上形成具有相对高吸附密度的第二前体P2的第二化学吸附层AL2。因此，可以以相对低的沉积速率在下结构110的顶表面和沟槽TR的入口侧上沉积材料膜，而可以以相对高的沉积速率在沟槽TR的深区域上沉积材料膜。因此，沟槽TR的内部可以填充有高纯度的材料膜而不导致空隙。
在示例实施例中，第一前体P1的第一中心元素可以包括与第二前体P2的第二中心元素相同的元素。第一中心元素和第二中心元素可以包括或可以是硅(Si)、硼(B)或金属。可以包括在第一中心元素和第二中心元素中或可以形成第一中心元素和第二中心元素的金属可以选自锆(Zr)、锂(Li)、铍(Be)、钠(Na)、镁(Mg)、铝(Al)、钾(K)、钙(Ca)、钪(Sc)、钛(Ti)、钒(V)、铬(Cr)、锰(Mn)、铁(Fe)、钴(Co)、镍(Ni)、铜(Cu)、锌(Zn)、镓(Ga)、锗(Ge)、铷(Rb)、锶(Sr)、钇(Y)、铌(Nb)、钼(Mo)、锝(Tc)、钌(Ru)、铑(Rh)、钯(Pd)、银(Ag)、镉(Cd)、铟(In)、锡(Sn)、锑(Sb)、铯(Cs)、钡(Ba)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钷(Pm)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)铪(Hf)、钽(Ta)、钨(W)、铼(Re)、锇(Os)、铱(Ir)、铂(Pt)、金(Au)、汞(Hg)、铅(Pb)、铋(Bi)、钋(Po)、镭(Ra)和锕(Ac)，但不限于此。
当第一前体P1的第一中心元素和第二前体P2的第二中心元素中的每个是硅(Si)时，第一前体P1的第一配体可以包括芳香族官能团、烷氧基官能团、硫醇官能团或大有机官能团，并且第二前体P2的第二配体可以不包括芳香族官能团、烷氧基官能团、硫醇官能团和大有机官能团中的任何一个，或者可以不包括任何的芳香族官能团、烷氧基官能团、硫醇官能团或大有机官能团。
具有包括芳香族官能团的第一配体的第一前体P1的示例可以包括5-(双环庚烯基)甲基二甲氧基硅烷(BMDS)、5-(双环庚烯基)三乙氧基硅烷(BTS)和5-(双环庚烯基)二乙氧基硅烷乙炔(BDS)，但不限于此。
具有包括烷氧基官能团的第一配体的第一前体P1的示例可以包括三甲基甲氧基硅烷(CH3-O-Si-(CH3)3，缩写为TMMS)、二甲基二甲氧基硅烷((CH3)2-Si-(OCH3)2，缩写为DMDMS)、甲基三甲氧基硅烷((CH3-O-)3-Si-CH3，缩写为MTMS)、苯基三甲氧基硅烷(C6H5-Si-(OCH3)3，缩写为PTMOS)、乙烯基二乙氧基硅烷、乙烯基二甲氧基硅烷、乙烯基三甲氧基硅烷、乙烯基三乙氧基硅烷、乙烯基甲基二甲氧基硅烷和乙烯基甲基二乙氧基硅烷，但不限于此。
具有包括硫醇官能团的第一配体的第一前体P1的示例可以包括(3-巯基丙基)三甲氧基硅烷、(3-巯基丙基)三乙氧基硅烷和(3-巯基丙基)甲基二甲氧基硅烷。
大有机官能团可以包括-Si-(CH2)n-Si-基团(在此，n是范围为从1至5的整数)。例如，具有包括大有机官能团的第一配体的第一前体P1可以选自含-Si-CH2-Si-基团的前体和含-Si-(CH2)2-Si-基团的前体。含-Si-CH2-Si-基团的前体的示例可以包括(EtO)3Si-CH2-Si(OEt)2H、Me(EtO)2Si-CH2-Si(OEt)2H、Me(EtO)2Si-CH2-Si(OEt)HMe、Me2(EtO)Si-CH2-Si(OEt)2H、(EtO)Me2Si-CH2-Si(OMe)2H、Me2(EtO)Si-CH2-Si(OEt)HMe、(EtO)3Si-CH2-Si(OEt)HMe、(EtO)3Si-CH2-Si(OMe)HMe、Me(MeO)2Si-CH2-Si(OMe)2H、Me(MeO)2Si-CH2-Si(OMe)HMe、Me2(MeO)Si-CH2-Si(OMe)2H和Me2(EtO)Si-CH2-Si(OMe)HMe。含-Si-(CH2)2-Si-基团的前体的示例可以包括(EtO)3Si-CH2CH2-Si(OEt)2H、Me(EtO)2Si-CH2CH2-Si(OEt)2H、Me(EtO)2Si-CH2CH2-Si(OEt)HMe、Me2(EtO)Si-CH2CH2-Si(OEt)2H、(EtO)Me2Si-CH2CH2-Si(OMe)2H、Me2(EtO)Si-CH2CH2-Si(OEt)HMe、(EtO)3Si-CH2CH2-Si(OEt)HMe、(EtO)3Si-CH2CH2-Si(OMe)HMe、Me(MeO)2Si-CH2CH2-Si(OMe)2H、Me(MeO)2Si-CH2CH2-Si(OMe)HMe、Me2(MeO)Si-CH2CH2-Si(OMe)2H、Me2(EtO)Si-CH2CH2-Si(OMe)HMe。如在此所使用的，缩写“Me”指甲基基团，缩写“Et”指乙基基团。
在示例实施例中，第二前体P2可以包括硅烷(SiH4)、二硅烷(Si2H6)、卤代硅烷、有机硅烷或有机氨基硅烷，但不限于此。
卤代硅烷可以选自一氟硅烷(SiFH3)、二氟硅烷(SiF2H2)、三氟硅烷(SiF3H)、四氟硅烷(SiF4)、一氟二硅烷(Si2FH5)、二氟二硅烷(Si2F2H4)、三氟二硅烷(Si2F3H3)、四氟二硅烷(Si2F4H2)、五氟二硅烷(Si2F5H)、六氟二硅烷(Si2F6)、一氯硅烷(SiClH3)、二氯硅烷(SiCl2H2)、三氯硅烷(SiCl3H)、四氯硅烷(SiCl4)、一氯二硅烷(Si2ClH5)、二氯二硅烷(Si2Cl2H4)、三氯二硅烷(Si2Cl3H3)、四氯二硅烷(Si2Cl4H2)、五氯二硅烷(Si2Cl5H)、六氯二硅烷(Si2Cl6)、一溴硅烷(SiBrH3)、二溴硅烷(SiBr2H2)、三溴硅烷(SiBr3H)、四溴硅烷(SiBr4)、一溴二硅烷(Si2BrH5)、二溴二硅烷(Si2Br2H4)、三溴二硅烷(Si2Br3H3)、四溴二硅烷(Si2Br4H2)、五溴二硅烷(Si2Br5H)、六溴二硅烷(Si2Br6)、一碘硅烷(SiIH3)、二碘硅烷(SiI2H2)、三碘硅烷(SiI3H)、四碘硅烷(SiI4)、一碘二硅烷(Si2IH5)、二碘二硅烷(Si2I2H4)、三碘二硅烷(Si2I3H3)、四碘二硅烷(Si2I4H2)、五碘二硅烷(Si2I5H)和六碘二硅烷(Si2I6)，但不限于此。
有机硅烷可以选自二乙基硅烷(Et2SiH2)和原硅酸四乙酯(Si(OCH2CH3)4，TEOS)，但不限于此。
有机氨基硅烷可以包括二异丙基氨基硅烷(H3Si(N(i-Prop)2))、双(叔丁基氨基)硅烷((C4H9(H)N)2SiH2)、四(二甲基氨基)硅烷(Si(NMe2)4)、四(乙基甲基氨基)硅烷(Si(NEtMe)4)、四(二乙基氨基)硅烷(Si(NEt2)4)、三(二甲基氨基)硅烷(HSi(NMe2)3)、三(乙基甲基氨基)硅烷(HSi(NEtMe)3)、三(二乙基氨基)硅烷(HSi(NEt2)3)、三(二甲基肼基)硅烷(HSi(N(H)NMe2)3)、双(二乙基氨基)硅烷(H2Si(NEt2)2)、双(二异丙基氨基)硅烷(H2Si(N(i-Prop)2)2)、三(二异丙基氨基)硅烷(HSi(N(i-Prop)2)3)或(二异丙基氨基)硅烷(H3Si(N(i-Prop)2))，但不限于此。如在此所使用的，缩写“Me”指甲基基团，缩写“Et”指乙基基团，缩写“i-Prop”指异丙基基团。
在其它示例实施例中，第一前体P1和第二前体P2可以是从上面描述的所有硅前体中选择的不同前体。在此，第一前体P1的尺寸可以大于第二前体P2的尺寸。在示例实施例中，第一前体P1的尺寸可以大于第二前体P2的尺寸，并且第一前体P1的分子量可以大于第二前体P2的分子量。
在图1的工艺P12中将第一前体P1供应到下结构110上期间和/或在图1的工艺P14中将第二前体P2供应到下结构110上期间，反应空间的内部可以保持在约100℃至约600℃的温度。第一前体P1可以以气化状态供应到下结构110上。可以在完成第一前体P1的供应和吸附之后供应第二前体P2，并且第二前体P2也可以以气化状态供应到下结构110上。在第一前体P1和第二前体P2供应在下结构110上之后，第一前体P1的第一化学吸附层AL1、第二前体P2的第二化学吸附层AL2以及第一前体P1和第二前体P2中的每个的物理吸附层可以保留在沟槽TR的内壁和下结构110的顶表面上。
在图1的工艺P16中，将吹扫气体供应到反应空间中以从下结构110去除不必要的材料。在这种情况下，保留在下结构110上的第一前体P1和第二前体P2中的每个的物理吸附层由于吹扫气体也可以被去除。例如，惰性气体(诸如氩(Ar)、氦(He)和氖(Ne))或氮气(N2)可以用作吹扫气体。在将吹扫气体供应到反应空间中期间，反应空间的内部可以保持在约100℃至约600℃的温度。
在图1的工艺P18中，将反应气体供应到其中形成第一化学吸附层AL1和第二化学吸附层AL2的图2B的所得结构上。因此，可以从下结构110去除第一前体P1的第一配体和第二前体P2的第二配体，并且可以形成包括第一中心元素和第二中心元素的原子级材料膜。
反应气体可以包括例如氧化气体或还原气体。
在示例实施例中，氧化气体可以包括O2、O3、H2O、NO、NO2、N2O、CO2、H2O2、HCOOH、CH3COOH、(CH3CO)2O、等离子体O2、远程等离子体O2、等离子体N2O、等离子体H2O或它们的组合，但不限于此。
在示例实施例中，还原气体可以包括H2、NH3、GeH4、肼(N2H4)、肼衍生物或它们的组合，但不限于此。肼衍生物可以包括C1至C10烷基肼、二烷基肼或它们的组合，但不限于此。
在其它示例实施例中，反应气体可以包括含氮气体。含氮气体可以包括有机胺化合物(诸如一烷基胺、二烷基胺、三烷基胺和亚烷基二胺)、肼、氨或它们的组合。
在示例实施例中，当根据图1的工艺P18将反应气体供应到下结构110上时，作为反应气体的氧化气体的供应可以包括顺序地供应具有不同氧化力的多种氧化气体。在示例实施例中，多种氧化气体可以包括从上面示例性描述的氧化气体中选择的不同氧化气体。多种氧化气体的顺序供应可以包括在将具有第一氧化力的第一氧化气体供应到下结构110上之后且在将具有第二氧化力的第二氧化气体供应到下结构110上之前执行额外吹扫工艺。
在图1的工艺P20中，以与参照图1的工艺P16描述的方式相似的方式，可以将吹扫气体供应到反应空间中，因此，可以从原子级材料膜去除不必要的副产物。在将吹扫气体供应到反应空间中期间，反应空间的内部可以保持在约100℃至约600℃的温度。
在图1的工艺P22中，可以确定材料膜是否在下结构110上已经形成为期望的目标厚度，并且可以重复包括图1的工艺P12至P20的沉积循环，直到获得期望的目标厚度。
参照图2C，可以多次重复包括图1的工艺P12至P20的ALD循环，因此，可以在下结构110上获得初始材料膜P112。
当多次重复包括图1的工艺P12至P20的ALD循环时，由于由第一前体P1提供的空间位阻效应，原子级材料膜可以比沉积在沟槽TR的入口侧处更优先地沉积在沟槽TR的相对深的部分中，因此，原子级材料膜的在沟槽TR的底表面上的沉积速率可以高于原子级材料膜的在沟槽TR的入口侧上的沉积速率。结果，可以执行自下而上的填充方法，因此，初始材料膜P112可以在沟槽TR的底表面上形成为比在下结构110的顶表面上大的厚度。
参照图2D，可以以与参照图2A和图2B描述的方式相似的方式对图2C的所得结构顺序地执行工艺P12和P14，因此，可以在初始材料膜P112上形成第一化学吸附层AL1和第二化学吸附层AL2。
参照图2E，可以重复对图2D的所得结构执行图1的工艺P16至P20的工艺和根据工艺P22确定材料膜是否在下结构110上已经形成为期望的目标厚度的工艺，直到获得具有期望的目标厚度的材料膜112。当在工艺P22中确定在工艺P22中获得具有目标厚度的材料膜112时，结束参照图1描述的ALD工艺。
当根据图1和图2A至图2E中所示的方法形成材料膜112时，可以调节执行ALD循环的次数以控制材料膜112的厚度。此外，当根据图1和图2E中所示的方法形成材料膜112时，可以施加能量(例如，等离子体、光和电压)。可以不同地选择施加能量的时间点。例如，可以在图1的工艺P12中将第一前体P1引入到反应空间中时的时间点、工艺P14中将第二前体P2引入到反应空间中时的时间点、工艺P18中将反应气体引入到反应空间中时的时间点或在各个时间点之间施加能量(例如，等离子体、光和电压)。另外，当在图1的工艺P12中将第一前体P1引入到反应空间中时以及当在图1的工艺P14中将第二前体P2引入到反应空间中时，可以通过适当地选择与第一前体P1或第二前体P2一起供应的另一前体、反应气体和反应条件来形成各种类型的材料膜。
在示例实施例中，可以与第一前体P1或第二前体P2一起供应的其它前体可以包括硅(Si)、碳(C)或金属。其它前体可以包括选自氢化物、氢氧化物、卤化物、叠氮化物、烷基、烯基、环烷基、烯丙基、炔基、氨基、二烷基氨基烷基、一烷基氨基、二烷基氨基、二氨基、二(甲硅烷基-烷基)氨基、二(烷基-甲硅烷基)氨基、二甲硅烷基氨基、烷氧基、烷氧基烷基、酰肼基、磷化物、腈、二烷基氨基烷氧基、烷氧基烷基二烷基氨基、甲硅烷氧基、二酮基、环戊二烯基、甲硅烷基、吡唑特、胍基、磷胍基、脒基、磷脒基、酮亚胺基、二酮亚胺基和羰基中的至少一种配体。
可以使用根据参照图1和图2A至图2E描述的实施例的方法获得的材料膜可以包括或可以是氧化硅膜、氮化硅膜、氮氧化硅膜、碳氮氧化硅膜、金属氧化物膜或金属氮化物膜，但不限于此。
使用根据实施例的方法制造的材料膜可以根据各种目的而使用。例如，材料膜可以用于半导体器件的器件隔离膜和绝缘膜、包括在电容器中的介电膜、晶体管的栅极介电膜、用于互连的导电阻挡膜、电阻膜、磁性膜、用于液晶的阻挡金属膜、用于薄膜太阳能电池的构件、用于半导体设备的构件或纳米结构，但不限于上面描述的示例。
在参照图1和图2A至图2E描述的根据实施例的形成材料膜的方法中，在获得具有目标厚度的材料膜112之后，可以执行对材料膜112进行退火的工艺。可以在比应用于工艺P12至P20的工艺温度高的温度下执行材料膜112的退火。例如，可以在约500℃至约1150℃的范围内选择的温度下执行退火工艺。例如，在一个实施例中，具有从100℃至600℃的值的工艺温度用在工艺P12至P20中，并且具有从500℃至1150℃的值的温度(其比工艺温度高)用于退火。在示例实施例中，可以在氮气气氛中执行退火工艺。通过执行上面描述的退火工艺，可以使材料膜112致密化并且可以从材料膜112去除杂质，因此，可以改善材料膜112的膜特性。例如，当使用根据参照图1和图2A至图2E描述的实施例的方法形成氧化硅膜时，由于退火工艺，可以使氧化硅膜致密化，因此，可以增加氧化硅膜的密度。
根据参照图1和图2A至图2E描述的形成材料膜112的方法，在下结构110上形成包括具有相对大尺寸的第一配体的第一前体P1的第一化学吸附层AL1之后，可以在由第一化学吸附层AL1暴露的空的空间中形成包括具有相对小尺寸的第二配体的第二前体P2的第二化学吸附层AL2，并且可以将反应气体供应到第一化学吸附层AL1和第二化学吸附层AL2以形成原子级材料膜。因此，材料膜的沉积速率可以在下结构110的顶表面和沟槽TR的入口侧上(例如，在高于特定阈值高度的高度处)相对低，并且在沟槽TR的深区域上(例如，在低于特定阈值高度的高度处)相对高。阈值高度可以是例如沟槽TR的总高度的一定量(例如，高度的1/4、高度的1/3或高度的1/2)。因此，沟槽TR的内部可以填充有不具有缝隙或空隙的高纯度的材料膜112。此外，根据参照图1和图2A至图2E描述的形成材料膜112的方法，可以不必针对每个ALD循环执行单独的蚀刻工艺或使用单独的抑制剂来降低在下结构110的顶表面和沟槽TR的入口侧上形成材料膜112的沉积速率。因此，可以能够从根本上防止问题(诸如由于在蚀刻工艺期间可能产生的蚀刻副产物引起的污染的可能性，或者抑制剂的残余组分对电特性的不利影响)。因此，可以通过使用相对简单的工艺在下结构110中形成深且窄的沟槽TR并且用不具有缝隙或空隙的材料膜112填充沟槽TR。另外，因为填充沟槽TR的材料膜112具有高纯度，所以采用材料膜112的IC器件可以表现出优异的电特性。
图3是根据实施例的形成材料膜的方法的流程图。将参照图3描述使用ALD工艺形成氧化硅膜的方法。根据本实施例的形成材料膜的方法可以与参照图1和图2A至图2E描述的形成材料膜的方法基本上相同。在本实施例中，第一前体P1的中心元素和第二前体P2的中心元素中的每个包括硅原子。
参照图3和图2A，在工艺P32中，将具有Si中心元素和第一配体的第一前体P1供应到反应空间中的下结构110上，以在下结构110上形成第一前体P1的第一化学吸附层AL1。
参照图3和图2B，在工艺P34中，将包括Si中心元素和第二配体的第二前体P2供应到下结构110上，以形成第二前体P2的第二化学吸附层AL2。
第一前体P1的第一配体和第二前体P2的第二配体的详细描述可以与参照图1的工艺P12和P14所描述的第一配体和第二配体相同。
在图3的工艺P36中，以与参照图1的工艺P16描述的方式相同的方式，将吹扫气体供应到反应空间中以从下结构110去除不必要的材料。
在图3的工艺P38中，以与参照图1的工艺P18描述的方式相似的方式，将氧化气体供应到其中形成第一化学吸附层AL1和第二化学吸附层AL2的图2B的所得结构上。因此，可以从下结构110去除第一前体P1的第一配体和第二前体P2的第二配体，并且形成包括Si中心元素的原子级氧化硅膜。
在图3的工艺P40中，以与参照图1的工艺P20描述的方式相似的方式，将吹扫气体供应到反应空间中，因此，可以从包括Si中心元素的原子级氧化硅膜去除不必要的副产物。
在图3的工艺P42中，确定氧化硅膜是否在下结构110上已经形成为目标厚度，并且可以重复包括图3的工艺P32至P40的ALD循环，直到氧化硅膜获得目标厚度。如图3中所描述的硅的使用也可以发生在例如图4和图5或后面的附图的后面描述的实施例中。
图4是根据实施例的形成材料膜的方法的流程图。
在图4中示出的形成材料膜的方法可以与参照图1和图2A至图2E描述的形成材料膜的方法基本上相同。然而，在图4中示出的形成材料膜的方法中，在通过根据工艺P20供应吹扫气体从原子级材料膜去除不必要的副产物之后，在工艺P52中使用氢等离子体处理包括原子级材料膜的所得结构。
由于氢等离子体处理，可以从原子级材料膜去除可能会保留在原子级材料膜中的不必要的杂质。例如，因为第一前体P1包括具有相对大尺寸的第一配体，所以来源于第一配体的杂质可能会保留在原子级材料膜中并且由于氢等离子体处理而被有效地去除。因此，可以通过使用图4中所示的方法形成材料膜来进一步改善材料膜的纯度。尽管在图4(和下面的图5)中示出了工艺P52的氢等离子体处理发生在确定材料膜是否具有目标厚度的步骤(工艺P52)之前，但是在一些实施例中，该步骤可以在工艺P22之后执行，使得该步骤在整个工艺的开始与结束之间仅发生一次。
图5是根据实施例的形成材料膜的方法的流程图。
在图5中示出的形成材料膜的方法可以与参照图1和图2A至图2E描述的形成材料膜的方法基本上相同。然而，在图5中示出的形成材料膜的方法中，可以在工艺P64中使用氢等离子体处理在多次执行包括工艺P12至P20的ALD循环之后获得的所得结构。可以参照图1和图2A至图2E来理解工艺P12至P20的详细描述。
在图5的工艺P62中，可以确认重复包括工艺P12至P20的ALD循环的次数。当重复ALD循环的次数达到预定的设定值N(在此，N是大于或等于2的整数)时，可以根据工艺P64执行氢等离子体处理。在示例实施例中，预定的设定值N可以在2至10的范围内选择。由于氢等离子体处理，可以去除可能会保留在多个原子级材料膜中的不必要的杂质。
在图5的工艺P22中，确定期望的材料膜是否在下结构110上已经形成为目标厚度，并且可以重复工艺P12至P20、P62和P64直到材料膜获得目标厚度。
在根据参照图1至图5描述的实施例的形成材料膜的方法中，沟槽(参照图2E中的TR)的内部可以填充有不具有缝隙或空隙的高纯度的材料膜112。另外，材料膜112的形成可以不涉及针对ALD工艺的每个循环的附加蚀刻工艺，或者可以不使用附加抑制剂来降低下结构110的顶表面和沟槽TR的入口侧处的沉积速率。因此，可以能够从根本上防止问题(诸如由于蚀刻工艺或抑制剂的使用引起的污染的可能性，或者蚀刻工艺或抑制剂对电特性的不利影响)。因此，在根据参照图1至图5描述的实施例的形成材料膜的方法中，可以在下结构110中形成深且窄的沟槽TR，并且使用相对简单的工艺用不具有缝隙或空隙的材料膜112容易地填充沟槽TR。另外，因为沟槽TR填充有具有高纯度的材料膜112，所以采用材料膜112的IC器件可以表现出优异的电特性。
图6是根据实施例的集成电路(IC)器件200的示意性构造的平面图。
参照图6，IC器件200可以包括基底210，基底210包括第一区域RA1、第二区域RA2和界面区域IF，第二区域RA2围绕第一区域RA1，界面区域IF在第一区域RA1与第二区域RA2之间。
基底210可以包括例如半导体元素(例如，硅(Si)和锗(Ge))或者选自硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)中的至少一种化合物半导体，或者可以由例如半导体元素(例如，硅(Si)和锗(Ge))或者选自硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)中的至少一种化合物半导体形成。基底210可以包括导电区域，例如，掺杂阱或掺杂结构。
第一区域RA1可以包括IC器件200的存储器单元区域。在示例实施例中，第一区域RA1可以是动态随机存取存储器(DRAM)的存储器单元区域。第一区域RA1可以包括具有晶体管和电容器的单位存储器单元或者具有开关元件和可变电阻器的单位存储器单元。
第二区域RA2可以是核心区域或外围电路区域(在下文中，包括地称为“外围电路区域”)。驱动位于第一区域RA1中的存储器单元所需的外围电路可以布置在第二区域RA2中。在示例实施例中，第二区域RA2可以包括行解码器、感测放大器、列解码器、自刷新控制电路、命令解码器、模式寄存器配置/扩展模式寄存器配置(MRS/EMRS)电路、地址缓冲器、数据输入/输出(I/O)电路、被构造为产生时钟信号的时钟电路以及被构造为接收外部施加的供电电压并产生或划分内电压的供电电路。
多条导电线和绝缘结构可以布置在界面区域IF中。可以安装多条导电线以能够在第一区域RA1与第二区域RA2之间电连接，并且可以提供绝缘结构以能够在第一区域RA1与第二区域RA2之间绝缘。
图7是根据实施例的IC器件200的存储器单元阵列区域MCA的主要组件的示意性平面布局图。图7中所示的存储器单元阵列区域MCA可以被包括在图6中所示的第一区域RA1中。
参照图7，存储器单元阵列区域MCA可以包括多个有源区A1。多个有源区A1中的每个可以布置为在相对于第一方向(X方向)和第二方向(Y方向)的对角线方向(Q方向)上具有长轴。多个有源区A1中的一些有源区A1可以在第一方向(X方向)上布置成线。多个有源区A1中的一些其它有源区A1可以在与第一方向(X方向)交叉的第二方向(Y方向)上布置成线。
多条字线WL可以与多个有源区A1交叉并且沿第一方向(X方向)彼此平行地延伸。多条位线BL可以在多条字线WL上沿第二方向(Y方向)彼此平行地延伸。多条位线BL可以通过直接接触件DC(例如，竖直接触件或在竖直方向(Z方向)上延伸的柱，其接触相应位线BL和有源区A1)连接到多个有源区A1。应该注意的是，本说明书中如以动词形式使用的术语“接触”指直接连接(即，触碰)。
多个掩埋接触件BC可以形成在多条位线BL中的两条相邻位线BL之间。多个掩埋接触件BC可以在第一方向(X方向)和第二方向(Y方向)中的每个上布置成线。多个接合垫LP可以形成在多个掩埋接触件BC上。多个掩埋接触件BC和多个接合垫LP可以将形成在多条位线BL上的电容器的下电极(未示出)连接到有源区A1。多个接合垫LP中的每个可以与掩埋接触件BC部分叠置。
图8A至图8C以及图9A和图9B是根据实施例的IC器件200的主要组件的剖视图。
更具体地，图8A是沿着图7的线A-A'截取的一些组件的剖视图。图8B是沿着图7的线B-B'截取的一些组件的剖视图。图8C是沿着图7的线C-C'截取的一些组件的剖视图。图9A和图9B是IC器件200的存储器单元阵列区域MCA、界面区域IF和外围电路区域PERI的各个局部区域的剖面构造的剖视图。在图9A和图9B中，存储器单元阵列区域MCA和外围电路区域PERI可以分别对应于图6中所示的第一区域RA1和第二区域RA2，并且界面区域IF可以是存储器单元阵列区域MCA与外围电路区域PERI之间的区域。图9A示出了沿着图7的线A-A'截取的局部区域中的一些组件以及与该局部区域相邻的界面区域IF和外围电路区域PERI。图9B示出了沿着图7的线C-C'截取的局部区域中的一些组件以及与该局部区域相邻的界面区域IF和外围电路区域PERI。
参照图8A至图8C以及图9A和图9B，在IC器件200中，器件隔离沟槽T1可以形成在基底210的存储器单元阵列区域MCA中，界面沟槽T2可以形成在基底210的界面区域IF中。器件隔离膜212可以形成在基底210上以填充器件隔离沟槽T1和界面沟槽T2。可以通过填充存储器单元阵列区域MCA中的器件隔离沟槽T1的器件隔离膜212在存储器单元阵列区域MCA中限定多个有源区A1，同时可以通过填充界面区域IF中的界面沟槽T2的器件隔离膜212在外围电路区域PERI中限定有源区A2。
器件隔离膜212可以包括氧化硅膜。在示例实施例中，器件隔离膜212可以包括氧化硅膜，该氧化硅膜可以使用参照图1至图5描述的形成材料膜的方法或在发明构思的范围内进行各种修改和改变的方法来形成。
器件隔离膜212可以不包括不利地影响电特性的杂质。例如，器件隔离膜212可以包括具有小于约3原子百分比(at％)(例如，从0％至刚好低于3％或在0％至刚好低于3％之间)的可允许碳原子含量的氧化硅膜。以可允许含量包括在器件隔离膜212中的碳原子可以来源于在图1的工艺P12中使用的第一前体P1的第一配体和在图1的工艺P14中使用的第二前体P2的第二配体。
具体地，第一前体P1的第一配体可以比第二前体P2的第二配体包含更多数量的碳原子。如参照图2B描述的，在器件隔离膜212的形成期间，第一前体P1的第一化学吸附层AL1可以主要形成在器件隔离沟槽T1和界面沟槽T2中的每个的入口侧上，并且第二前体P2的第二化学吸附层AL2可以主要形成在器件隔离沟槽T1和界面沟槽T2中的每个的深区域或底表面附近。因此，填充器件隔离沟槽T1和界面沟槽T2的器件隔离膜212的上部212U的碳含量可以在可允许范围内高于其下部212L的碳含量。器件隔离膜212的上部212U可以是器件隔离膜212的相对靠近器件隔离沟槽T1和界面沟槽T2中的每个的入口的部分，即，器件隔离膜212的相对靠近基底210的顶表面210T的部分。器件隔离膜212的下部212L可以是器件隔离膜212的相对靠近器件隔离沟槽T1和界面沟槽T2中的每个的底表面的部分。
在示例实施例中，器件隔离膜212的上部212U可以包括在大于0at％且小于约3at％的范围内选择的第一含量的碳原子。器件隔离膜212的下部212L可以包括在大于或等于0at％且小于约3at％的范围内选择的第二含量的碳原子，并且第二含量可以低于第一含量。诸如“约”或“近似”的术语可以反映仅以小的相对方式和/或以不显著改变某些元件的操作、功能或结构的方式变化的量、尺寸、方位或布局。例如，从“约0.1至约1”的范围可以包含诸如0.1周围的0％-5％偏差和1周围的0％至5％偏差的范围，尤其是这样的偏差保持与所列范围相同的效果的情况。
存储器单元阵列区域MCA可以包括多个栅极沟槽GT，多个栅极沟槽GT与多个有源区A1和器件隔离膜212交叉并且在第一方向(X方向)上延伸。栅极介电膜220、导电线230和绝缘盖图案270可以形成在多个栅极沟槽GT中的每个的内部。栅极介电膜220可以覆盖栅极沟槽GT的内壁，导电线230可以在栅极介电膜220上部分填充栅极沟槽GT，并且绝缘盖图案270可以覆盖导电线230。导电线230可以构成图7中所示的字线WL。
在栅极沟槽GT的底表面处，关于栅极沟槽GT的在其处暴露基底210的有源区A1的部分的水平(例如，从基底210的底部测量的竖直水平)(例如，有源区A1的最顶表面的竖直水平)可以高于关于栅极沟槽GT的在其处暴露器件隔离膜212的部分的水平(例如，从基底210的底部测量的竖直水平)(例如，器件隔离膜212的最顶表面的竖直水平)。导电线230的底表面可以具有与栅极沟槽GT的底表面的轮廓对应的粗糙形状。如在此所使用的，术语“水平”可以指在竖直方向(Z方向)上的高度。
栅极介电膜220可以覆盖栅极沟槽GT的内表面，并且可以接触多个有源区A1和器件隔离膜212。栅极介电膜220可以包括氧化硅膜、氮化硅膜、氮氧化硅膜、氧化物/氮化物/氧化物(ONO)膜或具有比氧化硅膜高的介电常数的高k介电膜。高k介电膜可以具有约10至约25的介电常数。例如，高k介电膜可以包括HfO2、Al2O3、HfAlO3、Ta2O3或TiO2，但不限于此。
导电线230和绝缘盖图案270中的每者可以具有面向有源区A1的侧壁。导电线230可以包括金属、金属氮化物、金属碳化物或它们的组合。在示例实施例中，导电线230可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、氮化钛硅(TiSiN)、氮化钨硅(WSiN)或它们的组合。绝缘盖图案270可以包括氮化硅膜、氮氧化硅膜、氧化硅膜或它们的组合。源漏区SD可以分别形成在多个有源区A1中的导电线230的相对侧上。
图10A至图10F是根据实施例的制造IC器件的方法的工艺顺序的剖视图。将参照图10A至图10F描述根据示例实施例的制造图8A至图8C以及图9A和图9B中所示的IC器件200的方法。
参照图10A，制备包括存储器单元阵列区域MCA、界面区域IF和外围电路区域PERI的基底210。
在基底210上形成掩模图案M1，并且可以使用掩模图案M1作为蚀刻掩模来蚀刻基底210，并且因此，在存储器单元阵列区域MCA中形成器件隔离沟槽T1并且在界面区域IF中形成界面沟槽T2。由于器件隔离沟槽T1和界面沟槽T2，多个有源区A1可以限定在存储器单元阵列区域MCA中，并且有源区A2可以限定在外围电路区域PERI中。
掩模图案M1可以形成为覆盖存储器单元阵列区域MCA的一部分、界面区域IF的一部分和外围电路区域PERI。掩模图案M1可以包括包含氧化物膜、多晶硅或它们的组合的硬掩模。
可以对基底210执行各向异性干蚀刻工艺以形成器件隔离沟槽T1和界面沟槽T2。当基底210包括硅(Si)时，可以使用感应耦合等离子体(ICP)蚀刻设备来执行各向异性蚀刻工艺。在示例实施例中，在各向异性蚀刻工艺期间，多次执行重复氧化基底210的暴露表面的氧化工艺和用于部分去除基底210的蚀刻工艺的循环工艺。
参照图10B，从图10A的所得结构去除掩模图案M1，并且形成器件隔离膜212以填充器件隔离沟槽T1和界面沟槽T2。可以使用参照图1至图5描述的形成材料膜的方法或者选自在发明构思的范围内进行各种修改和改变的方法中的任何一种方法来形成器件隔离膜212。器件隔离膜212可以包括氧化硅膜。
器件隔离膜212可以包括填充器件隔离沟槽T1的部分、填充界面沟槽T2的部分和覆盖基底210的顶表面210T的部分。因为使用根据发明构思的形成材料膜的方法来形成器件隔离膜212，所以即使当器件隔离膜212形成为同时填充窄且深的沟槽结构(例如，形成在存储器单元阵列区域MCA中的器件隔离沟槽T1)和具有相对大的宽度的沟槽结构(例如，界面沟槽T2)(例如，具有两个不同的宽度与深度的高宽比的两个不同的沟槽)时，器件隔离膜212的填充器件隔离沟槽T1的部分和器件隔离膜212的填充界面沟槽T2的部分可以均包括不具有缝隙或空隙的高质量绝缘膜。当器件隔离膜212包括氧化硅膜时，器件隔离膜212的填充器件隔离沟槽T1的部分和填充界面沟槽T2的部分可以包括高纯度氧化硅膜并且提供优异的电特性。
器件隔离膜212的保留在基底210的顶表面210T上的部分可以在用于将杂质离子注入到基底210中的后续离子注入工艺或后续蚀刻工艺期间保护基底210的表面。
参照图10C，使用掩模图案M2作为蚀刻掩模去除(例如，蚀刻)基底210的一部分和器件隔离膜212的一部分，从而形成与多个有源区A1和器件隔离膜212交叉并且在第一方向(X方向)上延伸的栅极沟槽GT。
为了形成栅极沟槽GT，可以在基底210的蚀刻速率基本上等于器件隔离膜212的蚀刻速率的条件下蚀刻基底210和器件隔离膜212中的每个的一部分。随后，可以在器件隔离膜212的蚀刻速率高于基底210的蚀刻速率的条件下执行蚀刻工艺，使得在栅极沟槽GT的底表面处暴露的多个有源区A1中的每个的顶表面可以在比在栅极沟槽GT的底表面处暴露的器件隔离膜212的顶表面高的水平处。掩模图案M2可以包括氧化物膜、无定形碳层(ACL)、氮氧化硅膜或它们的组合。
参照图10D，在图10C的所得结构上形成栅极介电膜220以共形地覆盖栅极沟槽GT的内壁。可以使用ALD工艺形成栅极介电膜220。
参照图10E，可以在栅极介电膜220上形成导电层(未示出)以填充栅极沟槽GT。此后，可以回蚀刻导电层以留下部分填充栅极沟槽GT的导电线230。在回蚀刻导电层以形成导电线230的同时，可以消耗掩模图案M2的一部分以减小掩模图案M2的厚度。
导电层可以具有其中含金属衬垫和金属膜顺序堆叠的结构。含金属衬垫可以接触栅极介电膜220。金属膜可以与栅极介电膜220间隔开并且被含金属衬垫围绕。在示例实施例中，含金属衬垫可以包括氮化钛(TiN)，金属膜可以包括钨(W)，但发明构思不限于此。
参照图10F，用绝缘盖图案270填充栅极沟槽GT的保留在导电线230上的内空间。此后，去除保留在基底210上的掩模图案M2，并且可以去除器件隔离膜212的覆盖基底210的顶表面210T的部分以暴露基底210的顶表面210T。
根据参照图10A至图10F描述的制造IC器件200的方法，当器件隔离膜212形成为同时填充窄且深的沟槽结构(例如，形成在存储器单元阵列区域MCA中的器件隔离沟槽T1)和具有相对大的宽度的沟槽结构(例如，界面沟槽T2)时，器件隔离沟槽T1和界面沟槽T2可以填充有高纯度的器件隔离膜212，而不导致缝隙或空隙。此外，形成在存储器单元阵列区域MCA中的器件隔离沟槽T1可以在横向方向(例如，X方向或Y方向)上具有不同的宽度。当器件隔离膜212形成为填充具有不同的宽度的器件隔离沟槽T1时，不管器件隔离沟槽T1的不同的宽度是多少，器件隔离沟槽T1的内部都可以填充有高纯度的器件隔离膜212，而不导致缝隙或空隙。
此外，根据参照图10A至图10F描述的制造IC器件200的方法，可以不必针对每个ALD循环执行单独的蚀刻工艺或使用单独的抑制剂来降低在器件隔离沟槽T1和界面沟槽T2中的每个的入口侧上形成器件隔离膜212的沉积速率。因此，可以能够从根本上防止问题(诸如由于蚀刻工艺或抑制剂的使用引起的污染的可能性，或者蚀刻工艺或抑制剂对电特性的不利影响)。因此，可以通过使用相对简单的工艺将具有不同的宽度的器件隔离沟槽T1和界面沟槽T2填充有器件隔离膜212而不导致缝隙或空隙。另外，因为包括在器件隔离膜212中的绝缘膜具有高纯度，所以可以改善IC器件200的电特性。
尽管已经参照发明构思的实施例具体地示出和描述了发明构思，但将理解的是，在不脱离权利要求的精神和范围的情况下，可以在此做出形式和细节上的各种改变。

Claims (20)

1.一种形成材料膜的方法，所述方法包括以下步骤：
将包括第一中心元素和具有第一尺寸的第一配体的第一前体供应到下结构上，并且在下结构上形成第一前体的第一化学吸附层；
将包括第二中心元素和具有第二尺寸的第二配体的第二前体供应到其中形成有第一化学吸附层的所得结构上，并且在下结构上形成第二前体的第二化学吸附层，其中，第二尺寸小于第一尺寸；以及
通过将反应气体供应到第一化学吸附层和第二化学吸附层，以从下结构去除第一配体和第二配体来形成包括第一中心元素和第二中心元素的材料膜。
2.根据权利要求1所述的方法，其中，第一中心元素和第二中心元素中的每个是硅，或者第一中心元素和第二中心元素中的每个是金属。
3.根据权利要求1所述的方法，其中，第一前体的第一分子量大于第二前体的第二分子量。
4.根据权利要求1所述的方法，其中，第一配体包括芳香族官能团、烷氧基官能团、硫醇官能团或-Si-(CH2)n-Si-基团，其中，n是范围为从1至5的整数。
5.根据权利要求1所述的方法，其中，反应气体包括氧化气体或还原气体。
6.根据权利要求1所述的方法，所述方法还包括使用氢等离子体处理材料膜。
7.根据权利要求1所述的方法，其中，材料膜是集成电路器件的一部分，并且所述方法是形成集成电路器件的方法，集成电路器件包括具有限定沟槽的台阶结构的下结构，
其中，在沟槽内部形成材料膜，并且
其中，材料膜的形成包括执行原子层沉积循环至少一次。
8.一种制造集成电路器件的方法，所述方法包括以下步骤：
制备具有限定沟槽的台阶结构的下结构；以及
在沟槽内部形成材料膜，
其中，材料膜的形成包括执行原子层沉积循环至少一次，原子层沉积循环包括以下步骤：
第一工艺，将包括第一中心元素和具有第一尺寸的第一配体的第一前体供应到沟槽中，并且在沟槽内部形成第一前体的第一化学吸附层；
第二工艺，将包括第二中心元素和具有第二尺寸的第二配体的第二前体供应到其中形成有第一化学吸附层的沟槽中，并且在沟槽内部形成第二前体的第二化学吸附层，其中，第二尺寸小于第一尺寸；以及
第三工艺，通过将反应气体供应到第一化学吸附层和第二化学吸附层，在沟槽内部形成包括第一中心元素和第二中心元素的原子级材料膜。
9.根据权利要求8所述的方法，其中，原子层沉积循环还包括：第四工艺，在执行第三工艺之后使用氢等离子体处理原子级材料膜。
10.根据权利要求8所述的方法，其中，材料膜的形成还包括在多次执行原子层沉积循环之后使用氢等离子体处理原子级材料膜。
11.根据权利要求8所述的方法，其中，材料膜是氧化硅膜，并且
第一中心元素和第二中心元素中的每个是硅原子。
12.根据权利要求8所述的方法，其中，材料膜是氧化硅膜，
第一配体包括芳香族官能团、烷氧基官能团、硫醇官能团或-Si-(CH2)n-Si-基团，并且
第二配体不包括芳香族官能团、烷氧基官能团、硫醇官能团或-Si-(CH2)n-Si-基团，
其中，n是范围为从1至5的整数。
13.根据权利要求8所述的方法，其中，材料膜是氧化硅膜，并且
第二前体包括硅烷、二硅烷、卤代硅烷、有机硅烷或有机氨基硅烷。
14.一种使用根据权利要求8所述的方法制造的集成电路器件，
其中，材料膜包括氧化硅膜，
其中，氧化硅膜的相对靠近沟槽的入口的上部包括第一含量的碳原子，并且
氧化硅膜的相对靠近沟槽的底表面的下部包括低于第一含量的第二含量的碳原子。
15.一种制造集成电路器件的方法，所述方法包括以下步骤：
在基底中形成限定有源区的沟槽；以及
在沟槽内部形成氧化硅膜，
其中，氧化硅膜的形成包括执行原子层沉积循环至少一次，原子层沉积循环包括以下步骤：
第一工艺，将包括第一硅中心元素和具有第一尺寸的第一配体的第一前体供应到沟槽中，并且在沟槽内部形成第一前体的第一化学吸附层；
第二工艺，将包括第二硅中心元素和具有第二尺寸的第二配体的第二前体供应到其中形成有第一化学吸附层的沟槽中，并且在沟槽内部形成第二前体的第二化学吸附层，其中，第二尺寸小于第一尺寸；以及
第三工艺，通过将氧化气体供应到第一化学吸附层和第二化学吸附层，在沟槽内部形成原子级氧化硅膜。
16.根据权利要求15所述的方法，其中，第一配体包括芳香族官能团、烷氧基官能团、硫醇官能团或-Si-(CH2)n-Si-基团，并且
其中，第二配体不包括芳香族官能团、烷氧基官能团、硫醇官能团或-Si-(CH2)n-Si-基团，
其中，n是范围为从1至5的整数。
17.根据权利要求15所述的方法，其中，第一前体的第一分子量大于第二前体的第二分子量。
18.根据权利要求15所述的方法，其中，氧化气体包括O2、O3、H2O、NO、NO2、N2O、CO2、H2O2、HCOOH、CH3COOH、(CH3CO)2O、等离子体O2、远程等离子体O2、等离子体N2O、等离子体H2O或它们的组合。
19.根据权利要求15所述的方法，其中，原子层沉积循环还包括：第四工艺，在执行第三工艺之后使用氢等离子体处理原子级氧化硅膜。
20.根据权利要求15所述的方法，其中，氧化硅膜的形成还包括在多次执行原子层沉积循环之后使用氢等离子体处理原子级氧化硅膜。
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