CN112992212A - 半导体系统和半导体器件 - Google Patents

半导体系统和半导体器件 Download PDF

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Abstract

本发明提供一种半导体系统和半导体器件。半导体器件包括：命令发生电路，其被配置为产生写入选通信号；管道控制电路，其被配置为当第一写入命令脉冲和第二写入命令脉冲被输入时，产生被顺序地使能的第一至第四输入控制信号和第一至第四输出控制信号，并在预设时段之后产生第一至第四内部输出控制信号；以及地址处理电路，其被配置为当写入选通信号和第一至第四输入控制信号被输入时锁存通过命令地址所输入的地址，当第一至第四输出控制信号被输入时从被锁存的所述地址来产生存储体组地址和列地址，以及当第一至第四内部输出控制信号被输入时通过将被锁存的所述地址反相来产生存储体组地址和列地址。

Description

半导体系统和半导体器件
相关申请的交叉引用
本申请要求于2019年12月16日提交的申请号为No.10-2019-0168081的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例通常可以涉及执行列操作的半导体系统和半导体器件。
背景技术
通常，诸如DRAM之类的半导体器件包括多个存储体组，这些存储体组通过要由相同的地址来访问的单元阵列进行配置。每个存储体组可以被实现为包括多个存储体。半导体器件执行列操作，该列操作是在多个存储体组之中选择一个组，并且通过将所选择的存储体组所包括的单元阵列中所储存的数据加载到输入/输出线上来输出所述数据。
发明内容
在一个实施例中，一种半导体器件可以包括命令发生电路，所述命令发生电路被配置为同步于时钟产生写入选通信号，所述写入选通信号包括根据芯片选择信号与命令地址的组合而产生的脉冲。所述半导体器件还可以包括管道控制电路，所述管道控制电路被配置为：在第一写入命令脉冲和第二写入命令脉冲被输入的情况下，产生被顺序地使能的第一至第四输入控制信号和第一至第四输出控制信号；以及在预设时段之后产生第一至第四内部输出控制信号。所述半导体器件还可以包括地址处理电路，所述地址处理电路被配置为：在所述写入选通信号和所述第一至第四输入控制信号被输入的情况下，锁存通过所述命令地址所输入的地址；在所述第一至第四输出控制信号被输入的情况下，从被锁存的所述地址产生存储体组地址和列地址；以及在所述第一至第四内部输出控制信号被输入的情况下，通过将被锁存的所述地址反相来产生所述存储体组地址和所述列地址。
在一个实施例中，一种半导体器件可以包括管道控制电路，所述管道控制电路被配置为：在第一突发操作中输入第一写入命令脉冲的情况下，产生被顺序地使能的第一至第四输入控制信号和第一至第四输出控制信号；以及在第二突发操作中输入第二写入命令脉冲的情况下，产生被顺序地使能的所述第一至第四输入控制信号和所述第一至第四输出控制信号，并在预设时段之后产生第一至第四内部输出控制信号。所述半导体器件还可以包括地址处理电路，所述地址处理电路被配置为：在写入选通信号和所述第一至第四输入控制信号被输入的情况下，锁存通过命令地址所输入的地址；在所述第一至第四输出控制信号被输入的情况下，从被锁存的所述地址产生存储体组地址和列地址；并且在所述第一至第四内部输出控制信号被输入的情况下，通过将被锁存的所述地址反相来产生所述存储体组地址和所述列地址。
附图说明
图1是示出根据本公开的实施例的半导体系统的配置的框图。
图2是示出图1所示的半导体系统中包括的半导体器件的配置的框图。
图3是示出图2所示的命令发生电路中包括的命令脉冲发生电路的配置的框图。
图4是帮助说明根据本公开实施例的用于控制所述半导体器件的操作的芯片选择信号与命令地址的组合的表格。
图5是示出图2所示的命令发生电路中包括的命令混合电路的配置的框图。
图6是示出图5所示的命令混合电路中包括的写入混合电路的配置的图。
图7是示出图5所示的命令混合电路中包括的读取混合电路的配置的图。
图8是示出图2所示的命令发生电路中包括的模式信号发生电路的配置的电路图。
图9是示出图2所示的半导体器件中包括的管道控制电路的配置的框图。
图10是示出图9所示的管道控制电路中包括的输入控制信号发生电路的配置的图。
图11是示出图9所示的管道控制电路中包括的输出控制信号发生电路的配置的图。
图12是示出图9所示的管道控制电路中包括的内部输出控制信号发生电路的配置的图。
图13是示出图2所示的半导体器件中包括的地址处理电路的配置的框图。
图14是示出图13所示的锁存地址发生电路中包括的第一地址储存电路的配置的图。
图15是示出图13所示的锁存地址发生电路中包括的第三地址储存电路的配置的图。
图16是示出图2所示的半导体器件中包括的核心电路的配置的框图。
图17是帮助说明根据本公开实施例的半导体系统的第一突发操作和第二突发操作的时序图。
图18是示出根据本公开的实施例的电子系统的配置的框图。
具体实施方式
术语“预设”是指当参数被用于过程或算法中时，该参数的数值是预定的。取决于实施例，参数的数值可以在过程或算法开始时被设定，或者可以在执行过程或算法的时段期间被设定。
用于区分各种组件的术语，诸如“第一”和“第二”，并不旨在表明这些组件的数量或顺序。例如，可以将第一组件命名为第二组件，相反，可以将第二组件命名为第一组件，这意味着组件的总数不必为两个，并且第二组件不必跟在第一组件之后。
当描述一个组件被“耦接”或“连接”到另一组件时，应理解该组件可以是直接地或通过一组件的中间物被耦接或连接。另一方面，“直接耦接”和“直接连接”的描述应理解为一个组件被直接地或无需一组件的介入而耦接和连接至另一组件。
“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号区别于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。根据实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。同时，根据实施例，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，根据实施例，可以将具有逻辑高电平的信号设置为具有逻辑低电平，并且可以将具有逻辑低电平的信号设置为具有逻辑高电平。
各个实施例针对一种半导体系统和半导体器件，其根据突发操作、通过经由内部反相或不反相而产生用于选择存储体组的地址来执行列操作。根据本公开的实施例，可以根据突发操作、通过经由内部反相或不反相而产生用于选择存储体组的地址来执行列操作。此外，根据本公开的实施例，根据突发操作、通过经由内部反相来产生用于选择存储体组的地址，因为不需要单独的用于将地址反相的电路，所以可以减小面积。
在下文中，半导体系统和半导体器件将通过实施例的各种示例参考附图描述如下。这些实施例仅用于说明本公开，并且本公开的保护范围不受这些实施例的限制。
在LPDDR5中，可以设置存储体组模式、8存储体模式和16存储体模式。每个存储体组可以包括多个存储体。例如，每个存储体组可以包括4个存储体。在存储体组模式中，可以通过一个命令针对存储体组中包括的一个存储体执行列操作。在8存储体模式中，可以通过一个命令针对每个存储体组中包括的2个存储体顺序地执行列操作。在16存储体模式中，可以通过一个命令针对每个存储体组中包括的4个存储体顺序地执行列操作。
图1是示出根据本公开的实施例的半导体系统1的配置的示例表示的框图。如图1所示，半导体系统1可以包括控制器10和半导体器件20。半导体器件20可以包括命令发生电路100、管道控制电路200、地址处理电路300和核心电路400。
控制器10可以包括第一控制引脚11、第二控制引脚31、第三控制引脚51和第四控制引脚71。半导体器件20可以包括第一半导体引脚21、第二半导体引脚41、第三半导体引脚61和第四半导体引脚81。第一传输线L11可以耦接在第一控制引脚11与第一半导体引脚21之间。第二传输线L31可以耦接在第二控制引脚31与第二半导体引脚41之间。第三传输线L51可以耦接在第三控制引脚51与第三半导体引脚61之间。第四传输线L71可以耦接在第四控制引脚71与第四半导体引脚81之间。控制器10可以通过第一传输线L11向半导体器件20发送时钟CLK以控制半导体器件20。控制器10可以通过第二传输线L31向半导体器件20发送芯片选择信号CS以控制半导体器件20。控制器10可以通过第三传输线L51向半导体器件20发送命令地址CA以控制半导体器件20。控制器10和半导体器件20可以通过第四传输线L71来发送和接收数据DATA。
命令发生电路100可以同步于时钟CLK而根据芯片选择信号CS和命令地址CA来产生用于执行列操作的写入选通信号WT_LAT(见图2)和读取选通信号RD_LAT(见图2)。命令发生电路100可以产生用于控制第一突发操作和第二突发操作的模式信号BL32(见图2)。写入选通信号WT_LAT和读取选通信号RD_LAT可以被设置为用于使在列操作中经由命令地址CA所输入的地址选通的信号。第一突发操作可以被设置为通过一个列操作输入/输出16位数据DATA的操作。第二突发操作可以被设置为通过一个列操作输入/输出32位数据DATA的操作。模式信号BL32可以被设置为在第二突发操作中被使能的信号。
在第一突发操作中，在第一写入命令脉冲EWT1(参见图2)被输入的情况下，管道控制电路200可以产生被顺序地使能的第一至第四输入控制信号PIN<1:4>(参见图2)和第一至第四输出控制信号POUT<1:4>(参见图2)。在第二突发操作中，在第二写入命令脉冲EWT2(参见图2)被输入的情况下，管道控制电路200可以产生被顺序地使能的第一至第四输入控制信号PIN<1:4>和第一至第四输出控制信号POUT<1:4>，并且可以在预设时段之后产生第一至第四内部输出控制信号IPOUT<1:4>(参见图2)。在第一突发操作中，在第一读取命令脉冲ERD1(参见图2)被输入的情况下，管道控制电路200可以产生被顺序地使能的第一至第四输入控制信号PIN<1:4>和第一至第四输出控制信号POUT<1:4>。在第二突发操作中，在第二读取命令脉冲ERD2(参见图2)被输入的情况下，管道控制电路200可以产生被顺序地使能的第一至第四输入控制信号PIN<1:4>和第一至第四输出控制信号POUT<1:4>，并且可以在预设时段之后产生第一至第四内部输出控制信号IPOUT<1:4>。所述预设时段可以被设置为用于执行一个列操作的时间。
在写入选通信号WT_LAT和读取选通信号RD_LAT中的每一个以及第一至第四输入控制信号PIN<1:4>被输入的情况下，地址处理电路300可以锁存通过命令地址CA所输入的地址。在第一至第四输出控制信号POUT<1:4>被输入的情况下，地址处理电路300可以从被锁存的所述地址产生第一至第四存储体组地址BG<1:4>(参见图2)和第一至第四列地址CADD<1:4>(参见图2)。在第一至第四内部输出控制信号IPOUT<1:4>被输入的情况下，地址处理电路300可以通过将被锁存的所述地址反相来产生第一至第四存储体组地址BG<1:4>和第一至第四列地址CADD<1:4>。
核心电路400可以包括多个存储体组。核心电路400可以通过针对由第一至第四存储体组地址BG<1:4>和第一至第四列地址CADD<1:4>所选择的存储体组执行列操作来输入/输出数据DATA。
图2是示出根据实施例的半导体器件20的配置的框图。如图2所示，半导体器件20可以包括命令发生电路100、管道控制电路200、地址处理电路300和核心电路400。
命令发生电路100可以包括命令脉冲发生电路110、命令混合电路120和模式信号发生电路130。
命令脉冲发生电路110可以同步于时钟CLK而基于芯片选择信号CS和第一至第L命令地址CA<1:L>来产生第一写入命令脉冲EWT1和第二写入命令脉冲EWT2。命令脉冲发生电路110可以同步于时钟CLK而根据芯片选择信号CS与第一至第L命令地址CA<1:L>的组合来产生第一写入命令脉冲EWT1和第二写入命令脉冲EWT2。命令脉冲发生电路110可以同步于时钟CLK而基于芯片选择信号CS和第一至第L命令地址CA<1:L>来产生第一读取命令脉冲ERD1和第二读取命令脉冲ERD2。命令脉冲发生电路110可以同步于时钟CLK而根据芯片选择信号CS与第一至第L命令地址CA<1:L>的组合来产生第一读取命令脉冲ERD1和第二读取命令脉冲ERD2。命令脉冲发生电路110可以基于存储体组设置信号BG、第二写入命令脉冲EWT2和第二读取命令脉冲ERD2来产生突发信号BL_ST。用于产生第一写入命令脉冲EWT1、第二写入命令脉冲EWT2、第一读取命令脉冲ERD1和第二读取命令脉冲ERD2的芯片选择信号CS与第一至第L命令地址CA<1:L>的逻辑电平组合稍后将参考图4详细描述。存储体组设置信号BG可以被设置为在存储体组模式和16存储体模式中被使能的信号。
命令混合电路120可以基于存储体组设置信号BG、第一写入命令脉冲EWT1和第二写入命令脉冲EWT2来产生写入选通信号WT_LAT。命令混合电路120可以通过存储体组设置信号BG将第一写入命令脉冲EWT1和第二写入命令脉冲EWT2中的任何一个输出为写入选通信号WT_LAT。命令混合电路120可以基于存储体组设置信号BG、第一读取命令脉冲ERD1和第二读取命令脉冲ERD2来产生读取选通信号RD_LAT。命令混合电路120可以基于存储体组设置信号BG将第一读取命令脉冲ERD1和第二读取命令脉冲ERD2中的任何一个输出为读取选通信号RD_LAT。
模式信号发生电路130可以基于存储体组设置信号BG、突发信号BL_ST、第二写入命令脉冲EWT2和第二读取命令脉冲ERD2来产生模式信号BL32。模式信号BL32可以被设置为在第二突发操作中被使能的信号。
命令发生电路100可以同步于时钟CLK产生第一写入命令脉冲EWT1和第二写入命令脉冲EWT2，它们包括根据芯片选择信号CS与第一至第L命令地址CA<1:L>的组合而产生的脉冲。命令发生电路100可以同步于时钟CLK产生第一读取命令脉冲ERD1和第二读取命令脉冲ERD2，它们包括根据芯片选择信号CS与第一至第L命令地址CA<1:L>的组合而产生的脉冲。命令发生电路100可以基于存储体组设置信号BG、第一写入命令脉冲EWT1和第二写入命令脉冲EWT2来产生写入选通信号WT_LAT。命令发生电路100可以基于存储体组设置信号BG、第一读取命令脉冲ERD1和第二读取命令脉冲ERD2来产生读取选通信号RD_LAT。命令发生电路100可以基于存储体组设置信号BG、第二写入命令脉冲EWT2和第二读取命令脉冲ERD2来产生模式信号BL32。
在第一突发操作中，在第一写入命令脉冲EWT1被输入的情况下，管道控制电路200可以产生被顺序地使能的第一至第四输入控制信号PIN<1:4>和第一至第四输出控制信号POUT<1:4>。在第二突发操作中，在第二写入命令脉冲EWT2被输入的情况下，管道控制电路200可以产生被顺序地使能的第一至第四输入控制信号PIN<1:4>和第一至第四输出控制信号POUT<1:4>，并且可以在预设时段之后产生第一至第四内部输出控制信号IPOUT<1:4>。在第一突发操作中，在第一读取命令脉冲ERD1被输入的情况下，管道控制电路200可以产生被顺序地使能的第一至第四输入控制信号PIN<1:4>和第一至第四输出控制信号POUT<1:4>。在第二突发操作中，在第二读取命令脉冲ERD2被输入的情况下，管道控制电路200可以产生被顺序地使能的第一至第四输入控制信号PIN<1:4>和第一至第四输出控制信号POUT<1:4>，并且可以在预设时段之后产生第一至第四内部输出控制信号IPOUT<1:4>。
在写入选通信号WT_LAT和读取选通信号RD_LAT中的每一个以及第一至第四输入控制信号PIN<1:4>被输入的情况下，地址处理电路300可以锁存通过第一至第四命令地址CA<1:4>所输入的地址。在第一至第四输出控制信号POUT<1:4>被输入的情况下，地址处理电路300可以从被锁存的所述地址产生第一至第四存储体组地址BG<1:4>和第一至第四列地址CADD<1:4>。在第一至第四内部输出控制信号IPOUT<1:4>被输入的情况下，地址处理电路300可以通过将被锁存的所述地址反相来产生第一至第四存储体组地址BG<1:4>和第一至第四列地址CADD<1:4>。通过第一至第四命令地址CA<1:4>所输入的、用以产生第一至第四存储体组地址BG<1:4>和第一至第四列地址CADD<1:4>的地址稍后将参考图4详细地描述。
核心电路400可以包括多个存储体组。核心电路400可以通过针对基于第一至第四存储体组地址BG<1:4>和第一至第四列地址CADD<1:4>而选择的存储体组执行列操作来输入/输出第一至第N数据DATA<1:N>。在第一突发操作中，核心电路400可以通过针对基于第一至第四存储体组地址BG<1:4>和第一至第四列地址CADD<1:4>而选择的存储体组执行列操作来输入/输出第一至第十六数据DATA<1:16>。在第二突发操作中，核心电路400可以通过针对基于第一至第四存储体组地址BG<1:4>和第一至第四列地址CADD<1:4>而选择的存储体组执行列操作来输入/输出第一至第三十二数据DATA<1:32>。要在第一突发操作中输入/输出的数据可以被设置为16位的第一至第十六数据DATA<1:16>。要在第二突发操作中输入/输出的数据可以被设置为32位的第一至第三十二数据DATA<1:32>。数据DATA<1:N>的位数N可以根据实施例被设置为各种位数。
图3是示出根据实施例的命令脉冲发生电路110的配置的框图。如图3所示，命令脉冲发生电路110可以包括命令解码器111、脉冲发生电路112和突发信号发生电路113。
命令解码器111可以同步于时钟CLK产生第一写入信号WT16，其在芯片选择信号CS与命令地址CA<1:L>的逻辑电平组合是第一组合的情况下被使能。命令解码器111可以同步于时钟CLK产生第二写入信号WT32，其在芯片选择信号CS与命令地址CA<1:L>的逻辑电平组合是第二组合的情况下被使能。命令解码器111可以同步于时钟CLK产生第一读取信号RD16，其在芯片选择信号CS与命令地址CA<1:L>的逻辑电平组合是第三组合的情况下被使能。命令解码器111可以产生第二读取信号RD32，其在芯片选择信号CS与命令地址CA<1:L>的逻辑电平组合是第四组合的情况下被使能。用于产生第一写入信号WT16、第二写入信号WT32、第一读取信号RD16和第二读取信号RD32的命令芯片选择信号CS与命令地址CA<1:L>的逻辑电平组合稍后将参考图4详细描述。
脉冲发生电路112可以产生第一写入命令脉冲EWT1，其包括在第一写入信号WT16被输入的情况下产生的脉冲。脉冲发生电路112可以产生第二写入命令脉冲EWT2，其包括在第二写入信号WT32被输入的情况下产生的脉冲。脉冲发生电路112可以产生第一读取命令脉冲ERD1，其包括在第一读取信号RD16被输入的情况下产生的脉冲。脉冲发生电路112可以产生第二读取命令脉冲ERD2，其包括在第二读取信号RD32被输入的情况下产生的脉冲。
突发信号发生电路113可以从存储体组设置信号BG、第一写入信号WT16和第二写入信号WT32来产生突发信号BL_ST。在存储体组设置信号BG被使能并且第一写入信号WT16被使能的情况下，突发信号发生电路113可以产生被使能的突发信号BL_ST。在存储体组设置信号BG被使能并且第二写入信号WT32被使能的情况下，突发信号发生电路113可以产生被禁止的突发信号BL_ST。突发信号发生电路113可以从存储体组设置信号BG、第一读取信号RD16和第二读取信号RD32来产生突发信号BL_ST。在存储体组设置信号BG被使能并且第一读取信号RD16被使能的情况下，突发信号发生电路113可以产生被使能的突发信号BL_ST。在存储体组设置信号BG被使能并且第二读取信号RD32被使能的情况下，突发信号发生电路113可以产生被禁止的突发信号BL_ST。突发信号BL_ST可以被设置为在第一突发操作中被使能到逻辑高电平的信号。根据实施例，突发信号BL_ST可以被设置为被使能到逻辑低电平的信号。
通过第一至第四命令地址CA<1:4>被输入的、用以产生第一至第四存储体组地址BG<1:4>和第一至第四列地址CADD<1:4>的地址将参考图4详细描述如下。
首先，下面将描述在写入操作中，在第一突发操作WRITE16中通过第一至第四命令地址CA<1:4>所输入的地址。
在写入操作中，在第一突发操作中同步于时钟CLK的下降沿被输入的第一命令地址CA<1>可以被设置为用于产生第一至第四存储体组地址BG<1:4>的第一存储体组输入地址BG_ADD<1>。在写入操作中，在第一突发操作中同步于时钟CLK的下降沿被输入的第二命令地址CA<2>可以被设置为用于产生第一至第四存储体组地址BG<1:4>的第二存储体组输入地址BG_ADD<2>。在写入操作中，在第一突发操作中同步于时钟CLK的下降沿被输入的第三命令地址CA<3>可以被设置为用于产生第一至第四列地址CADD<1:4>的第一列输入地址COL_ADD<1>。在写入操作中，在第一突发操作中同步于时钟CLK的下降沿被输入的第四命令地址CA<4>可以被设置为用于产生第一至第四列地址CADD<1:4>的第二列输入地址COL_ADD<2>。
接下来，下面将描述在写入操作中，在第二突发操作WRITE32中通过第一至第四命令地址CA<1:4>所输入的地址。
在写入操作中，在第二突发操作中同步于时钟CLK的下降沿被输入的第一命令地址CA<1>可以被设置为用于产生第一至第四存储体组地址BG<1:4>的第一存储体组输入地址BG_ADD<1>。在写入操作中，在第二突发操作中同步于时钟CLK的下降沿被输入的第二命令地址CA<2>可以被设置为用于产生第一至第四存储体组地址BG<1:4>的第二存储体组输入地址BG_ADD<2>。在写入操作中，在第二突发操作中同步于时钟CLK的下降沿被输入的第三命令地址CA<3>可以被设置为用于产生第一至第四列地址CADD<1:4>的第一列输入地址COL_ADD<1>。在写入操作中，在第二突发操作中同步于时钟CLK的下降沿被输入的第四命令地址CA<4>可以被设置为用于产生第一至第四列地址CADD<1:4>的第二列输入地址COL_ADD<2>。
接下来，下面将描述在读取操作中，在第一突发操作READ16中通过第一至第四命令地址CA<1:4>所输入的地址。
在读取操作中，在第一突发操作中同步于时钟CLK的下降沿被输入的第一命令地址CA<1>可以被设置为用于产生第一至第四存储体组地址BG<1:4>的第一存储体组输入地址BG_ADD<1>。在读取操作中，在第一突发操作中同步于时钟CLK的下降沿被输入的第二命令地址CA<2>可以被设置为用于产生第一至第四存储体组地址BG<1:4>的第二存储体组输入地址BG_ADD<2>。在读取操作中，在第一突发操作中同步于时钟CLK的下降沿被输入的第三命令地址CA<3>可以被设置为用于产生第一至第四列地址CADD<1:4>的第一列输入地址COL_ADD<1>。在读取操作中，在第一突发操作中同步于时钟CLK的下降沿被输入的第四命令地址CA<4>可以被设置为用于产生第一至第四列地址CADD<1:4>的第二列输入地址COL_ADD<2>。
接下来，下面将描述在读取操作中，在第二突发操作READ32中通过第一至第四命令地址CA<1:4>被输入的地址。
在读取操作中，在第二突发操作中同步于时钟CLK的下降沿被输入的第一命令地址CA<1>可以被设置为用于产生第一至第四存储体组地址BG<1:4>的第一存储体组输入地址BG_ADD<1>。在读取操作中，在第二突发操作中同步于时钟CLK的下降沿被输入的第二命令地址CA<2>可以被设置为用于产生第一至第四存储体组地址BG<1:4>的第二存储体组输入地址BG_ADD<2>。在读取操作中，在第二突发操作中同步于时钟CLK的下降沿被输入的第三命令地址CA<3>可以被设置为用于产生第一至第四列地址CADD<1:4>的第一列输入地址COL_ADD<1>。在读取操作中，在第二突发操作中同步于时钟CLK的下降沿被输入的第四命令地址CA<4>可以被设置为用于产生第一至第四列地址CADD<1:4>的第二列输入地址COL_ADD<2>。
本公开描述了产生4位的第一至第四存储体组地址BG<1:4>和4位的第一至第四列地址CADD<1:4>。然而，应注意，根据实施例，本公开可以以这样的方式来实现，即产生包括多个位的存储体组地址和包括多个位的列地址。
用于执行第一突发操作和第二突发操作的芯片选择信号CS与命令地址CA<1:L>的逻辑电平组合将参考图4详细描述如下。
首先，下面将详细描述用于执行写入操作中的第一突发操作WRITE16的芯片选择信号CS与命令地址CA<1:L>的第一组合。
芯片选择信号CS与命令地址CA<1:L>的第一组合意指同步于时钟CLK的上升沿被输入的芯片选择信号CS是逻辑高电平H，第一命令地址CA<1>是逻辑低电平L，第二命令地址CA<2>是逻辑高电平H，并且第三命令地址CA<3>是逻辑高电平H。
接下来，下面将详细描述用于执行写入操作中的第二突发操作WRITE32的芯片选择信号CS与命令地址CA<1:L>的第二组合。
芯片选择信号CS与命令地址CA<1:L>的第二组合意指同步于时钟CLK的上升沿被输入的芯片选择信号CS是逻辑高电平H，第一命令地址CA<1>是逻辑低电平L，第二命令地址CA<2>是逻辑低电平L，第三命令地址CA<3>是逻辑高电平H，并且第四命令地址CA<4>是逻辑低电平L。
接下来，下面将详细描述用于执行读取操作中的第一突发操作READ16的芯片选择信号CS与命令地址CA<1:L>的第三组合。
芯片选择信号CS与命令地址CA<1:L>的第三组合意指同步于时钟CLK的上升沿被输入的芯片选择信号CS是逻辑高电平H，第一命令地址CA<1>是逻辑高电平H，第二命令地址CA<2>是逻辑低电平L，并且第三命令地址CA<3>是逻辑低电平L。
接下来，下面将详细描述用于执行读取操作中的第二突发操作READ32的芯片选择信号CS与命令地址CA<1:L>的第四组合。
芯片选择信号CS与命令地址CA<1:L>的第四组合意指同步于时钟CLK的上升沿被输入的芯片选择信号CS是逻辑高电平H，第一命令地址CA<1>是逻辑高电平H，第二命令地址CA<2>是逻辑低电平L，并且第三命令地址CA<3>是逻辑高电平H。
图5是示出根据实施例的命令混合电路120的配置的框图。如图5所示，命令混合电路120可以包括写入混合电路121和读取混合电路122。
写入混合电路121可以基于存储体组设置信号BG而通过将第一写入命令脉冲EWT1和第二写入命令脉冲EWT2进行混合来产生写入选通信号WT_LAT。写入混合电路121可以基于存储体组设置信号BG将第一写入命令脉冲EWT1和第二写入命令脉冲EWT2中的任何一个输出为写入选通信号WT_LAT。
读取混合电路122可以基于存储体组设置信号BG而通过将第一读取命令脉冲ERD1和第二读取命令脉冲ERD2进行混合来产生读取选通信号RD_LAT。读取混合电路122可以基于存储体组设置信号BG将第一读取命令脉冲ERD1和第二读取命令脉冲ERD2中的任何一个输出为读取选通信号RD_LAT。
图6是示出根据实施例的写入混合电路121的配置的图。如图6所示，写入混合电路121可以包括写入混合信号发生电路1211和第一选择性传输电路1212。
写入混合信号发生电路1211可以用与非门NAND11和NAND12来实现。写入混合信号发生电路1211可以通过将第一写入命令脉冲EWT1和第二写入命令脉冲EWT2混合来产生第一写入混合信号WTS1。写入混合信号发生电路1211可以从第一写入命令脉冲EWT1来产生第二写入混合信号WTS2。写入混合信号发生电路1211可以通过对第一写入命令脉冲EWT1和第二写入命令脉冲EWT2执行与非逻辑运算来产生第一写入混合信号WTS1。写入混合信号发生电路1211可以通过对第一写入命令脉冲EWT1和第一写入命令脉冲EWT1执行与非逻辑运算来产生第二写入混合信号WTS2。
第一选择性传输电路1212可以用多路复用器MUX11来实现。第一选择性传输电路1212可以基于存储体组设置信号BG将第一写入混合信号WTS1和第二写入混合信号WTS2中的任何一个输出为写入选通信号WT_LAT。在存储体组设置信号BG被使能的情况下，第一选择性传输电路1212可以将第一写入混合信号WTS1输出为写入选通信号WT_LAT。在存储体组设置信号BG被禁止的情况下，第一选择性传输电路1212可以将第二写入混合信号WTS2输出为写入选通信号WT_LAT。
图7是示出根据实施例的读取混合电路122的配置的图。如图7所示，读取混合电路122可以包括读取混合信号发生电路1221和第二选择性传输电路1222。
读取混合信号发生电路1221可以用与非门NAND21和NAND22来实现。读取混合信号发生电路1221可以通过将第一读取命令脉冲ERD1和第二读取命令脉冲ERD2混合来产生第一读取混合信号RDS1。读取混合信号发生电路1221可以从第一读取命令脉冲ERD1来产生第二读取混合信号RDS2。读取混合信号发生电路1221可以通过对第一读取命令脉冲ERD1和第二读取命令脉冲ERD2执行与非逻辑运算来产生第一读取混合信号RDS1。读取混合信号发生电路1221可以通过对第一读取命令脉冲ERD1和第一读取命令脉冲ERD1执行与非逻辑运算来产生第二读取混合信号RDS2。
第二选择性传输电路1222可以用多路复用器MUX21来实现。第二选择性传输电路1222可以基于存储体组设置信号BG将第一读取混合信号RDS1和第二读取混合信号RDS2中的任何一个输出为读取选通信号RD_LAT。在存储体组设置信号BG被使能的情况下，第二选择性传输电路1222可以将第一读取混合信号RDS1输出为读取选通信号RD_LAT。在存储体组设置信号BG被禁止的情况下，第二选择性传输电路1222可以将第二读取混合信号RDS2输出为读取选通信号RD_LAT。
图8是示出根据实施例的模式信号发生电路130的配置的电路图。如图8所示，模式信号发生电路130可以包括锁存控制信号发生电路131、预模式信号发生电路132和锁存电路133。
锁存控制信号发生电路131可以用与非门NAND31和反相器IV31实现。锁存控制信号发生电路131可以通过对第二写入命令脉冲EWT2和第二读取命令脉冲ERD2执行与非逻辑运算来产生锁存控制信号LWR。锁存控制信号发生电路131可以通过对锁存控制信号LWR进行反相和缓冲来产生反相锁存控制信号LWRB。
预模式信号发生电路132可以用反相器IV32和或非门NOR31来实现。预模式信号发生电路132可以基于存储体组设置信号BG和突发信号BL_ST来产生预模式信号P_BL。在存储体组设置信号BG被使能到逻辑高电平并且突发信号BL_ST被禁止到逻辑低电平的情况下，预模式信号发生电路132可以产生被使能到逻辑高电平的预模式信号P_BL。
锁存电路133可以用反相器IV33、IV34、IV35、IV36、IV37和IV38来实现。锁存电路133可以基于锁存控制信号LWR和反相锁存控制信号LWRB来锁存预模式信号P_BL。锁存电路133可以通过根据锁存控制信号LWR和反相锁存控制信号LWRB而对被锁存的预模式信号P_BL进行缓冲来产生模式信号BL32。在锁存控制信号LWR是逻辑低电平并且反相锁存控制信号LWRB是逻辑高电平的情况下，锁存电路133可以接收并锁存预模式信号P_BL。在锁存控制信号LWR是逻辑高电平并且反相锁存控制信号LWRB是逻辑低电平的情况下，锁存电路133可以通过对被锁存的预模式信号P_BL进行缓冲来产生模式信号BL32。
图9是示出根据实施例的管道控制电路200的配置的框图。如图9所示，管道控制电路200可以包括输入控制信号发生电路210、输出控制信号发生电路220和内部输出控制信号发生电路230。
在第一写入命令脉冲EWT1和第二写入命令脉冲EWT2中的任何一个被输入的情况下，输入控制信号发生电路210可以产生被顺序地使能的第一至第四输入控制信号PIN<1:4>。在第一读取命令脉冲ERD1和第二读取命令脉冲ERD2中的任何一个被输入的情况下，输入控制信号发生电路210可以产生被顺序地使能的第一至第四输入控制信号PIN<1:4>。输入控制信号发生电路210可以以这样的方式来实现：在第四输入控制信号PIN<4>被使能之后，第一输入控制信号PIN<1>被使能。输入控制信号发生电路210被实现为产生4位的第一至第四输入控制信号PIN<1:4>，但是可以根据实施例被实现为产生具有各种位的输入控制信号。
在第一写入命令脉冲EWT1和第二写入命令脉冲EWT2中的任何一个被输入的情况下，输出控制信号发生电路220可以产生被顺序地使能的第一至第四输出控制信号POUT<1:4>。在第一读取命令脉冲ERD1和第二读取命令脉冲ERD2中的任何一个被输入的情况下，输出控制信号发生电路220可以产生被顺序地使能的第一至第四输出控制信号POUT<1:4>。输出控制信号发生电路220可以以这样的方式来实现：在第四输出控制信号POUT<4>被使能之后，第一输出控制信号POUT<1>被使能。输出控制信号发生电路220被实现为产生4位的第一至第四输出控制信号POUT<1:4>，但是可以根据实施例被实现为产生具有各种位的输出控制信号。
内部输出控制信号发生电路230可以基于第二写入命令脉冲EWT2和模式信号BL32而在预设时段之后产生被顺序地使能的第一至第四内部输出控制信号IPOUT<1:4>。内部输出控制信号发生电路230可以基于第二读取命令脉冲ERD2和模式信号BL32而在预设时段之后产生被顺序地使能的第一至第四内部输出控制信号IPOUT<1:4>。内部输出控制信号发生电路230可以基于模式信号BL32来阻止第一至第四内部输出控制信号IPOUT<1:4>的产生。内部输出控制信号发生电路230可以以这样的方式来实现：在第四内部输出控制信号IPOUT<4>被使能之后，第一内部输出控制信号IPOUT<1>被使能。内部输出控制信号发生电路230被实现为产生4位的第一至第四内部输出控制信号IPOUT<1:4>，但是可以根据实施例被实现为产生具有各种位的内部输出控制信号。
图10是示出根据实施例的输入控制信号发生电路210的配置的图。如图10所示，输入控制信号发生电路210可以包括第一传输控制信号发生电路211、第一计数器212和第一信号传输电路213。
第一传输控制信号发生电路211可以通过与非门NAND41和NAND42以及或门OR41来实现。在第一写入命令脉冲EWT1和第二写入命令脉冲EWT2中的任何一个被输入的情况下，第一传输控制信号发生电路211可以产生被使能的第一传输控制信号TCON1。在第一读取命令脉冲ERD1和第二读取命令脉冲ERD2中的任何一个被输入的情况下，第一传输控制信号发生电路211可以产生被使能的第一传输控制信号TCON1。在第一写入命令脉冲EWT1、第二写入命令脉冲EWT2、第一读取命令脉冲ERD1和第二读取命令脉冲ERD2中的任何一个以逻辑低电平被输入的情况下，第一传输控制信号发生电路211可以产生被使能到逻辑高电平的第一传输控制信号TCON1。
第一计数器212可以用触发器FF41、FF42、FF43和FF44来实现。在第一传输控制信号TCON1被输入的情况下，第一计数器212可以产生被顺序计数的第一至第四传输信号TS<1:4>。在第四传输信号TS<4>被使能到逻辑高电平之后，当第一传输控制信号TCON1以逻辑高电平被输入时，第一计数器212可以将第一传输信号TS<1>使能到逻辑高电平。
第一信号传输电路213可以用与非门NAND43、NAND44、NAND45和NAND46以及反相器IV41、IV42、IV43和IV44来实现。在第一传输控制信号TCON1被使能的情况下，第一信号传输电路213可以从第一至第四传输信号TS<1:4>来产生第一至第四输入控制信号PIN<1:4>。在第一传输控制信号TCON1被使能到逻辑高电平的情况下，第一信号传输电路213可以通过对第一至第四传输信号TS<1:4>进行缓冲来产生第一至第四输入控制信号PIN<1:4>。
图11是示出根据实施例的输出控制信号发生电路220的配置的图。如图11所示，输出控制信号发生电路220可以包括第二传输控制信号发生电路221、第二计数器222和第二信号传输电路223。
第二传输控制信号发生电路221可以用与非门NAND51和NAND52以及或门OR51来实现。在第一写入命令脉冲EWT1和第二写入命令脉冲EWT2中的任何一个被输入的情况下，第二传输控制信号发生电路221可以产生被使能的第二传输控制信号TCON2。在第一读取命令脉冲ERD1和第二读取命令脉冲ERD2中的任何一个被输入的情况下，第二传输控制信号发生电路221可以产生被使能的第二传输控制信号TCON2。在第一写入命令脉冲EWT1、第二写入命令脉冲EWT2、第一读取命令脉冲ERD1和第二读取命令脉冲ERD2中的任何一个以逻辑低电平被输入的情况下，第二传输控制信号发生电路221可以产生被使能到逻辑高电平的第二传输控制信号TCON2。
第二计数器222可以用触发器FF51、FF52、FF53和FF54来实现。在第二传输控制信号TCON2被输入的情况下，第二计数器222可以产生被顺序计数的第五至第八传输信号TS<5:8>。在第八传输信号TS<8>被使能到逻辑高电平之后，当第二传输控制信号TCON2以逻辑高电平被输入时，第二计数器222可以将第五传输信号TS<5>使能到逻辑高电平。
第二信号传输电路223可以用与非门NAND53、NAND54、NAND55和NAND56以及反相器IV51、IV52、IV53和IV54来实现。在第二传输控制信号TCON2被使能的情况下，第二信号传输电路223可以从第五至第八传输信号TS<5:8>来产生第一至第四输出控制信号POUT<1:4>。在第二传输控制信号TCON2被使能到逻辑高电平的情况下，第二信号传输电路223可以通过对第五至第八传输信号TS<5:8>进行缓冲来产生第一至第四输出控制信号POUT<1:4>。
图12是示出根据实施例的内部输出控制信号发生电路230的配置的图。如图12所示，内部输出控制信号发生电路230可以包括第三传输控制信号发生电路231、第三计数器232和第三信号传输电路233。
第三传输控制信号发生电路231可以用与非门NAND61来实现。在第二写入命令脉冲EWT2和第二读取命令脉冲ERD2中的任何一个被输入的情况下，第三传输控制信号发生电路231可以产生被使能的第三传输控制信号TCON3。在第二写入命令脉冲EWT2和第二读取命令脉冲ERD2中的任何一个以逻辑低电平被输入的情况下，第三传输控制信号发生电路231可以产生被使能到逻辑高电平的第三传输控制信号TCON3。
第三计数器232可以用触发器FF61、FF62、FF63和FF64来实现。在第三传输控制信号TCON3被输入的情况下，第三计数器232可以产生被顺序计数的第一至第四内部传输信号ITS<1:4>。在第四内部传输信号ITS<4>被使能到逻辑高电平之后，当第三传输控制信号TCON3以逻辑高电平被输入时，第三计数器232可以将第一内部传输信号ITS<1>使能到逻辑高电平。
第三信号传输电路233可以用与非门NAND62、NAND63、NAND64和NAND65以及反相器IV61、IV62、IV63和IV64来实现。在模式信号BL32和第三传输控制信号TCON3被使能的情况下，第三信号传输电路233可以从第一至第四内部传输信号ITS<1:4>来产生第一至第四内部输出控制信号IPOUT<1:4>。在模式信号BL32和第三传输控制信号TCON3被使能到逻辑高电平的情况下，第三信号传输电路233可以通过对第一至第四内部传输信号ITS<1:4>进行缓冲来产生第一至第四内部输出控制信号IPOUT<1:4>。在模式信号BL32被禁止到逻辑低电平的情况下，第三信号传输电路233可以阻止第一至第四内部输出控制信号IPOUT<1:4>的产生。
图13是示出根据实施例的地址处理电路300的配置的框图。如图13所示，地址处理电路300可以包括锁存地址发生电路310、第一解码器320和第二解码器330。
锁存地址发生电路310可以包括第一地址储存电路311、第二地址储存电路312、第三地址储存电路313和第四地址储存电路314。
第一地址储存电路311可以基于第一至第四输入控制信号PIN<1:4>来锁存通过第一命令地址CA<1>输入的第一地址。第一地址储存电路311可以基于第一至第四输出控制信号POUT<1:4>而从被锁存的第一地址来产生第一锁存地址LAD<1>。第一地址储存电路311可以通过基于第一至第四内部输出控制信号IPOUT<1:4>而对被锁存的第一地址进行反相和缓冲来产生第一锁存地址LAD<1>。
第二地址储存电路312可以基于第一至第四输入控制信号PIN<1:4>来锁存通过第二命令地址CA<2>输入的第二地址。第二地址储存电路312可以基于第一至第四输出控制信号POUT<1:4>而从被锁存的第二地址来产生第二锁存地址LAD<2>。第二地址储存电路312可以通过根据第一至第四内部输出控制信号IPOUT<1:4>而对被锁存的第二地址进行反相和缓冲来产生第二锁存地址LAD<2>。
第三地址储存电路313可以基于第一至第四输入控制信号PIN<1:4>来锁存通过第三命令地址CA<3>输入的第三地址。第三地址储存电路313可以基于第一至第四输出控制信号POUT<1:4>而从被锁存的第三地址来产生第三锁存地址LAD<3>。
第四地址储存电路314可以基于第一至第四输入控制信号PIN<1:4>来锁存通过第四命令地址CA<4>输入的第四地址。第四地址储存电路314可以基于第一至第四输出控制信号POUT<1:4>而从被锁存的第四地址来产生第四锁存地址LAD<4>。
锁存地址发生电路310可以基于第一至第四输入控制信号PIN<1:4>来锁存通过第一至第四命令地址CA<1:4>输入的第一至第四地址。锁存地址发生电路310可以基于第一至第四输出控制信号POUT<1:4>而从被锁存的第一至第四地址来产生第一至第四锁存地址LAD<1:4>。锁存地址发生电路310可以通过基于第一至第四内部输出控制信号IPOUT<1:4>而对被锁存的第一地址和第二地址进行反相和缓冲来产生第一和第二锁存地址LAD<1:2>，并且可以通过对被锁存的第三地址和第四地址进行缓冲来产生第三和第四锁存地址LAD<3:4>。
第一解码器320可以从第一和第二锁存地址LAD<1:2>来产生第一至第四存储体组地址BG<1:4>。第一解码器320可以通过对第一和第二锁存地址LAD<1:2>进行解码来产生被选择性地使能的第一至第四存储体组地址BG<1:4>。第一解码器320可以通过同步于写入选通信号WT_LAT将第一和第二锁存地址LAD<1:2>解码来产生被选择性地使能的第一至第四存储体组地址BG<1:4>。第一解码器320可以通过同步于读取选通信号RD_LAT将第一和第二锁存地址LAD<1:2>解码来产生被选择性地使能的第一至第四存储体组地址BG<1:4>。
第二解码器330可以从第三和第四锁存地址LAD<3:4>来产生第一至第四列地址CADD<1:4>。第二解码器330可以通过对第三和第四锁存地址LAD<3:4>进行解码来产生被选择性地使能的第一至第四列地址CADD<1:4>。第二解码器330可以通过同步于写入选通信号WT_LAT将第三和第四锁存地址LAD<3:4>解码来产生被选择性地使能的第一至第四列地址CADD<1:4>。第二解码器330可以通过同步于读取选通信号RD_LAT将第三和第四锁存地址LAD<3:4>解码来产生被选择性地使能的第一至第四列地址CADD<1:4>。
图14是示出根据实施例的第一地址储存电路311的配置的图。如图14所示，第一地址储存电路311可以包括第一管道电路3111、第二管道电路3112、第三管道电路3113和第四管道电路3114。
第一管道电路3111可以用传输门T71和反相器IV71、IV72、IV73、IV74、IV75、IV76、IV77和IV78来实现。在第一输入控制信号PIN<1>被使能的情况下，第一管道电路3111可以锁存通过第一命令地址CA<1>输入的第一地址。在第一输出控制信号POUT<1>被使能的情况下，第一管道电路3111可以通过对被锁存的第一地址进行缓冲来产生第一锁存地址LAD<1>。在第一内部输出控制信号IPOUT<1>被使能的情况下，第一管道电路3111可以通过对被锁存的第一地址进行反相和缓冲来产生第一锁存地址LAD<1>。
在第二输入控制信号PIN<2>被使能的情况下，第二管道电路3112可以锁存通过第一命令地址CA<1>输入的第一地址。在第二输出控制信号POUT<2>被使能的情况下，第二管道电路3112可以通过对被锁存的第一地址进行缓冲来产生第一锁存地址LAD<1>。在第二内部输出控制信号IPOUT<2>被使能的情况下，第二管道电路3112可以通过对被锁存的第一地址进行反相和缓冲来产生第一锁存地址LAD<1>。
在第三输入控制信号PIN<3>被使能的情况下，第三管道电路3113可以锁存通过第一命令地址CA<1>输入的第一地址。在第三输出控制信号POUT<3>被使能的情况下，第三管道电路3113可以通过对被锁存的第一地址进行缓冲来产生第一锁存地址LAD<1>。在第三内部输出控制信号IPOUT<3>被使能的情况下，第三管道电路3113可以通过对被锁存的第一地址进行反相和缓冲来产生第一锁存地址LAD<1>。
在第四输入控制信号PIN<4>被使能的情况下，第四管道电路3114可以锁存通过第一命令地址CA<1>输入的第一地址。在第四输出控制信号POUT<4>被使能的情况下，第四管道电路3114可以通过对被锁存的第一地址进行缓冲来产生第一锁存地址LAD<1>。在第四内部输出控制信号IPOUT<4>被使能的情况下，第四管道电路3114可以通过对被锁存的第一地址进行反相和缓冲来产生第一锁存地址LAD<1>。
因为第二管道电路3112至第四管道电路3114与图14所示的第一管道电路3111以相同的电路实现并且执行相同的操作，除了输入/输出信号不同之外，所以此处将省略其详细描述。第一管道电路3111至第四管道电路3114可以被实现为通过锁存对应于第一至第四输入控制信号PIN<1:4>、第一至第四输出控制信号POUT<1:4>和第一至第四内部输出控制信号IPOUT<1:4>的位数而被输入四次的第一命令地址CA<1>来产生第一锁存地址LAD<1>。第一地址储存电路311可以根据实施例而被实现为包括各种数量的管道电路。
同时，因为图13所示的第二地址储存电路312与图14所示的第一地址储存电路311以相同的电路实现并执行相同的操作，除了输入/输出信号不同之外，所以此处将省略其详细描述。
图15是示出根据实施例的第三地址储存电路313的配置的图。如图15所示，第三地址储存电路313可以包括第五管道电路3131、第六管道电路3132、第七管道电路3133和第八管道电路3134。
第五管道电路3131可以用传输门T81和反相器IV81、IV82、IV83、IV84和IV85来实现。在第一输入控制信号PIN<1>被使能的情况下，第五管道电路3131可以锁存通过第三命令地址CA<3>输入的第三地址。在第一输出控制信号POUT<1>被使能的情况下，第五管道电路3131可以通过对被锁存的第三地址进行缓冲来产生第三锁存地址LAD<3>。
在第二输入控制信号PIN<2>被使能的情况下，第六管道电路3132可以锁存通过第三命令地址CA<3>输入的第三地址。在第二输出控制信号POUT<2>被使能的情况下，第六管道电路3132可以通过对被锁存的第三地址进行缓冲来产生第三锁存地址LAD<3>。
在第三输入控制信号PIN<3>被使能的情况下，第七管道电路3133可以锁存通过第三命令地址CA<3>输入的第三地址。在第三输出控制信号POUT<3>被使能的情况下，第七管道电路3133可以通过对被锁存的第三地址进行缓冲来产生第三锁存地址LAD<3>。
在第四输入控制信号PIN<4>被使能的情况下，第八管道电路3134可以锁存通过第三命令地址CA<3>输入的第三地址。在第四输出控制信号POUT<4>被使能的情况下，第八管道电路3134可以通过对被锁存的第三地址进行缓冲来产生第三锁存地址LAD<3>。
因为第六管道电路3132至第八管道电路3134与图15所示的第五管道电路3131以相同的电路实现并且执行相同的操作，除了输入/输出信号不同之外，所以此处将省略其详细描述。第五管道电路3131至第八管道电路3134可以被实现为通过锁存对应于第一至第四输入控制信号PIN<1:4>和第一至第四输出控制信号POUT<1:4>的位数而被输入四次的第三命令地址CA<3>来产生第三锁存地址LAD<3>。第三地址储存电路313可以根据实施例被实现为包括各种数量的管道电路。
同时，因为图13所示的第四地址储存电路314与图15所示的第三地址储存电路313以相同的电路实现并执行相同的操作，除了输入/输出信号不同之外，所以此处将省略其详细描述。
图16是示出根据实施例的核心电路400的配置的图。如图16所示，核心电路400可以包括第一存储体组410、第二存储体组420、第三存储体组430和第四存储体组440。
第一存储体组410可以包括第一存储体411、第二存储体412、第三存储体413和第四存储体414。在写入操作和读取操作中，在第一存储体组地址BG<1>被使能并且第一列地址CADD<1>被使能的情况下，第一存储体411可以被选中，从而可以储存和输出数据DATA<1:N>。在写入操作和读取操作中，在第一存储体组地址BG<1>被使能并且第二列地址CADD<2>被使能的情况下，第二存储体412可以被选中，从而可以储存和输出数据DATA<1:N>。在写入操作和读取操作中，在第一存储体组地址BG<1>被使能并且第三列地址CADD<3>被使能的情况下，第三存储体413可以被选中，从而可以储存和输出数据DATA<1:N>。在写入操作和读操作中，在第一存储体组地址BG<1>被使能并且第四列地址CADD<4>被使能的情况下，第四存储体414可以被选中，从而可以储存和输出数据DATA<1:N>。
第二存储体组420可以包括第五存储体421、第六存储体422、第七存储体423和第八存储体424。在写入操作和读取操作中，在第二存储体组地址BG<2>被使能并且第一列地址CADD<1>被使能的情况下，第五存储体421可以被选中，从而可以储存和输出数据DATA<1:N>。在写入操作和读取操作中，在第二存储体组地址BG<2>被使能并且第二列地址CADD<2>被使能的情况下，第六存储体422可以被选中，从而可以储存和输出数据DATA<1:N>。在写入操作和读取操作中，在第二存储体组地址BG<2>被使能并且第三列地址CADD<3>被使能的情况下，第七存储体423可以被选中，从而可以储存和输出数据DATA<1:N>。在写入操作和读取操作中，在第二存储体组地址BG<2>被使能并且第四列地址CADD<4>被使能的情况下，第八存储体424可以被选中，从而可以储存和输出数据DATA<1:N>。
第三存储体组430可以包括第九存储体431、第十存储体432、第十一存储体433和第十二存储体434。在写入操作和读取操作中，在第三存储体组地址BG<3>被使能并且第一列地址CADD<1>被使能的情况下，第九存储体431可以被选中，从而可以储存和输出数据DATA<1:N>。在写入操作和读取操作中，在第三存储体组地址BG<3>被使能并且第二列地址CADD<2>被使能的情况下，第十存储体432可以被选中，从而可以储存和输出数据DATA<1:N>。在写入操作和读取操作中，在第三存储体组地址BG<3>被使能并且第三列地址CADD<3>被使能的情况下，第十一存储体433可以被选中，从而可以储存和输出数据DATA<1:N>。在写入操作和读取操作中，在第三存储体组地址BG<3>被使能并且第四列地址CADD<4>被使能的情况下，第十二存储体434可以被选中，从而可以储存和输出数据DATA<1:N>。
第四存储体组440可以包括第十三存储体441、第十四存储体442、第十五存储体443和第十六存储体444。在写入操作和读取操作中，在第四存储体组地址BG<4>被使能并且第一列地址CADD<1>被使能的情况下，第十三存储体441可以被选中，从而可以储存和输出数据DATA<1:N>。在写入操作和读取操作中，在第四存储体组地址BG<4>被使能并且第二列地址CADD<2>被使能的情况下，第十四存储体442可以被选中，从而可以储存和输出数据DATA<1:N>。在写入操作和读取操作中，在第四存储体组地址BG<4>被使能并且第三列地址CADD<3>被使能的情况下，第十五存储体443可以被选中，从而可以储存和输出数据DATA<1:N>。在写入操作和读取操作中，在第四存储体组地址BG<4>被使能并且第四列地址CADD<4>被使能的情况下，第十六存储体444可以被选中，从而可以储存和输出数据DATA<1:N>。
第一存储体组至第四存储体组410、420、430和440可被实现为通过执行一个列操作来储存和输出16位的数据。本公开的实施例可以以这样的方式来实现：在第一突发操作中可以执行一次列操作以储存和输出16位的数据，并且在第二突发操作中可以执行两次列操作以储存和输出32位的数据。
将参考图17通过例示相继执行第一突发操作和第二突发操作的操作来描述根据本公开的实施例的半导体系统的写入操作。
在时间T1处，具有第一组合的芯片选择信号CS与第一至第L命令地址CA<1:L>同步于时钟CLK的上升沿被输入。
在时间T2处，同步于时钟CLK的下降沿而通过第一至第四命令地址CA<1:4>输入第一至第四地址。
在时间T3处，命令脉冲发生电路110同步于时钟CLK而通过在时间T1处输入的具有第一组合的芯片选择信号CS与第一至第L命令地址CA<1:L>来产生包括逻辑低电平的脉冲的第一写入命令脉冲EWT1。命令脉冲发生电路110通过逻辑低电平的存储体组设置信号BG和逻辑高电平的第二写入命令脉冲EWT2来产生逻辑高电平的突发信号BL_ST。
在时间T4处，写入混合信号发生电路1211通过将逻辑低电平的第一写入命令脉冲EWT1和逻辑高电平的第二写入命令脉冲EWT2进行混合来产生逻辑高电平的第一写入混合信号WTS1。
第一传输控制信号发生电路211通过时间T3处的第一写入命令脉冲EWT1来产生被使能到逻辑高电平的第一传输控制信号TCON1。
第一计数器212通过逻辑高电平的第一传输控制信号TCON1来产生逻辑高电平的第一传输信号TS<1>。
第一信号传输电路213通过根据逻辑高电平的第一传输控制信号TCON1对第一传输信号TS<1>进行缓冲来产生逻辑高电平的第一输入控制信号PIN<1>。
锁存地址发生电路310通过第一输入控制信号PIN<1>来锁存在时间T2处通过第一至第四命令地址CA<1:4>所输入的第一至第四地址。
第二传输控制信号发生电路221通过时间T3处的第一写入命令脉冲EWT1来产生被使能到逻辑高电平的第二传输控制信号TCON2。
在时间T5处，命令混合电路120通过逻辑低电平的存储体组设置信号BG而从第一写入命令脉冲EWT1来产生逻辑高电平的写入选通信号WT_LAT。
第二计数器222通过逻辑高电平的第二传输控制信号TCON2来产生逻辑高电平的第五传输信号TS<5>。
第二信号传输电路223通过根据逻辑高电平的第二传输控制信号TCON2而对第五传输信号TS<5>进行缓冲来产生逻辑高电平的第一输出控制信号POUT<1>。
锁存地址发生电路310通过根据第一输出控制信号POUT<1>而对在时间T4处被锁存的第一至第四地址进行缓冲来产生第一至第四锁存地址LAD<1:4>。
第一解码器320通过同步于逻辑高电平的写入选通信号WT_LAT而将第一和第二锁存地址LAD<1:2>解码来产生被选择性地使能的第一至第四存储体组地址BG<1:4>。
第二解码器330通过同步于逻辑高电平的写入选通信号WT_LAT而将第三和第四锁存地址LAD<3:4>解码来产生被选择性地使能的第一至第四列地址CADD<1:4>。
核心电路400通过针对基于第一至第四存储体组地址BG<1:4>和第一至第四列地址CADD<1:4>所选择的存储体组执行列操作来接收并储存16位的数据DATA<1:16>。
此时，核心电路400执行储存16位的数据DATA<1:16>的第一突发操作。
在时间T6处，具有第二组合的芯片选择信号CS与第一至第L命令地址CA<1:L>同步于时钟CLK的上升沿被输入。
在时间T7处，同步于时钟CLK的下降沿通过第一至第四命令地址CA<1:4>输入第一至第四地址。
在时间T8处，命令脉冲发生电路110同步于时钟CLK而通过在时间T6处输入的具有第二组合的芯片选择信号CS与第一至第L命令地址CA<1:L>来产生包括逻辑低电平的脉冲的第二写入命令脉冲EWT2。命令脉冲发生电路110基于逻辑低电平的存储体组设置信号BG和逻辑低电平的第二写入命令脉冲EWT2来产生逻辑低电平的突发信号BL_ST。
模式信号发生电路130基于逻辑低电平的存储体组设置信号BG、逻辑低电平的突发信号BL_ST和逻辑低电平的第二写入命令脉冲EWT2来产生被使能到逻辑高电平的模式信号BL32。
在时间T9处，写入混合信号发生电路1211通过将逻辑高电平的第一写入命令脉冲EWT1和逻辑低电平的第二写入命令脉冲EWT2进行混合来产生逻辑高电平的第一写入混合信号WTS1。
第一传输控制信号发生电路211基于时间T8处的第二写入命令脉冲EWT2来产生被使能到逻辑高电平的第一传输控制信号TCON1。
第一计数器212基于逻辑高电平的第一传输控制信号TCON1来产生逻辑高电平的第二传输信号TS<2>。
第一信号传输电路213通过基于逻辑高电平的第一传输控制信号TCON1而对第二传输信号TS<2>进行缓冲来产生逻辑高电平的第二输入控制信号PIN<2>。
锁存地址发生电路310基于第二输入控制信号PIN<2>来锁存在时间T7处通过第一至第四命令地址CA<1:4>所输入的第一至第四地址。
第二传输控制信号发生电路221基于时间T8处的第二写入命令脉冲EWT2来产生被使能到逻辑高电平的第二传输控制信号TCON2。
第三传输控制信号发生电路231基于时间T8处的第二写入命令脉冲EWT2来产生被使能到逻辑高电平的第三传输控制信号TCON3。
在时间T10处，命令混合电路120基于逻辑低电平的存储体组设置信号BG而从第二写入命令脉冲EWT2来产生逻辑高电平的写入选通信号WT_LAT。
第二计数器222基于逻辑高电平的第二传输控制信号TCON2来产生逻辑高电平的第六传输信号TS<6>。
第二信号传输电路223通过基于逻辑高电平的第二传输控制信号TCON2而对第六传输信号TS<6>进行缓冲来产生逻辑高电平的第二输出控制信号POUT<2>。
锁存地址发生电路310通过基于第二输出控制信号POUT<2>而对在时间T9处被锁存的第一至第四地址进行缓冲来产生第一至第四锁存地址LAD<1:4>。
第一解码器320通过同步于逻辑高电平的写入选通信号WT_LAT而将第一和第二锁存地址LAD<1:2>解码来产生被选择性地使能的第一至第四存储体组地址BG<1:4>。
第二解码器330通过同步于逻辑高电平的写入选通信号WT_LAT而将第三和第四锁存地址LAD<3:4>解码来产生被选择性地使能的第一至第四列地址CADD<1:4>。
核心电路400通过针对基于第一至第四存储体组地址BG<1:4>和第一至第四列地址CADD<1:4>所选择的存储体组执行列操作来接收并储存16位的数据DATA<1:16>。
此时，核心电路400执行储存16位的数据DATA<1:16>的第一突发操作。
在时间T11处，第三计数器232基于时间T9处的第三传输控制信号TCON3来产生逻辑高电平的第二内部传输信号ITS<2>。
第三信号传输电路233通过基于逻辑高电平的模式信号BL32和逻辑高电平的第三传输控制信号TCON3而对第二内部传输信号ITS<2>进行缓冲来产生逻辑高电平的第二内部输出控制信号IPOUT<2>。
锁存地址发生电路310通过基于第二内部输出控制信号IPOUT<2>而对在时间T9处被锁存的第一至第四地址进行反相并缓冲来产生第一至第四锁存地址LAD<1:4>。
第一解码器320通过同步于逻辑高电平的写入选通信号WT_LAT而将第一和第二锁存地址LAD<1:2>解码来产生被选择性地使能的第一至第四存储体组地址BG<1:4>。
第二解码器330通过同步于逻辑高电平的写入选通信号WT_LAT而将第三和第四锁存地址LAD<3:4>解码来产生被选择性地使能的第一至第四列地址CADD<1:4>。
核心电路400通过针对基于第一至第四存储体组地址BG<1:4>和第一至第四列地址CADD<1:4>所选择的存储体组执行列操作来接收并储存16位的数据DATA<1:16>。
此时，核心电路400执行储存16位的数据DATA<1:16>的第一突发操作。
也就是说，核心电路400通过在时间T10处储存16位的数据DATA<1:16>并在时间T11处储存16位的数据DATA<1:16>来执行储存32位的数据的第二突发操作。
从以上描述清楚的是，根据本公开的实施例的半导体器件可以根据突发操作、通过经由内部反相或不反相而产生用于选择存储体组的地址来执行列操作。另外，在根据本公开的实施例的半导体器件中，根据突发操作、通过经由内部反相来产生用于选择存储体组的地址，因为不需要单独的用于将地址反相的电路，因此可以减小面积。
图18是示出根据本公开的实施例的电子系统1000的配置的框图。如图18所示，电子系统1000可以包括主机1100和半导体系统1200。
主机1100和半导体系统1200可以通过使用接口协议来彼此发送信号。在主机1100和半导体系统1200之间使用的接口协议的示例可以包括MMC(多媒体卡)、ESDI(增强型小型磁盘接口)、IDE(集成驱动电子设备)、PCI-E(外围组件互连快速)，ATA(高级技术附件)、SATA(串行ATA)、PATA(并行ATA)、SAS(串行附接的SCSI)和USB(通用串行总线)。
半导体系统1200可以包括控制器1300和半导体器件1400(k:1)。控制器1300可以控制半导体器件1400(k:1)，使得半导体器件1400(k:1)执行写入操作和读取操作。半导体器件1400(k:1)中的每一个可以根据第一突发操作和第二突发操作、通过经由内部反相或不反相而产生用于选择存储体组的地址来执行列操作。当半导体器件1400(k:1)中的每一个根据第二突发操作经由内部反相而产生用于选择存储体组的地址时，不需要单独的用于将地址反相的电路，这使得可以减小面积。
控制器1300可以用图1所示的控制器10来实现。半导体器件1400(k:1)中的每一个可以用图1所示的半导体器件20来实现。根据一个实施例，半导体器件20可以用DRAM(动态随机存取存储器)、PRAM(相变随机存取存储器)、RRAM(电阻式随机存取存储器)、MRAM(磁性随机存取存储器)和FRAM(铁电式随机存取存储器)中的一种来实现。
尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，本文中描述的半导体系统和半导体器件不应基于所描述的实施例而受到限制。

Claims (29)

1.一种半导体器件，包括：
命令发生电路，其配置为同步于时钟产生写入选通信号，所述写入选通信号包括根据芯片选择信号与命令地址的组合而产生的脉冲；
管道控制电路，其被配置为：当第一写入命令脉冲和第二写入命令脉冲被输入时，产生被顺序地使能的第一至第四输入控制信号和第一至第四输出控制信号，以及在预设时段之后产生第一至第四内部输出控制信号；和
地址处理电路，其被配置为：当所述写入选通信号和所述第一至第四输入控制信号被输入时锁存通过所述命令地址所输入的地址，当所述第一至第四输出控制信号被输入时从被锁存的所述地址来产生存储体组地址和列地址，以及当所述第一至第四内部输出控制信号被输入时通过将被锁存的所述地址反相来产生所述存储体组地址和所述列地址。
2.根据权利要求1所述的半导体器件，还包括命令脉冲发生电路，其从同步于所述时钟的第一边沿被输入的所述命令地址来产生所述第一写入命令脉冲和所述第二写入命令脉冲，其中，所述地址处理电路被配置为从同步于所述时钟的第二边沿被输入的所述命令地址来产生所述地址。
3.根据权利要求2所述的半导体器件，其中，所述命令脉冲发生电路被配置为产生所述第一写入命令脉冲和所述第二写入命令脉冲中的至少一个，所述第一写入命令脉冲和所述第二写入命令脉冲包括根据所述命令地址的组合所产生的脉冲。
4.根据权利要求1所述的半导体器件，其中，所述管道控制电路被配置为：在所述预设时段之后产生所述第一至第四内部输出控制信号，所述预设时段被设定为用于通过所述第一写入命令脉冲和所述第二写入命令脉冲来执行一个列操作的时间。
5.根据权利要求1所述的半导体器件，其中，所述命令发生电路包括：
命令脉冲发生电路，其被配置为：同步于所述时钟而根据所述芯片选择信号与所述命令地址的组合来产生所述第一写入命令脉冲和所述第二写入命令脉冲，并根据存储体组设置信号以及所述第一写入命令脉冲和所述第二写入命令脉冲来产生突发信号；
命令混合电路，其被配置为：通过所述存储体组设置信号，将所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个输出为所述写入选通信号，或者将所述第一写入命令脉冲输出为所述写入选通信号；和
模式信号发生电路，其被配置为产生模式信号，所述模式信号基于所述存储体组设置信号、所述突发信号和所述第二写入命令脉冲而被使能。
6.根据权利要求5所述的半导体器件，其中，所述命令脉冲发生电路包括：
命令解码器，其被配置为同步于所述时钟产生第一写入信号，所述第一写入信号在所述芯片选择信号与所述命令地址的逻辑电平组合是第一组合时被使能；以及同步于所述时钟产生第二写入信号，所述第二写入信号在所述芯片选择信号与所述命令地址的逻辑电平组合是第二组合时被使能；
脉冲发生电路，其被配置为产生所述第一写入命令脉冲和所述第二写入命令脉冲，所述第一写入命令脉冲和所述第二写入命令脉冲包括当所述第一写入信号和所述第二写入信号被输入时所产生的脉冲；和
突发信号发生电路，其被配置为从所述第一写入信号和所述第二写入信号以及所述存储体组设置信号来产生所述突发信号。
7.根据权利要求5所述的半导体器件，其中，所述命令混合电路包括：
写入混合信号发生电路，其被配置为通过将所述第一写入命令脉冲和所述第二写入命令脉冲进行混合来产生第一写入混合信号，并且从所述第一写入命令脉冲来产生第二写入混合信号；和
选择性传输电路，其被配置为基于所述存储体组设置信号而将所述第一写入混合信号和所述第二写入混合信号中的任何一个输出为所述写入选通信号。
8.根据权利要求5所述的半导体器件，其中，所述模式信号发生电路包括：
预模式信号发生电路，其被配置为基于所述存储体组设置信号和所述突发信号来产生预模式信号；和
锁存电路，其被配置为基于从所述第二写入命令脉冲产生的锁存控制信号来锁存所述预模式信号，并通过对被锁存的所述预模式信号进行缓冲来产生所述模式信号。
9.根据权利要求1所述的半导体器件，其中，所述管道控制电路包括：
输入控制信号发生电路，其被配置为当所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个被输入时，产生被使能的所述第一至第四输入控制信号；
输出控制信号发生电路，其被配置为当所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个被输入时，产生被使能的所述第一至第四输出控制信号；和
内部输出控制信号发生电路，其被配置为：通过所述第二写入命令脉冲和所述模式信号，在所述预设时段之后，产生被使能的所述第一至第四内部输出控制信号。
10.根据权利要求9所述的半导体器件，其中，所述输入控制信号发生电路包括：
第一传输控制信号发生电路，其被配置为当所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个被输入时，产生被使能的第一传输控制信号；
第一计数器，其被配置为当所述第一传输控制信号被输入时，产生被顺序地计数的第一至第四传输信号；和
第一信号传输电路，其被配置为当所述第一传输控制信号被使能时，通过对所述第一至第四传输信号进行缓冲来产生所述第一至第四输入控制信号。
11.根据权利要求9所述的半导体器件，其中，所述输出控制信号发生电路包括：
第二传输控制信号发生电路，其被配置为当所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个被输入时，产生被使能的第二传输控制信号；
第二计数器，其被配置为当所述第二传输控制信号被输入时，产生被顺序地计数的第五至第八传输信号；和
第二信号传输电路，其被配置为当所述第二传输控制信号被使能时，通过对所述第五至第八传输信号进行缓冲来产生所述第一至第四输出控制信号。
12.根据权利要求9所述的半导体器件，其中，所述内部输出控制信号发生电路包括：
第三传输控制信号发生电路，其被配置为当所述第二写入命令脉冲被输入时，产生被使能的第三传输控制信号；
第三计数器，其被配置为当所述第三传输控制信号被输入时，产生被顺序地计数的第一至第四内部传输信号；和
第三信号传输电路，其被配置为当所述模式信号被使能并且所述第三传输控制信号被使能时，通过对所述第一至第四内部传输信号进行缓冲来产生所述第一至第四内部输出控制信号。
13.根据权利要求1所述的半导体器件，其中，所述地址处理电路包括：
锁存地址发生电路，其被配置为基于所述第一至第四输入控制信号来锁存通过第一至第四命令地址所输入的第一至第四地址，基于所述第一至第四输出控制信号而从被锁存的所述第一至第四地址来产生第一至第四锁存地址，并且通过基于所述第一至第四内部输出控制信号而对被锁存的所述第一至第四地址进行反相和缓冲来产生所述第一至第四锁存地址；
第一解码器，其被配置为通过同步于所述写入选通信号将第一锁存地址和第二锁存地址解码来产生第一至第四存储体组地址；和
第二解码器，其被配置为通过同步于所述写入选通信号将第三锁存地址和第四锁存地址解码来产生第一至第四列地址。
14.一种半导体器件，包括：
管道控制电路，其被配置为：当在第一突发操作中输入第一写入命令脉冲时，产生被顺序地使能的第一至第四输入控制信号和第一至第四输出控制信号；当在第二突发操作中输入第二写入命令脉冲时，产生被顺序地使能的所述第一至第四输入控制信号和所述第一至第四输出控制信号，并且在预设时段之后产生第一至第四内部输出控制信号；和
地址处理电路，其被配置为：当写入选通信号和所述第一至第四输入控制信号被输入时锁存通过命令地址所输入的地址，当所述第一至第四输出控制信号被输入时，从被锁存的所述地址产生存储体组地址和列地址，并且当所述第一至第四内部输出控制信号被输入时，通过将被锁存的所述地址反相来产生所述存储体组地址和所述列地址。
15.根据权利要求14所述的半导体器件，还包括核心电路，所述核心电路包括存储体组，所述存储体组被配置为基于所述存储体组地址和所述列地址来执行所述第一突发操作和所述第二突发操作，其中，所述第一突发操作和所述第二突发操作被设置为在基于所述存储体组地址和所述列地址所选择的存储体组中输入/输出数据的列操作。
16.根据权利要求14所述的半导体器件，还包括核心电路，所述核心电路包括存储体组，所述存储体组被配置为基于所述存储体组地址和所述列地址来执行所述第一突发操作和所述第二突发操作，其中，针对要在列操作中输入/输出的数据的位数而言，所述第二突发操作被设置为所述第一突发操作的两倍。
17.根据权利要求14所述的半导体器件，还包括：命令脉冲发生电路，其被配置为从同步于时钟的第一边沿被输入的所述命令地址来产生所述第一写入命令脉冲和所述第二写入命令脉冲，其中，所述地址处理电路被配置为从同步于所述时钟的第二边沿被输入的所述命令地址来产生所述地址。
18.根据权利要求14所述的半导体器件，其中，所述管道控制电路被配置为在所述预设时段之后产生所述第一至第四内部输出控制信号，所述预设时段被设定为用于通过所述第一写入命令脉冲和所述第二写入命令脉冲来执行一个列操作的时间。
19.根据权利要求14所述的半导体器件，其中，所述管道控制电路包括：
输入控制信号发生电路，其被配置为当所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个被输入时，产生被使能的所述第一至第四输入控制信号；
输出控制信号发生电路，其被配置为当所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个被输入时，产生被使能的所述第一至第四输出控制信号；和
内部输出控制信号发生电路，其被配置为通过所述第二写入命令脉冲和模式信号而在所述预设时段之后产生被使能的所述第一至第四内部输出控制信号。
20.根据权利要求19所述的半导体器件，还包括：模式信号发生电路，其被配置为在所述第一突发操作中产生被禁止的所述模式信号，并且所述模式信号发生电路被配置为在所述第二突发操作中产生被使能的所述模式信号。
21.根据权利要求19所述的半导体器件，其中，所述输入控制信号发生电路包括：
第一传输控制信号发生电路，其被配置为当所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个被输入时，产生被使能的第一传输控制信号；
第一计数器，其被配置为当所述第一传输控制信号被输入时，产生被顺序地计数的第一至第四传输信号；和
第一信号传输电路，其被配置为当所述第一传输控制信号被使能时，通过对所述第一至第四传输信号进行缓冲来产生所述第一至第四输入控制信号。
22.根据权利要求19所述的半导体器件，其中，所述输出控制信号发生电路包括：
第二传输控制信号发生电路，其被配置为当所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个被输入时，产生被使能的第二传输控制信号；
第二计数器，其被配置为当所述第二传输控制信号被输入时，产生被顺序地计数的第五至第八传输信号；和
第二信号传输电路，其被配置为当所述第二传输控制信号被使能时，通过对所述第五至第八传输信号进行缓冲来产生所述第一至第四输出控制信号。
23.根据权利要求19所述的半导体器件，其中，所述内部输出控制信号发生电路包括：
第三传输控制信号发生电路，其被配置为当所述第二写入命令脉冲被输入时，产生被使能的第三传输控制信号；
第三计数器，其被配置为当所述第三传输控制信号被输入时，产生被顺序地计数的第一至第四内部传输信号；和
第三信号传输电路，其被配置为：当所述模式信号被使能并且所述第三传输控制信号被使能时，通过对所述第一至第四内部传输信号进行缓冲来产生所述第一至第四内部输出控制信号。
24.根据权利要求14所述的半导体器件，其中，所述地址处理电路包括：
锁存地址发生电路，其被配置为：基于所述第一至第四输入控制信号来锁存通过第一至第四命令地址所输入的第一至第四地址，基于所述第一至第四输出控制信号而从被锁存的所述第一至第四地址来产生第一至第四锁存地址，并且通过根据所述第一至第四内部输出控制信号而对被锁存的所述第一至第四地址进行反相和缓冲来产生所述第一至第四锁存地址；
第一解码器，其被配置为通过同步于所述写入选通信号将第一锁存地址和第二锁存地址解码来产生第一至第四存储体组地址；和
第二解码器，其被配置为通过同步于所述写入选通信号将第三锁存地址和第四锁存地址解码来产生第一至第四列地址。
25.根据权利要求14所述的半导体器件，还包括：
命令发生电路，其被配置为同步于时钟产生所述第一写入命令脉冲和所述第二写入命令脉冲，所述第一写入命令脉冲和所述第二写入命令脉冲包括根据芯片选择信号与所述命令地址的组合而产生的脉冲，并且被配置为从所述第一写入命令脉冲和所述第二写入命令脉冲来产生所述写入选通信号；和
核心电路，其被配置为通过经由多个存储体组中的由所述存储体组地址和所述列地址所选择的任何一个来执行列操作而输入/输出数据。
26.根据权利要求25所述的半导体器件，其中，所述命令发生电路包括：
命令脉冲发生电路，其被配置为：同步于所述时钟而根据所述芯片选择信号与所述命令地址的组合来产生所述第一写入命令脉冲和所述第二写入命令脉冲，并根据存储体组设置信号以及所述第一写入命令脉冲和所述第二写入命令脉冲来产生突发信号；
命令混合电路，其被配置为：基于所述存储体组设置信号，将所述第一写入命令脉冲和所述第二写入命令脉冲中的任何一个输出为所述写入选通信号，或将所述第一写入命令脉冲输出为所述写入选通信号；和
模式信号发生电路，其被配置为基于所述存储体组设置信号、所述突发信号和所述第二写入命令脉冲来产生所述模式信号。
27.根据权利要求26所述的半导体器件，其中，所述命令脉冲发生电路包括：
命令解码器，其被配置为同步于所述时钟产生第一写入信号，所述第一写入信号在所述芯片选择信号与所述命令地址的逻辑电平组合是第一组合时被使能；以及同步于所述时钟产生第二写入信号，所述第二写入信号在所述芯片选择信号与所述命令地址的逻辑电平组合是第二组合时被使能；
脉冲发生电路，其被配置为产生所述第一写入命令脉冲和所述第二写入命令脉冲，所述第一写入命令脉冲和所述第二写入命令脉冲包括当所述第一写入信号和所述第二写入信号被输入时所产生的脉冲；和
突发信号发生电路，其被配置为通过所述存储体组设置信号而从所述第一写入信号和所述第二写入信号来产生所述突发信号。
28.根据权利要求26所述的半导体器件，其中，所述命令混合电路包括：
写入混合信号发生电路，其被配置为：通过将所述第一写入命令脉冲和所述第二写入命令脉冲进行混合来产生第一写入混合信号，并且从所述第一写入命令脉冲来产生第二写入混合信号；和
选择性传输电路，其被配置为基于所述存储体组设置信号而将所述第一写入混合信号和所述第二写入混合信号中的任何一个输出为所述写入选通信号。
29.根据权利要求26所述的半导体器件，其中，所述模式信号发生电路包括：
预模式信号发生电路，其被配置为基于所述存储体组设置信号和所述突发信号来产生预模式信号；和
锁存电路，其被配置为基于从所述第二写入命令脉冲所产生的锁存控制信号来锁存所述预模式信号，并通过对被锁存的所述预模式信号进行缓冲来产生所述模式信号。
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