CN112968684B - 基于跨导切换技术的宽频可编程增益放大器 - Google Patents
基于跨导切换技术的宽频可编程增益放大器 Download PDFInfo
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Abstract
本发明公开了基于跨导切换技术的宽频可编程增益放大器，包括输入匹配网络、高速开关选通逻辑、可变增益放大网络以及输出匹配网络。输入输出匹配网络利用寄生电容、电阻电感构成T型匹配网络进行输入阻抗与输出阻抗匹配提升电路性能；高速选通开关通过在放大管栅极加入MOS开关通过栅极正反向导通控制跨导的接入；可变增益放大网络采用电阻与电容源极简并型结构展宽带宽；采用输入晶体管分块切换技术来实现输入管有效跨导的改变，有效避免现有PGA结构在高频处出现的增益不平坦这一问题。
Description
技术领域
本发明属于模拟集成电路增益放大器技术领域，具体涉及一种基于跨导切换技术的宽频可编程增益放大器。
背景技术
如图1所示，在传统的PGA电路中，往往利用源极简并可编程电阻以达到可编程增益的效果，但是该方法在最小增益下，两个晶体管的源极端子处的杂散电容会引入有害的高频升压，导致增益平坦性变差，电路在整个增益设置上都存在明显的带宽和群延迟变化。此外，难以实现精细和线性的增益控制步骤。
如图2所示，该电路对上述电路的不足做出了改进，利用差分对形式的晶体管阵列和交叉耦合输出实现了可变增益放大器的功能，通过引入数字选通信号SEL实现一对差分对的开启，进而控制电路的有效跨导。该结构确实能避免图一所示电路中高频增益提升这一问题，但却存在以下两大主要问题：(1)由于接入的差分对组块数目较多，导致PGA的输入和输出端口的寄生电容过大，容性负载过大，难以实现输入的宽频匹配，传输带宽受限。(2)选通控制信号在电流支路上引入的开关NMOS管导致的另一个问题:在低压工艺下，开关管的阻值过大，电流在流经时会引入不期望的电压降，该非理想值会随着电路增益需求的提高(与电流值正比增加)而更加恶化。
如图3所示，该电路提出一种利用电感峰值和基于反相器的跨阻放大器(Inverter-based Transimpedance Amplifier，TIA)用于增加PGA的带宽。该电路的主要部分是一个差分放大器，该电路确实在一定程度上确实展宽了PGA的带宽，但是利用电感来进行带宽的展宽有两个很大的局限性：(1)增加了不必要的面积开销。(2)利用电感进行带宽展宽的程度有限且效果并不显著。
因此在较宽的频率范围下实现增益平坦化研究有重要意义。
发明内容
本发明的目的在于提供基于跨导切换技术的宽频可编程增益放大器，解决的问题是通过调节跨导的方式在满足系统线性度等要求下，实现接收机可变较宽的频率覆盖率。
本发明所采用的技术方案是：基于跨导切换技术的宽频可编程增益放大器，包括依次连接的输入匹配网络、高速开关选通逻辑、可变增益放大网络以及输出匹配网络，增益放大器的电路采用源极简并型结构；可变增益放大网络电路采用无电感式结构，通过调节跨导用以实现可变增益的效果；高速开关选通逻辑包括端口1、端口2、端口3和端口4。
本发明的特点还在于，
可变增益放大网络包括：负载电阻、多层输入晶体管对、源极简并网络、电流源逻辑以及另一对晶体管M3和M4；
负载电阻包括电阻R1与R2，电阻R1与R2并联，其公共端接工作电压VDD，R1与R2的另一端分别与另一对晶体管M3和M4的漏极相连接，晶体管M3与M4共栅极联接偏置电压VBIAS；晶体管M3与M4用于增加输出端口与多层输入晶体管对的隔离；
多层输入晶体管对包括多层输入晶体管对M1和M2，多层输入晶体管对M1和M2的漏极分别与另一对晶体管M3和M4的源极相连接，其源极分别与源极简并网络的一个端子相连接、而其栅极分别与高速开关选通逻辑的端口3和端口4相连接。
源极简并网络包括电阻Rs、电容C3及两个可变电容C1和C2，其中可变电容C1与C2的容值相等，两个可变电容C1和C2串联，其公共端接控制电压VC；电阻Rs、电容C3和上述串联结构进行并联，此时形成的两个公共点分别作为源极简并网络的输入输出端口。
电流源逻辑用于降低多层输入晶体管对M1、M2关态时的跨导；电流源逻辑采用的晶体管为大沟道长度的晶体管，电流源逻辑的结构也为多层结构，其层数与多层输入晶体管对的层数相同，每层包含两个电流源，电流源的接入与否受数控信号控制；电流源逻辑每层的两个电流源的正极共交流地，负极分别与源极简并网络的一个端子相连接。
输入匹配网络和输出匹配网络通过电阻、电感、寄生电容组成的T型匹配网络进行阻抗匹配。
输入匹配网络包括电阻R5和R6、可变电感L3和ESD。可变电感L3的两端分别连接R5和R6，其中R5和R6的阻值相等为50Ω；电阻R5和R6的另一端分别与差分信号Vin+与Vin-相连接，此时形成的两节点分别与两个ESD的一端相连接，并作为该网络的输出端口；
两个ESD用于补偿电感，同时可实现带宽的大幅度展宽，其另一端接交流地，此时输入匹配网络的两个端子分别与高速开关选通逻辑的端口1和端口2连接。
输出匹配网络用于实现差分输出匹配和容性寄生的抵消，包括可变电感L4、电阻R3和R4、晶体管M5和M6、ESD以及电流源。其特征在于：可变电感L4的两端分别与R3和R4相连接，用于输出匹配；电阻R3和R4的阻值相等为50Ω，R3与R4的另一端与晶体管M5、M6的漏极连接；晶体管M5与M6的栅极分别连接另一对晶体管M4、M3的漏极，作为该网络的输入信号；M5与M6的源极联接电流源，电流源的另一端接交流地。ESD包括两个ESD，用于补偿电感，两个ESD的一端分别与晶体管M5、M6的漏极相连接，并且该对节点作为输出匹配网络的输出端口，两个ESD的另一端连接交流地。
与现有技术相比，本发明具备以下优点和有益效果：
本发明结合源简并结构良好的线性度与交叉耦合宽频的增益平坦两者优点而提出一种宽频可编程增益放大器。电路采用输入级晶体管进行分块切换技术，跨导调节技术来改变电路增益。未在源极电容/电阻中MOS开关，降低了开关引入的非理想效应，提高了电路性能。同时，利用40nmCMOS晶体管高截止频率这一优势，在源极创造零点进行高频补偿和带宽展宽，使得核心电路在不引入片上电感的同时仍可以实现带宽的大幅度展宽，降低芯片面积，减少不必要的面积开销，来完成增益放大器的设计。
附图说明
图1是传统PGA的原理示意电路图；
图2是基于交叉耦合输出的PGA的原理示意电路图；
图3是基于电感峰值与TIA的PGA的原理示意电路图；
图4是本发明的电路概貌图；
图5是本发明的宽频可编程增益放大器的电路结构示意图；
图6是本发明的高速逻辑选通示意图；
图7是本发明的电流数控逻辑示意图；
图8是本发明不同增益状态下输入晶体管的接入状况；
图9是本发明不同受控状态下S21的输出结果。
具体实施方式
下面就结合附图和具体实施方式对本发明进行详细说明
本发明是基于跨导切换技术的宽频可编程增益放大器，如图4所示，包括输入匹配网络、高速开关选通逻辑、可变增益放大网络以及输出匹配网络，所述增益放大器的电路采用源极简并型结构；所述可变增益放大网络电路采用无电感式结构，通过调节跨导用以实现可变增益的效果；所述所述高速开关选通逻辑包括端口1、端口2、端口3和端口4。
整体结构包含四大模块。输入匹配网络、高速开关选通逻辑、可变增益放大网络以及输出匹配网络。
可变增益放大网络包括：负载电阻、多层输入晶体管对、源极简并网络、电流源逻辑以及另一对晶体管M3和M4；
负载电阻包括电阻R1与R2，电阻R1与R2并联，其公共端接工作电压VDD，R1与R2的另一端分别与另一对晶体管M3和M4的漏极相连接，晶体管M3与M4共栅极联接偏置电压VBIAS；晶体管M3与M4用于增加输出端口与多层输入晶体管对的隔离；
多层输入晶体管对包括多层输入晶体管对M1和M2，多层输入晶体管对M1和M2的漏极分别与另一对晶体管M3和M4的源极相连接，其源极分别与源极简并网络的一个端子相连接、而其栅极分别与高速开关选通逻辑的端口3和端口4相连接。
源极简并网络包括电阻Rs、电容C3及两个可变电容C1和C2，其中可变电容C1与C2的容值相等，两个可变电容C1和C2串联，其公共端接控制电压VC；电阻Rs、电容C3和上述串联结构进行并联，此时形成的两个公共点分别作为源极简并网络的输入输出端口。
电流源逻辑用于降低多层输入晶体管对M1、M2关态时的跨导；电流源逻辑采用的晶体管为大沟道长度的晶体管，电流源逻辑的结构也为多层结构，其层数与多层输入晶体管对的层数相同，每层包含两个电流源，电流源的接入与否受数控信号控制；电流源逻辑每层的两个电流源的正极共交流地，负极分别与源极简并网络的一个端子相连接。
输入匹配网络和输出匹配网络通过电阻、电感、寄生电容组成的T型匹配网络进行阻抗匹配。
输入匹配网络包括电阻R5和R6、可变电感L3和ESD。可变电感L3的两端分别连接R5和R6，其中R5和R6的阻值相等为50Ω；电阻R5和R6的另一端分别与差分信号Vin+与Vin-相连接，此时形成的两节点分别与两个ESD的一端相连接，并作为该网络的输出端口；
两个ESD用于补偿电感，同时可实现带宽的大幅度展宽，其另一端接交流地，此时输入匹配网络的两个端子分别与高速开关选通逻辑的端口1和端口2连接。
输出匹配网络用于实现差分输出匹配和容性寄生的抵消，包括可变电感L4、电阻R3和R4、晶体管M5和M6、ESD以及电流源。其特征在于：可变电感L4的两端分别与R3和R4相连接，用于输出匹配；电阻R3和R4的阻值相等为50Ω，R3与R4的另一端与晶体管M5、M6的漏极连接；晶体管M5与M6的栅极分别连接另一对晶体管M4、M3的漏极，作为该网络的输入信号；M5与M6的源极联接电流源，电流源的另一端接交流地。ESD包括两个ESD，用于补偿电感，两个ESD的一端分别与晶体管M5、M6的漏极相连接，并且该对节点作为输出匹配网络的输出端口，两个ESD的另一端连接交流地。
图5是本发明宽频可编程增益放大器的电路示意图。电路采用源极简并型结构，电阻Rs，电容C3和可变电容C1，C2(C1＝C2)组成简并网络，用于产生1个零点：
和倍数倍零点频率的极点:
电阻R5，L3和R6(R5＝R6＝50Ω)组成T型输入匹配网络，R5，R6用于实现输入匹配，L3用于抵消PAD，ESD和输入晶体管的容性寄生。数控信号Dig1和Dig2控制高速开关选通逻辑和电流源逻辑，晶体管M1，M2等构成输入匹配阵列，R1，R2为阻性负载。NMOS晶体管M5，M6和R3，R4，L4构成电流模逻辑(R3＝R4＝50Ω)，用于实现差分输出匹配和容性寄生的抵消。电感L3，L4用于输入、输出的匹配，同时最大化降低其对S21传输函数的影响。引入M3，M4是用于增加输出端口与输入晶体管M1，M2的隔离，在小尺寸MOS管中，漏极电位的改变将大幅度影响晶体管的性能。
图6是采用高速开关选通逻辑+输入晶体管阵列的模式示意图。S1，S2受数控Dig1控制，而S3，S4与S1，S2逻辑相反：若Dig1使得S1，S2导通，则端口1将与3相连，2与4相连通，该组MOS管将也处于正接，与第1组MOS管同向并联连接，gm提升；若S3，S4导通，则端口1将与4相连，2与3相连，此时该组MOS管与第1组反接，gm相减；最后一种模式受S5，S6控制(受Dig3控制)，当S5，S6导通时，所连接晶体管就处于关闭状态，其对应的源极电流也将关闭，此时该组晶体管在关闭状态下就不会贡献gm。
图7是电流数控逻辑示意图。电流源逻辑受S5及其逻辑反信号控制。当S1-S4工作时，S5的反导通，此时电流源晶体管接收偏置电路的电流，实现电流拷贝；但当部分输入晶体管关闭时，S5使得其对应的电流源的栅极接地，也关闭其电流源，这就避免在关闭晶体管时，无法降低增益。
由于输入晶体管受开关管控制，在设定数控时，晶体管M1，M2代表数控位不加入时的电路基础状态，M1′、M1”，和M2’、M2”分别代表接入输入负端与正端的gm单元。再通过栅端不同接入方式可以实现如图8所有a为晶体管正向连接(最大增益模式)、b为晶体管正向连接(信号放大)+部分反向连接(gm抵消)、c为晶体管大部分反向连接(最小增益模式)以及部分正接+剩余部分关闭模式。图9所示不同受控状态下S21的输出结果。
Claims (1)
1.基于跨导切换技术的宽频可编程增益放大器，其特征在于，包括依次连接的输入匹配网络、高速开关选通逻辑、可变增益放大网络以及输出匹配网络，所述增益放大器的电路采用源极简并型结构；所述可变增益放大网络电路采用无电感式结构，通过调节跨导用以实现可变增益的效果；所述高速开关选通逻辑包括端口1、端口2、端口3和端口4；
所述可变增益放大网络包括：负载电阻、多层输入晶体管对、源极简并网络、电流源逻辑以及另一对晶体管M3和M4；
所述负载电阻包括电阻R1与R2，所述电阻R1与R2并联，其公共端接工作电压VDD，R1与R2的另一端分别与所述另一对晶体管M3和M4的漏极相连接，晶体管M3与M4共栅极联接偏置电压VBIAS；晶体管M3与M4用于增加输出端口与多层输入晶体管对的隔离；
所述多层输入晶体管对包括多层输入晶体管对M1和M2，所述多层输入晶体管对M1和M2的漏极分别与所述另一对晶体管M3和M4的源极相连接，其源极分别与所述源极简并网络的一个端子相连接、而其栅极分别与所述高速开关选通逻辑的端口3和端口4相连接；
所述源极简并网络包括电阻Rs、电容C3及两个可变电容C1和C2，其中可变电容C1与C2的容值相等，两个所述可变电容C1和C2串联，其公共端接控制电压VC；所述电阻Rs、电容C3和上述串联结构进行并联，此时形成的两个公共点分别作为所述源极简并网络的输入输出端口；
所述电流源逻辑用于降低所述多层输入晶体管对M1、M2关态时的跨导；所述电流源逻辑采用的晶体管为大沟道长度的晶体管，所述电流源逻辑的结构也为多层结构，其层数与所述多层输入晶体管对的层数相同，每层包含两个电流源，电流源的接入与否受数控信号控制；所述电流源逻辑每层的两个电流源的正极共交流地，负极分别与所述源极简并网络的一个端子相连接；
所述输入匹配网络和输出匹配网络通过电阻、电感、寄生电容组成的T型匹配网络进行阻抗匹配；
所述输入匹配网络包括电阻R5和R6、可变电感L3和ESD；所述可变电感L3的两端分别连接R5和R6，其中R5和R6的阻值相等为50Ω；电阻R5和R6的另一端分别与差分信号Vin+与Vin-相连接，此时形成的两节点分别与两个ESD的一端相连接，并作为该网络的输出端口；
两个ESD用于补偿电感，同时可实现带宽的大幅度展宽，其另一端接交流地，此时输入匹配网络的两个端子分别与所述高速开关选通逻辑的端口1和端口2连接；
所述输出匹配网络用于实现差分输出匹配和容性寄生的抵消，包括可变电感L4、电阻R3和R4、晶体管M5和M6、ESD以及电流源；所述可变电感L4的两端分别与R3和R4相连接，用于输出匹配；所述电阻R3和R4的阻值相等为50Ω，R3与R4的另一端与所述晶体管M5、M6的漏极连接；晶体管M5与M6的栅极分别连接所述另一对晶体管M4、M3的漏极，作为该网络的输入信号；M5与M6的源极联接电流源，所述电流源的另一端接交流地；所述ESD包括两个ESD，用于补偿电感，两个ESD的一端分别与所述晶体管M5、M6的漏极相连接，并且Vout+与Vout-该对节点作为所述输出匹配网络的输出端口，两个ESD的另一端连接交流地。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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