CN112868099A - 具有用于不同电容密度电容器的侧壁间隔件的局部硅氧化 - Google Patents

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Abstract

一种集成电路IC(100)包含第一电容器(150a)、第二电容器(150b)及与所述电容器一起配置用于在衬底(102)上的半导体表面层(106)中实现至少一个电路功能的功能电路(180)。所述电容器包含在局部硅氧化LOCOS氧化物(110a、110b)上的顶板(112)，其中用于所述第二电容器的所述LOCOS氧化物的厚度比用于所述第一电容器的所述LOCOS氧化物的厚度厚。针对所述第一及第二电容器存在用于所述顶板的接触件(122a)及用于底板的接触件(122b)。

Description

具有用于不同电容密度电容器的侧壁间隔件的局部硅氧化
技术领域
本描述涉及具有LOCOS电容器的集成电路。
背景技术
局部硅氧化(LOCOS)是一种半导体制造工艺，其使用图案化氧扩散屏障层，通常是非意在氧化的区域上的氮化硅层，其中在给定厚度的氧扩散屏障层中的蚀刻孔隙中形成热生长的二氧化硅层，其中沿着氧扩散屏障层的边缘形成较薄的锥形氧化硅区。Si-氧化硅界面形成在比硅表面的其余部分更低的点处。一些电容器利用LOCOS氧化物作为其电介质。虽然由LOCOS氧化物所包围的活性区域宽度可改变，但LOCOS像其它氧化物生长过程一样，提供遍及裸片及遍及晶片的单一给定氧化物厚度。
发明内容
提供此发明内容是为了以简化形式介绍所描述概念的简要选择，这些概念将在下面的具体实施方式(包含所提供的附图)中进一步描述。此发明内容并不希望限制所要求的标的物的范围。
所公开的方面包含在包含第一电容器及第二电容器的衬底上的半导体表面层中形成的集成电路(IC)。所述第一及第二电容器包含在LOCOS氧化物上的顶板，且用于所述第二电容器的所述LOCOS氧化物的厚度比用于所述第一电容器的所述LOCOS氧化物的厚度厚。针对所述第一及第二电容器，存在用于所述顶板的接触件及用于底板的接触件。
附图说明
现在将参考附图，所述附图不一定按比例绘制，其中：
图1是根据实例的实例IC的横截面描绘，所述实例IC包含具有不同LOCOS氧化物厚度以提供不同电容密度的第一及第二LOCOS电容器。
图2A到2F是展示根据实例的形成IC的实例方法的处理进展的横截面图，所述IC包含具有不同电容密度的第一及第二平面LOCOS电容器。
图3A到3G是展示根据实例的形成IC的实例方法的处理进展的横截面图，所述IC包含具有不同电容密度的第一及第二沟槽LOCOS电容器。
图4A到4F是展示根据实例的形成IC的另一实例方法的处理进展的横截面图，所述IC具有具有不同电容密度的第一平面LOCOS电容器及第二沟槽LOCOS电容器。
具体实施方式
参考附图描述实例，其中使用相似参考数字来表示相似或等效的元件。所说明的行为或事件的顺序不应被视为限制性的，因为一些行为或事件可能以不同的顺序发生及/或与其它行为或事件同时发生。此外，可能不需要一些所说明的行为或事件来实施根据此描述的方法。
此外，如本文中使用的术语“耦合到”或“与…耦合”(及其类似者)在无进一步限定的情况下旨在描述间接或直接电连接。因此，如果第一装置“耦合”到第二装置，那么所述连接可为通过路径中仅存在寄生现象的直接电连接，或通过经由包含其它装置及连接的中介项目的间接电连接。针对间接耦合，中间项目通常不修改信号的信息，但可调整其电流电平、电压电平及/或功率电平。
所公开的方面认识到，期望能够使用单个掩模电平及单个图案化步骤形成不同电容密度(电容/单位面积)电容器。针对集成到双极互补金属氧化物半导体(BiCMOS)工艺中的一些功率晶体管，这提出一个成本及/或复杂性问题，因为在同一技术中需要多个不同电容密度电容器共存，包含在一些情况下在同一IC产品上。还认识到，一些LOCOS方法与其它氧化工艺一样，具有仅提供单一氧化物厚度的缺点。此描述描述一种LOCOS氧化工艺流程，所述流程利用侧壁间隔件来产生两种或更多种不同的LOCOS氧化物厚度。
在半导体表面层上的较宽氧扩散屏障(ODB)层开口中形成侧壁间隔件，而非在半导体表面上的较窄宽度ODB层开口中形成侧壁间隔件使得能够从单个掩模电平及图案化步骤产生至少两个不同LOCOS氧化物厚度。与较薄LOCOS氧化物相比，用于平面LOCOS电容器的较厚LOCOS氧化物将在LOCOS氧化物的最厚中心区域及在LOCOS氧化物的边缘处的较薄鸟喙(bird’s beak)区域中更厚。在较宽的第一ODB层开口中形成而非在较窄的第一ODB层开口中形成的侧壁间隔件(例如，包括氮化硅)产生两个(或更更多)不同LOCOS层厚度，其因此取决于第一ODB层开口的宽度。较宽的第一ODB层开口(本文中称为第二个第一ODB层开口)的宽度通常比较窄的第一ODB层开口的宽度(本文中称为第一个第一ODB层开口)的宽度宽至少0.05μm。
图1是实例IC 100的横截面描绘，所述实例IC 100包含具有不同LOCOS氧化物厚度以提供不同电容密度的第一沟槽电容器150a及第二沟槽电容器150b。与用于第一沟槽电容器150a的LOCOS氧化物110a的宽度及厚度相比，可见第二沟槽电容器150b明显较宽，且具有明显更厚的LOCOS氧化物110b厚度。沟槽电容器150a、150b各自具有顶板112。IC 100还包含被展示为块的功能电路180，所述块包括形成在衬底102的半导体表面层106中或衬底102上的电路元件(包含晶体管，且通常包含二极管、电阻器、电容器等)，所述衬底102与沟槽电容器150a及150b一起配置用于实现至少一个电路功能，例如模拟(例如，放大器、功率转换器或功率场效应晶体管(FET))、RF、数字或存储器功能。
尽管未展示场氧化物，但IC 100通常包含场氧化物，所述场氧化物可包括浅沟槽隔离(STI)结构或场氧化物也可具有LOCOS氧化物结构。金属前电介质(PMD)层被展示为159，且在其下方具有垫氧化物层158。顶侧接触件被展示为穿过PMD层159及垫氧化物层158形成，包含到顶板112的接触件122a及到半导体表面层106的部分的接触件122b，所述部分提供其上具有金属接触件123a及123b(被展示为金属1(M1)接触件)的底板。所展示的顶侧接触件还包含到其上具有M1接触件123c的功能电路180的接触件122c。尽管沟槽电容器150a被展示为具有两个沟槽，且沟槽电容器150b具有一个沟槽，但沟槽电容器通常可具有任意数量的沟槽。
图2A到2G是展示形成IC的实例方法的处理进展的横截面图，所述IC包含具有不同LOCOS氧化物厚度以提供不同电容密度的第一平面电容器180a及第二平面电容器180b。参考图2A，展示在衬底102的半导体表面层106上的垫氧化物层158层上的第一ODB层160中形成相对较窄的第一个第一ODB层开口164a及相对较宽的第二个第一ODB层开口164b之后的过程中IC。ODB层开口164a、164b通常使用光致抗蚀剂图案作为蚀刻掩模，且接着在第一ODB层160中蚀刻包含第一宽度及至少第二宽度的孔隙而形成。
衬底102可通过以下方式形成：从p型硅晶片开始，其上可能具有至少一个外延层，并通过以1×1015cm-2到1×1016cm-2的剂量植入n型掺杂剂(例如锑或砷)来形成n型埋层。热驱动工艺加热晶片以活化并扩散植入的n型掺杂剂。通过使用原位p型掺杂的外延过程，可在晶片上形成用于半导体表面层106的p型层。外延形成的材料可为例如4微米到6微米厚。尽管未展示，但可存在与原始硅晶片与用于半导体表面层106的外延生长材料之间的边界重叠的n型埋层。p型层的平均体电阻率例如可为1欧姆-cm到10欧姆-cm。在p型半导体表面层106的情况下，还可通过以例如2兆电子伏(MeV)到3MeV的能量植入硼来形成任选的p型埋层。
垫氧化物层158可为例如20到250A厚、100A厚，且可通过热氧化或通过数种化学气相沉积(CVD)工艺中的任何一种形成。第一ODB层160可包含例如氮化硅，例如由使用二氯硅烷及氨的低压化学气相沉积(LPCVD)工艺形成。或者，用于第一ODB层160的氮化硅可通过双(叔丁基氨基)硅烷(BTBAS)的分解形成。用以形成第一ODB层160的其它工艺是可能的。
蚀刻掩模可包含由光刻工艺形成的光致抗蚀剂，且还可包含硬掩膜材料，例如非晶碳，且可包含例如有机底部抗反射涂层(BARC)的抗反射层。半导体表面层106的顶表面的暴露区域由用于第二平面电容器180b的第二个第一ODB层开口164b界定，具有比用于第一平面电容器180a的第一个第一ODB层开口164a的宽度宽的尺寸。第二个第一ODB层开口164b足够宽，使得在如下相对于图2C所描述般蚀刻第二ODB层181之后，蚀刻区域的中心部分变得被清除，从而导致侧壁间隔件的形成，而用于第一平面电容器180a的第一个第一ODB层开口164a具有足够窄的宽度，使得在蚀刻第二ODB层181之后，整个第一个第一ODB层开口164a保持被第二ODB层181覆盖。在由蚀刻掩模暴露的区域中的第一ODB层160可通过湿蚀刻(例如磷酸水溶液)移除，所述湿蚀刻底切蚀刻掩模。也可在由蚀刻掩膜暴露的区域中移除垫氧化物158的一部分。
现在参考图2B，此图展示在生长第一LOCOS氧化物层210之后的结果，其中实例厚度在200到1,000A之间。展示在第一ODB层160下方的边缘处具有较薄的LOCOS氧化物的特征性LOCOS氧化鸟喙。
用于生长第一LOCOS氧化物层210的实例炉热氧化工艺可包含使用2％到10％氧气的环境，在45分钟到90分钟的时间段内将炉温度升高到约1000℃，将炉温度维持在约1000℃达10分钟到20分钟的时间段，同时将环境中的氧气增加到80％到95％氧气，将炉温度维持在约1000℃达60分钟到120分钟的时间段，同时将环境中的氧气维持在80％到95％氧气，并向环境添加氯化氢气体，将炉温度维持在约1000℃达30分钟到90分钟的时间段，同时在没有氯化氢的情况下，将环境中的氧气维持在80％到95％氧气，并在氮气环境中降低炉温度。
图2C展示在沉积第二ODB层181接着在第二ODB层181上沉积用作牺牲侧壁层的牺牲侧壁膜182，接着对牺牲侧壁膜182进行无掩模蚀刻以在第二个第一ODB层开口164b中因其足够宽而形成间隔件182a之后的结果。第二ODB层181在第二个第一ODB层开口164b中被移除，因为它不受牺牲侧壁膜182的保护。侧壁间隔件未展示在第一个第一ODB层开口164a中，因为其比第二个第一ODB层开口164b窄，使得第一个第一ODB层开口164a再次被展示为第一个第一ODB层开口164a中的第二ODB层181上的牺牲侧壁膜182。
图2D展示在剥离牺牲侧壁膜182及间隔件182a之后的结果，其显露第二个第一ODB层开口164b中的间隔件181a。图2E展示在生长第二LOCOS氧化物层，从而产生额外LOCOS部分之后的结果，所述额外LOCOS部分被展示为具有第一LOCOS氧化物层210上方及下方的部分的LOCOS 2，其通常是在第二平面电容器180b的较宽的第二个第一ODB层开口164b的中心处的500到1,500A的LOCOS 2，由于在整个开口上存在第二ODB层181，因此未展示在作为较窄开口的第一个第一ODB层开口164a中生长LOCOS 2。
因此，针对较窄的第一个第一ODB层开口164a，第二ODB层181的侧壁保持合并，使得仅第一LOCOS氧化工艺能够氧化暴露的硅表面。此较薄的LOCOS氧化物用于形成第一平面电容器180a的所有氧化物。针对较宽的第二个第一ODB层开口164b，侧壁是不同的(如展示为图2D中的间隔件181a)，使得第二LOCOS氧化可通过在第二个第一ODB层开口164b中添加LOCOS 2来使LOCOS层变厚。与第一LOCOS氧化物层210一样，LOCOS 2氧化物将在间隔件181a下方逐渐变细，其相当于鸟喙区域。
这完成氧化物厚度，使得用于第二平面电容器180b的LOCOS氧化物更厚，因为与仅包含第一LOCOS氧化物层210的第一平面电容器180a的LOCOS氧化物相比，它包含来自第一LOCOS氧化物层210及LOCOS 2氧化物两者的LOCOS氧化物。图2F展示在移除第一ODB层160及第二ODB层181，且接着沉积顶板层，并图案化这个顶板层以形成顶板112(例如在用于第一及第二平面电容器180a、180b的LOCOS氧化物上包括多晶硅的顶板)之后的结果。间隔件191被展示在顶板112的侧壁上。
图3A到3G是展示形成IC的实例方法的处理进展的横截面图，所述IC包含具有不同LOCOS氧化物厚度以提供不同电容密度的第一沟槽电容器350a及第二沟槽电容器350b。图3A展示在位于衬底102上的半导体表面层106上的垫氧化物层158层上的第一ODB层160中形成第一个第一ODB层开口164a(被展示为相对较窄)及第二个第一ODB层开口164b(被展示为相对较宽)之后的结果。ODB层开口通常通过使用光致抗蚀剂图案化蚀刻掩模，且接着蚀刻第一ODB层160以形成用于沟槽电容器350a的第一个第一ODB层开口164a及用于沟槽电容器350b的第二个第一ODB层开口164b而形成。图3B展示在用以在第一个及第二个第一ODB层开口164a、164b中移除垫氧化物158的氧化物蚀刻之后对半导体表面层106的顶表面进行硅蚀刻之后的结果。实例硅蚀刻深度为100A到6000A。
图3C展示在生长第一LOCOS氧化物层210之后的结果，其中实例厚度在200A与1,000A之间。展示特征性LOCOS氧化鸟喙。图3D展示在沉积第二ODB层181，接着在第二ODB层181上沉积用作牺牲侧壁层的牺牲侧壁膜182，接着无掩模蚀刻牺牲侧壁膜182以在相对较宽的第二个第一ODB层开口164b中形成间隔件182a，但未在相对较窄的整个第一个第一ODB层开口164a上形成被展示为牺牲侧壁膜182的侧壁间隔件，且接着移除未被牺牲侧壁膜182保护的第二ODB层181之后的结果。图3E展示在移除包含间隔件182a的牺牲侧壁膜182之后的结果。
图3F展示在用于沟槽电容器350b的第二个第一ODB层开口164b中生长第二LOCOS氧化物层，从而产生额外LOCOS部分之后的结果，所述额外LOCOS部分被展示为第一LOCOS氧化物层210上方及下方的LOCOS 2，其通常为较宽的第二个第一ODB层开口164b的中心处的500到1,500A的LOCOS。由于在整个开口上存在第二ODB层181，因此未展示在较窄的第一ODB层开口164a中生长LOCOS 2。
因此，针对较窄的第一个第一ODB层开口164a，第二ODB层181的侧壁保持合并，且仅第一LOCOS氧化工艺能够氧化暴露的硅。此较薄的氧化物用于形成用于沟槽电容器350a的LOCOS氧化物。针对较宽的第二个第一ODB层开口164b，侧壁是不同的(如图3D中的间隔件182a所展示)，使得第二LOCOS氧化添加LOCOS 2，其使得用于沟槽电容器350b的第二个第一ODB层开口164b的中间的LOCOS层变厚。LOCOS氧化物将在间隔件182a下方逐渐变细，这相当于由间隔件厚度控制的鸟喙区域。此较厚的LOCOS氧化物用于形成沟槽电容器350b。
这完成氧化物厚度，使得与用于沟槽电容器350a的LOCOS氧化物相比，用于沟槽电容器350b的LOCOS氧化物更厚。图3G展示在移除第一ODB层160及第二ODB层181，且接着形成图案化顶板112之后的结果，所述图案化顶板112可包括用于沟槽电容器350a及350b的LOCOS氧化物上的多晶硅。
图4A到4F是根据一个实例的展示形成IC的另一实例方法的处理进展的横截面图，所述IC包含具有不同LOCOS厚度的被展示为450a的第一平面电容器及被展示为450b的第二沟槽电容器。图4A展示在位于具有半导体表面层106的衬底102上的垫氧化物层158层上的第一ODB层160中形成用于第一沟槽电容器的相对较窄的第一个第一ODB层开口164a及用于第二沟槽电容器164b的相对较宽的第二个第一ODB层开口164b之后的结果。此工艺通常包括使用光致抗蚀剂图案化蚀刻掩模，且接着蚀刻第一ODB层160以形成第一及第二个第一ODB层开口164a、164b。
图4B展示在生长第一LOCOS氧化物层210之后的结果，其中实例厚度在200与1,000A之间。展示特征性LOCOS氧化鸟喙。图4C展示在沉积第二ODB层181，接着在第二ODB层181上沉积用作牺牲侧壁层的牺牲侧壁膜182，接着无掩模蚀刻牺牲侧壁膜182及第二ODB层181之后的结果。在与第二沟槽电容器450b相关联的第二个第一ODB层开口164b中，因为其相对较宽，牺牲侧壁膜182的蚀刻形成如所展示的间隔件182a，这使得无掩模蚀刻能够从第二个第一ODB层开口164b中的边缘蚀刻掉第二ODB层181以形成间隔件181a，因为第二ODB层181在那未受牺牲侧壁膜182的保护。侧壁间隔件未被展示在与第一沟槽电容器450a相关联的第一个第一ODB层开口164a中，因为其较窄，因此在无掩模蚀刻之后，在第一个第一ODB层开口164a的整个区域上的第二ODB层181上存在牺牲侧壁膜182。
图4D展示在剥离用于第一沟槽电容器450a的第一个第一ODB层开口164a中的牺牲侧壁膜182及用于第二沟槽电容器450b的第二个第一ODB层开口164b中的间隔件182a，且接着在第二个第一ODB层开口164b中的暴露半导体表面层106中进行硅蚀刻之后的结果，其中第二ODB层181在用于第一沟槽电容器450a的整个第一个第一ODB层开口164a上延伸防止半导体表面层106的任何蚀刻。用于第二沟槽电容器450b的硅蚀刻深度可为100A到30μm，其中实例硅蚀刻深度在500A到2μm之间。
图4E展示在生长第二LOCOS氧化物层从而产生LOCOS部分之后的结果，所述LOCOS部分被展示为第一LOCOS氧化物层210上方及下方的LOCOS 2，其通常为用于第二沟槽电容器450b的较宽的第二个第一ODB层开口164b的中心处的500到1,500A的LOCOS氧化物，其中由于在整个开口上存在第二ODB层181，因此未展示在用于第一沟槽电容器450a的较窄的第一个第一ODB层开口164a中生长LOCOS 2。
因此，针对用于第一沟槽电容器450a的较窄的第一个第一ODB层开口164a，第二ODB层181的侧壁保持合并，且仅第一LOCOS氧化工艺能够氧化暴露的硅。此较薄氧化物用于形成用于第一沟槽电容器450a的氧化物。针对用于第二沟槽电容器450b的较宽的第二个第一ODB层开口164b，侧壁是不同的，因此第二LOCOS氧化可在第二个第一ODB层开口164b的中间生长。氧化物将在间隔件182a下方逐渐变细，这相当于由间隔件厚度控制的鸟喙区域。此较厚的氧化物用于形成沟槽电容器450b。图4E展示在移除包含间隔件182a的牺牲侧壁膜182之后的结果。图4F展示在移除第一ODB层160及第二ODB层181及间隔件181a，且接着形成可包括用于沟槽电容器450a、450b的LOCOS氧化物上的多晶硅的图案化顶板112之后的结果。
下面描述用以完成电容器的形成(包括形成顶板及接触件)的前道工艺(FEOL)MOS处理。在LOCOS氧化物110a、110b层上形成如展示为图1中的112的顶板材料的图案化层。顶板112可包含例如多晶硅(polycrystalline silicon)(本文中称为多晶硅(polysilicon))，其可能掺杂有n型掺杂剂。作为顶板112的层的多晶硅可为例如300纳米到800纳米厚。
所公开的方面可用于形成半导体裸片，所述半导体裸片可集成到各种组装流程中以形成各种不同的装置及相关产品。半导体裸片可包含其中的各种元件及/或其上的层，包含屏障层、电介质层、装置结构、主动元件及被动元件，包含源极区、漏极区、位线、基极、射极、集电极、导电线、导电通孔等。此外，半导体裸片可由多种工艺形成，包含双极、绝缘栅双极晶体管(IGBT)、CMOS、BiCMOS及MEMS。
本描述所涉及领域的技术人员将理解，在所要求的发明的范围内，许多其它方面是可能的，且在不脱离本描述的范围的情况下，可对所描述的方面进行进一步的添加、删除、替换及修改。

Claims (18)

1.一种制造集成电路IC的方法，其包括：
在衬底上的半导体表面层上的垫氧化物层上沉积第一氧扩散屏障ODB层；
图案化且接着蚀刻所述第一ODB层以形成第一个第一ODB层开口及至少第二个第一ODB层开口，其中所述第二个第一ODB层开口的宽度大于所述第一个第一ODB层开口的宽度；
在所述第一个第一ODB层开口及在所述第二个第一ODB层开口中生长第一局部硅氧化LOCOS层；
沉积第二ODB层，且接着在所述第二ODB层上沉积牺牲侧壁膜；
蚀刻所述牺牲侧壁膜以在所述第二个第一ODB层开口中而非在保持被所述牺牲侧壁膜阻挡的所述第一个第一ODB层开口中形成间隔件，并移除未被所述牺牲侧壁膜保护的所述第二ODB层；
剥离所述牺牲侧壁膜；
在所述第二个第一ODB层开口而非在所述第一个第一ODB层开口中生长第二LOCOS层；
移除所述第一及所述第二ODB层，及
在所述第一开口上形成顶板以完成第一电容器，并在所述第二开口上形成顶板以完成第二电容器。
2.根据权利要求1所述的方法，其中所述第一电容器及所述第二电容器两者包括平面电容器。
3.根据权利要求1所述的方法，其进一步包括在所述图案化且接着蚀刻所述第一ODB层之后且在所述生长所述第一LOCOS层之前，在所述第一开口及在所述第二开口中将所述半导体表面层蚀刻到预定深度，其中所述第一电容器及所述第二电容器两者包括沟槽电容器。
4.根据权利要求1所述的方法，其进一步包括在所述剥离所述牺牲侧壁膜之后且在所述生长所述第二LOCOS层之前，将所述第二开口中的所述半导体表面层蚀刻到预定深度，其中所述第一电容器是平面电容器且所述第二电容器是沟槽电容器。
5.根据权利要求1所述的方法，其中所述第一LOCOS层的厚度为200到1000A。
6.根据权利要求1所述的方法，其中所述第一ODB层及所述第二ODB层两者包括氮化硅。
7.根据权利要求1所述的方法，其中所述第二个第一ODB层开口的所述宽度比所述第一个第一ODB层开口的所述宽度大至少0.05μm。
8.根据权利要求1所述的方法，其中所述第一ODB层包括氮化硅且为300到2000A厚。
9.根据权利要求1所述的方法，其中所述顶板包括多晶硅。
10.一种集成电路IC，其包括：
第一电容器、第二电容器及与所述电容器一起配置用于在衬底上的半导体表面层中实现至少一个电路功能的功能电路；
所述电容器包括：
在局部硅氧化LOCOS氧化物层上的顶板，其中用于所述第二电容器的所述LOCOS氧化物层的厚度比用于所述第一电容器的所述LOCOS氧化物层的厚度厚，及
针对所述第一及第二电容器用于所述顶板的接触件及用于底板的接触件。
11.根据权利要求10所述的IC，其中用于所述第二电容器的所述LOCOS氧化物层的所述厚度比用于所述第一电容器的所述LOCOS氧化物层的所述厚度厚至少500A。
12.根据权利要求10所述的IC，其中所述第一电容器及所述第二电容器两者包括平面电容器。
13.根据权利要求10所述的IC，其中所述第一电容器及所述第二电容器两者包括沟槽电容器。
14.根据权利要求13所述的IC，其中与所述第一电容器相比，所述半导体表面层针对所述第二电容器凹陷。
15.根据权利要求10所述的IC，其中用于所述第二电容器的所述LOCOS氧化物层的开口的宽度比用于所述第一电容器的所述LOCOS氧化物层的开口的宽度大至少0.05μm。
16.根据权利要求10所述的IC，其中所述顶板包括多晶硅。
17.根据权利要求10所述的IC，其中所述半导体表面层包括外延层。
18.根据权利要求10所述的IC，其中针对所述第一及所述第二电容器用于所述顶板及所述底板的所述接触件都为顶侧接触件。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4334236A (en) * 1978-08-30 1982-06-08 Siemens Aktiengesellschaft One-transistor dynamic ram with poly bit lines
GB9119888D0 (en) * 1990-11-27 1991-10-30 Silicon Systems Inc Method of forming silicon nitride capacitors
US20020066916A1 (en) * 2000-12-05 2002-06-06 Hsu Louis L. Forming electronic structures having dual dielectric thicknesses and the structure so formed
US20030020110A1 (en) * 2001-07-24 2003-01-30 Helmut Tews Method of preparing buried locos collar in trench drams

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895257A (en) 1996-08-01 1999-04-20 Taiwan Semiconductor Manfacturing Company, Ltd. LOCOS field oxide and field oxide process using silicon nitride spacers
US6538274B2 (en) 2000-12-20 2003-03-25 Micron Technology, Inc. Reduction of damage in semiconductor container capacitors
US9093538B2 (en) 2011-04-08 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9887288B2 (en) 2015-12-02 2018-02-06 Texas Instruments Incorporated LDMOS device with body diffusion self-aligned to gate
US9583612B1 (en) 2016-01-21 2017-02-28 Texas Instruments Incorporated Drift region implant self-aligned to field relief oxide with sidewall dielectric
WO2017137864A1 (en) 2016-02-12 2017-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP3621119A1 (en) * 2018-09-04 2020-03-11 Murata Manufacturing Co., Ltd. Method for forming an electronic product comprising two capacitors having different dielectric thicknesses, and corresponding electronic product

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4334236A (en) * 1978-08-30 1982-06-08 Siemens Aktiengesellschaft One-transistor dynamic ram with poly bit lines
GB9119888D0 (en) * 1990-11-27 1991-10-30 Silicon Systems Inc Method of forming silicon nitride capacitors
US20020066916A1 (en) * 2000-12-05 2002-06-06 Hsu Louis L. Forming electronic structures having dual dielectric thicknesses and the structure so formed
US20030020110A1 (en) * 2001-07-24 2003-01-30 Helmut Tews Method of preparing buried locos collar in trench drams

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