CN112864016A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 87
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000002955 isolation Methods 0.000 claims abstract description 149
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 239000003989 dielectric material Substances 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 230000003667 anti-reflective effect Effects 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 claims 1
- 239000007769 metal material Substances 0.000 abstract description 4
- 238000001312 dry etching Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 239000007789 gas Substances 0.000 description 7
- 238000005137 deposition process Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
一种半导体结构及其形成方法，提供衬底，衬底上具有鳍部，鳍部沿第一方向延伸，鳍部上包括多个第一区和至少一个第二区，第二区位于相邻的两个第一区之间；在衬底上形成第一隔离层，第一隔离层覆盖鳍部部分侧壁，第一隔离层表面低于鳍部顶部表面；在各第一区上分别形成横跨鳍部的第一栅极结构、以及位于第一栅极结构两侧鳍部中的源漏掺杂区，第一栅极结构覆盖鳍部部分侧壁与顶部表面；在第二区内形成第二隔离层，第二隔离层沿第二方向贯穿鳍部；在第二隔离层上形成第二栅极结构。通过在第二隔离层上形成第二栅极结构，利用第二栅极结构中的金属材料具有较好的导热性能，能够将半导体结构产生的热能及时有效的导出，有效提升半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。
鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)的栅极成类似鱼鳍的叉状3D架构。FinFET的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的两侧控制电路的接通与断开。这种设计能够增加栅极对沟道区的控制，从而能够很好地抑制晶体管的短沟道效应。然而，鳍式场效应晶体管仍然存在短沟道效应。
此外，为了进一步减小短沟道效应对半导体器件的影响，降低沟道漏电流。半导体技术领域引入了应变硅技术，应变硅技术的方法包括：在栅极结构两侧的鳍部中形成凹槽；通过外延生长工艺在所述凹槽中形成源漏掺杂区。
为了防止不同晶体管的源漏掺杂区相互连接，需要在鳍部中形成隔离层，同时为了减小隔离层的面积，提高所形成半导体结构的集成度。现有技术引入了SDB(SingleDiffusion Break)技术。
然而，现有方法形成的半导体结构性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效的提升最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构形成的方法，包括：提供衬底，所述衬底上具有鳍部，所述鳍部沿第一方向延伸，所述鳍部包括多个第一区和至少一个第二区，所述第二区位于相邻的两个所述第一区之间，所述第一区与所述第二区沿所述第一方向排布；在所述衬底上形成第一隔离层，所述第一隔离层覆盖所述鳍部部分侧壁，所述第一隔离层表面低于所述鳍部顶部表面；在各所述第一区上分别形成横跨所述鳍部的第一栅极结构、以及位于所述第一栅极结构两侧鳍部中的源漏掺杂区，所述第一栅极结构覆盖所述鳍部部分侧壁与顶部表面；在所述第二区内形成第二隔离层，所述第二隔离层沿第二方向贯穿所述鳍部，所述第二方向与所述第一方向相垂直；在所述第二隔离层上形成第二栅极结构。
可选的，在形成所述第一栅极结构与所述第二隔离层之前，还包括：在各所述第一区上分别形成第一伪栅结构；在所述第二区上形成第二伪栅结构。
可选的，在形成所述第一伪栅结构与所述第二伪栅结构之后，且在形成所述第二隔离层之前，形成所述源漏掺杂区。
可选的，所述源漏掺杂区形成工艺包括外延生长工艺。
可选的，在形成所述源漏掺杂区之后，还包括：在所述第一隔离层上形成介质层，所述介质层覆盖所述第一伪栅结构与所述第二伪栅结构。
可选的，所述第一伪栅结构的形成方法包括：在所述第一隔离层上形成第一栅介质层；在所述第一栅介质层上形成第一伪栅层；在所述第一伪栅层的侧壁形成第一侧墙。
可选的，所述第二伪栅结构的形成方法包括：在所述第一隔离层上形成第二栅介质层；在所述第二栅介质层上形成第二伪栅层；在所述第二伪栅层的侧壁形成第二侧墙。
可选的，所述第二隔离层的形成方法包括：去除所述第二伪栅层，形成第二伪栅开口；刻蚀所述第二伪栅开口暴露出的所述鳍部，形成隔离沟槽；填充所述隔离沟槽，形成第二隔离层。
可选的，填充所述隔离沟槽，形成第二隔离层的方法包括：在所述介质层上形成停止层，所述停止层内具有暴露出所述第二伪栅层的停止层开口；在所述隔离沟槽、所述第二伪栅开口以及所述停止层开口内形成初始第二隔离层；平坦化所述初始第二隔离层，直至暴露出所述停止层的顶部表面为止；在平坦化所述初始第二隔离层之后，去除部分所述初始第二隔离层，形成所述第二隔离层；在形成所述第二隔离层之后，去除所述停止层。
可选的，在去除所述停止层之前，还包括：在所述第二隔离层上形成抗反射层，所述抗反射层填充满所述第二伪栅开口与所述停止层开口；在去除所述停止层之后，去除所述抗反射层。
可选的，所述第一栅极结构的形成方法包括：去除所述第一伪栅层，形成第一伪栅开口；在所述第一伪栅开口内形成第一栅极层，所述第一栅极层位于所述第一栅介质层上。
可选的，所述第一伪栅层在形成所述第二隔离层之后去除。
可选的，所述第二栅极结构的形成方法包括：在所述第二伪栅开口内形成第二栅极层，所述第二栅极层位于所述第二隔离层上。
可选的，所述第一栅极结构与所述第二栅极结构同时形成。
可选的，所述介质层的材料包括二氧化硅、低k介质材料或超低k介质材料。
可选的，所述停止层的材料与所述介质层的材料不同，所述停止层的材料包括氮化硅。
可选的，所述第二栅极层的材料包括铜、铝或钨。
可选的，所述第二隔离层的材料包括为氮化硅或氮氧化硅。
相应的，本发明还提供了一种由上述方法所形成的半导体结构，包括：衬底，所述衬底上具有鳍部，所述鳍部沿第一方向延伸，所述鳍部上包括多个第一区和至少一个第一区，所述第二区位于相邻两个所述第一区之间，所述第一区与所述第二区沿所述第一方向排布；位于所述衬底上的第一隔离层，所述第一隔离层覆盖所述鳍部部分侧壁，所述第一隔离层表面低于所述鳍部顶部表面；位于各所述第一区上的第一栅极结构、以及位于所述第一栅极结构两侧鳍部中的源漏掺杂区，所述第一栅极结构覆盖所述鳍部部分侧壁与顶部表面；位于所述第二区内的第二隔离层，所述第二隔离层沿第二方向贯穿所述鳍部，所述第二方向与所述第一方向相垂直；位于所述第二隔离层上的第二栅极结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，通过在所述第一栅极结构与所述第二栅极结构之间形成第二隔离层，所述第二隔离层用于防止相邻的所述第一区的源漏掺杂区之间相互连接，起到隔离效果。另外在所述第二隔离层上形成第二栅极结构，利用所述第二栅极结构中的金属材料具有较好的导热性能，能够将半导体结构产生的热能及时有效的导出，有效提升所述半导体结构的性能。
进一步，在本发明的技术方案中，所述第二栅极层的材料包括铜、铝或钨，所述铜、铝或钨具有良好的导热性能，能够有效的提高所述鳍部的散热能力。
进一步，在形成所述第一伪栅结构与所述第二伪栅结构之后，且在形成所述第二隔离层之前，形成所述源漏掺杂区。通过在形成所述第一伪栅结构与所述第二伪栅结构之后形成所述源漏掺杂区，能够很好的控制所述源漏掺杂区形成的位置与体积。通过在形成所述第二隔离层之前形成所述源漏掺杂区，能够使形成所述源漏掺杂区的籽层很好的与所述鳍部的材料结合，进而使后续生长出的源漏掺杂区具有较好的形貌。若所述源漏掺杂区在形成所述第二隔离层之后形成，形成所述源漏掺杂区的籽层有部分会与所述第二隔离层接触，然而所述籽层与所述第二隔离层的材料结合性较差，在后续生长出的所述源漏掺杂区会有缺口，影响最终所述源漏掺杂区的形貌。
进一步，所述第一栅极结构与所述第二栅极结构同时形成，通过全局工艺同时形成所述第一栅极结构与所述第二栅极结构，能够有效提升生产效率。
附图说明
图1至图3是一种半导体结构的结构示意图；
图4至图14是本发明半导体结构形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有方法形成的半导体结构性能较差。以下将结合附图进行具体说明。
请参考图1和图2，图2是图1沿A-A方向的截面示意图，提供衬底100，所述衬底100上具有鳍部101，所述鳍部101沿第一方向延伸，所述鳍部101上包括多个第一区I和至少一个第二区II，所述第二区II位于相邻的两个所述第一区I之间，所述第一区I与所述第二区II沿所述第一方向排布；在所述衬底100上形成第一隔离层102，所述第一隔离层102覆盖所述鳍部101部分侧壁，所述第一隔离层102表面低于所述鳍部101顶部表面。
请参考图3，需要说明的是，图3与图2的视图方向一致，在各所述第一区I上分别形成横跨所述鳍部101的第一栅极结构103、以及位于所述第一栅极结构103两侧鳍部101中的源漏掺杂区104，所述第一栅极结构103覆盖所述鳍部101部分侧壁与顶部表面；在所述第一隔离层102上形成介质层106，所述介质层106覆盖所述第一栅极结构103。
请继续参考图3，在所述第二区II内形成第二隔离层105，所述第二隔离层105沿第二方向贯穿所述鳍部101，所述第二方向与所述第一方向相垂直。
在上述实施例中，通过第二隔离层105用来防止各所述第一区I的源漏掺杂区104之间相互连接，起到隔离效果，然而所述第二隔离层105的材料是采用氧化物制成，其导热性能较差，在半导体结构工作的过程中所产生的热能不可以有效的通过所述第二隔离层105导出，容易造成所述半导体结构的自热效应，进而影响所述半导体结构的性能。
在此基础上，本发明提供一种半导体结构及其形成方法，通过在所述第二隔离层上形成第二栅极结构，在满足隔离效果的同时，利用所述第二栅极结构中的金属材料具有较好的导热性能，能够将半导体结构产生的热能及时有效的导出，有效提升所述半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图4至图14，是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图4和图5，图5是图4沿A-A方向的截面示意图，提供衬底200，所述衬底200上具有鳍部201，所述鳍部201沿第一方向延伸，所述鳍部201包括多个第一区I和至少一个第二区II，所述第二区II位于相邻的两个所述第一区I之间，所述第一区I与所述第二区II沿所述第一方向排布。
所述衬底200与所述鳍部201的形成方法包括：提供初始衬底(未图示)，所述初始衬底上具有掩膜层(未图示)，所述掩膜层暴露出部分所述初始衬底的顶部表面；以所述掩膜层为掩膜刻蚀所述初始衬底，形成所述衬底200以及位于所述衬底200上的鳍部201。
在本实施例中，所述衬底200的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
在本实施例中，所述鳍部201的材料为硅；在其他的实施例中，所述鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或者镓化铟。
请继续参考图5，在所述衬底200上形成第一隔离层202，所述第一隔离层202覆盖所述鳍部201部分侧壁，所述第一隔离层202表面低于所述鳍部201顶部表面。
所述第一隔离层202的形成方法包括：在所述衬底200上形成初始第一隔离层(未图示)；刻蚀去除部分所述初始第一隔离层，形成所述第一隔离层202，所述第一隔离层202顶部表面低于所述鳍部201顶部表面。
所述第一隔离层202的材料采用绝缘材料，所述绝缘材料包括氧化硅或氮氧化硅；在本实施例中，所述第一隔离层202的材料采用氧化硅。
在本实施例中，在形成所述第一隔离层202之后，在各所述第一区I上分别形成横跨所述鳍部201的第一栅极结构、以及位于所述第一栅极结构两侧鳍部201中的源漏掺杂区，所述第一栅极结构覆盖所述鳍部201部分侧壁与顶部表面。具体形成过请参考图6至图14。
请参考图6，需要说明的是，图6与图5的视图方向一致，在各所述第一区I上分别形成第一伪栅结构；在所述第二区II上形成第二伪栅结构。
所述第一伪栅结构的形成方法包括：在所述第一隔离层202上形成第一栅介质层203；在所述第一栅介质层203上形成第一伪栅层204；在所述第一伪栅层204的侧壁形成第一侧墙205。
在本实施例中，所述第一栅介质层203的材料采用氧化硅；在其他实施例中，所述第一栅介质层材料还可以采用氮氧化硅。
在本实施例中，所述第一伪栅层204的材料采用多晶硅。
所述第二伪栅结构的形成方法包括：在所述第一隔离层202上形成第二栅介质层206；在所述第二栅介质层206上形成第二伪栅层207；在所述第二伪栅层207的侧壁形成第二侧墙219。
在本实施例中，所述第二栅介质层206的材料与所述第一栅介质层203的材料相同，且所述第二伪栅层207的材料与所述第一伪栅层204的材料也相同。
在本实施例中，所述第二伪栅层207与所述第一伪栅层204同时形成，通过全局工艺同时形成所述第一伪栅层204与所述第二伪栅层207，能够有效提升生产效率。
请继续参考图6，在形成所述第一伪栅结构与所述第二伪栅结构之后，形成所述源漏掺杂区208。
通过在形成所述第一伪栅结构与所述第二伪栅结构之后形成所述源漏掺杂区208，能够很好的控制所述源漏掺杂区208形成的位置与体积。
在本实施例中，在形成所述源漏掺杂区208之后，后续再于第二区内形成第二隔离层；若所述源漏掺杂区208在形成所述第二隔离层之后形成，形成所述源漏掺杂区208的籽层有部分会与所述第二隔离层接触，然而所述籽层与所述第二隔离层的材料结合性较差，在后续生长出的所述源漏掺杂区208会有缺口，影响最终所述源漏掺杂区208的形貌。而本实施例中，后续在形成所述源漏掺杂区208之后形成第二隔离层，能够使形成所述源漏掺杂区208的籽层很好的与所述鳍部201的材料结合，进而使后续生长出的源漏掺杂区208具有较好的形貌。
在本实施例中，所述源漏掺杂区208的形成方法包括：在所述第一栅极结构两侧的所述鳍部201中分别形成凹陷(未图示)，在所述凹陷中采用外延生长工艺形成所述源漏掺杂区208；在其他实施例中，还可以采用离子注入工艺在所述第一栅极结构两侧的所述鳍部中注入源漏离子，从而在所述第一栅极结构两侧的所述鳍部中分别形成源漏掺杂区。
当最终形成的半导体器件的类型为N型时，所述源漏掺杂区208的材料为掺杂有源漏离子的硅；当所述半导体器件的类型为P型时，所述源漏掺杂区208的材料为掺杂有源漏离子的锗化硅。
请参考图7，在形成所述源漏掺杂区208之后，在所述第一隔离层202上形成介质层209，所述介质层209覆盖所述第一伪栅结构与所述第二伪栅结构。
所述介质层209的形成方法包括：在所述第一隔离层202上形成初始介质层(未图示)，所述初始介质层覆盖所述第一伪栅结构与所述第二伪栅结构；平坦化所述初始介质层，直至暴露出所述第一伪栅层204与所述第二伪栅层207顶部表面为止，形成所述介质层209。
在本实施例中，所述介质层209的材料采用氧化硅；在其他实施例中，所述介质层的材料还可以采用低k介质材料(指相对介电常数低于3.9的介质材料)或超低k介质材料(指相对介电常数低于2.5的介质材料)。
在形成所述介质层209之后，在所述第二区II内形成第二隔离层，所述第二隔离层沿第二方向贯穿所述鳍部201，所述第二方向与所述第一方向相垂直。所述第二隔离层的具体形成过程请参考图8至图11。
请参考图8，在所述介质层209上形成停止层210，所述停止层210内具有暴露出所述第二伪栅层207的停止层开口211。
所述停止层210的作用是后续在平坦化初始第二隔离层时，起到停止的作用，其目的是在平坦化的过程中保护所述介质层209。
在本实施例中，所述停止层210的材料与所述介质层209的采用不同，其目的是在后续去除所述停止层210时，减小对所述介质层209的损伤，所述停止层210的材料采用氮化硅。
请参考图9，去除所述第二伪栅层207，形成第二伪栅开口212；刻蚀所述第二伪栅开口212暴露出的所述鳍部201，形成隔离沟槽213。
在本实施例中，去除所述第二伪栅层207采用的工艺为干法刻蚀，干法刻蚀的刻蚀气体包含HBr、Cl2、SF6、NF3、O2、Ar、He、CH2F2和CHF 3中一种或几种。
请参考图10，在所述隔离沟槽213、所述第二伪栅开口212以及所述停止层开口211内形成初始第二隔离层214；平坦化所述初始第二隔离层214，直至暴露出所述停止层210的顶部表面为止。
形成所述初始第二隔离层214的工艺采用高密度等离子沉积工艺或高深宽比沉积工艺。在本实施例中，所述初始第二隔离层214的形成工艺采用高密度等离子沉积工艺，通过高密度等离子沉积工艺形成的初始第二隔离214层致密性较高，能够有效增强后续性的第二隔离层对相邻所述源漏掺杂区208的隔离效果。
在本实施例中，所述高密度等离子体沉积工艺的反应气体包括：SiH4和O2；其中SiH4的流量为：100sccm～5000sccm，O2的流量为50sccm～2000sccm；反应温度为100℃～500℃；反应腔内压强为0.01Torr～200Torr。
在本实施例中，所述初始第二隔离层214的材料包括为氧化硅；在其他实施例中，所述初始第二隔离层的材料还可以采用氮氧化硅。
在本实施例中，平坦化所述初始第二隔离层214的工艺采用化学机械打磨工艺；在其他实施例中，平坦化所述初始第二隔离层的工艺还可以采用干法刻蚀工艺或湿法刻蚀工艺。
请参考图11，在平坦化所述初始第二隔离层214之后，去除部分所述初始第二隔离层214，形成所述第二隔离层215，所述第二隔离层215填充满所述隔离沟槽213。
在本实施例中，所述第二隔离层215的高度高于所述源漏掺杂区208的高度1纳米～8纳米。通过将所述第二隔离层215的高度设置高于所述源漏掺杂区208的高度1～8nm，既能够有效防止相邻的所述源漏掺杂区208之间的连接，进而造成漏电，影响所述半导体结构的性能，同时又能够为后续第二栅极结构的形成留有一定空间。
在本实施例中，去除部分所述初始第二隔离层214的工艺采用干法刻蚀工艺，干法刻蚀的工艺参数包括：He的流量为600sccm～2000sccm，NH3的流量为200sccm～500sccm，NF3的流量为20sccm～200sccm；压强为2mTorr～10Torr；刻蚀时间为5s～400s；在其他实施例中，去除部分所述初始第二隔离层的工艺采用还可以采用湿法刻蚀工艺。
请参考图12，在形成所述第二隔离层215之后，在所述第二隔离层215上形成抗反射层216，所述抗反射层216填充满所述第二伪栅开口212与所述停止层开口211。
所述抗反射层216的作用是在后续去除所述停止层210时，起到保护所述第二隔离层215的作用，减小在去除所述停止层210的过程中对所述第二隔离层215的损伤。
在本实施例中，所述抗反射层216的材料采用含碳氧元素的有机材料。
请参考图13，在形成所述抗反射层216之后，去除所述停止层210；在去除所述停止层210之后，去除所述抗反射层216。
在本实施例中，去除所述停止层210采用的工艺采用含氟等离子体进行的所干法刻蚀工艺；其中，所述含氟等离子体包括CF4、SF6或其它氟基等离子体。
在本实施例中，去除所述抗反射层216采用的工艺为干法刻蚀工艺。
请参考图14，去除所述抗反射层216之后，去除所述第一伪栅层204，形成第一伪栅开口(未标示)；在所述第一伪栅开口内形成第一栅极层217，所述第一栅极层217位于所述第一栅介质层203上。
在本实施例中，去除所述第一伪栅层204采用的工艺为干法刻蚀工艺，干法刻蚀工艺的气体采用对多晶硅材料具有较高刻蚀比气体作为刻蚀气体，如含有HBr、O2或Cl2的气体作为刻蚀气体。
在本实施例中，形成所述第一栅极层217的工艺采用物理气相沉积工艺。
在本实施例中，所述第一栅极层217的材料采用铜；在其他实施例中，所述第一栅极层的材料还可以采用铝或钨。
在本实施例中，在形成第一栅极层之前，形成高k栅介质层220，所述高k栅介质层220位于所述第一栅介质层203上，所述第一栅极层217位于所述高k栅介质层220上。
在本实施例中，所述高k栅介质层220的材料为HfO2；在其他实施例中，所述高k栅介质膜的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或ZrO2。
请继续参考图14，在所述第二隔离层215上形成第二栅极结构。
所述第二栅极结构的形成方法包括：在所述第二伪栅开口212内形成第二栅极层218，所述第二栅极层218位于所述第二隔离层215上。
在本实施例中，形成所述第二栅极层218的工艺采用物理气相沉积工艺。
在本实施例中，所述第二栅极层218的材料采用铜；在其他实施例中，所述第二栅极层的材料还可以采用铝或钨。
通过在所述第二隔离层215上形成第二栅极结构，利用所述第二栅极结构中所述第二栅极层218的金属材料具有较好的导热性能，能够将半导体结构产生的热能及时有效的导出，有效提升所述半导体结构的性能。
在本实施例中，所述第一栅极结构与所述第二栅极结构同时形成，具体为所述第一栅极层217与所述第二栅极层218同时形成，通过全局工艺同时形成所述第一栅极结构与所述第二栅极结构，能够有效提升生产效率。
相应的，本发明实施例还提供了一种由上述方法所形成的半导体结构，请继续参考图14，所述半导体结构包括：衬底200，所述衬底200上具有鳍部201，所述鳍部201沿第一方向延伸，所述鳍部201上包括多个第一区I和至少一个第二区II，所述第二区II位于相邻两个所述第一区I之间，所述第一区I与所述第二区II沿所述第一方向排布；位于所述衬底200上的第一隔离层203，所述第一隔离层203覆盖所述鳍部201部分侧壁，所述第一隔离层203表面低于所述鳍部201顶部表面；位于各所述第一区I上的第一栅极结构、以及位于所述第一栅极结构两侧鳍部201中的源漏掺杂区208，所述第一栅极结构覆盖所述鳍部201部分侧壁与顶部表面；位于所述第二区II内的第二隔离层215，所述第二隔离层215沿第二方向贯穿所述鳍部201，所述第二方向与所述第一方向相垂直；位于所述第二隔离层215上的第二栅极结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构形成的方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍部，所述鳍部沿第一方向延伸，所述鳍部包括多个第一区和至少一个第二区，所述第二区位于相邻的两个所述第一区之间，所述第一区与所述第二区沿所述第一方向排布；
在所述衬底上形成第一隔离层，所述第一隔离层覆盖所述鳍部部分侧壁，所述第一隔离层表面低于所述鳍部顶部表面；
在各所述第一区上分别形成横跨所述鳍部的第一栅极结构、以及位于所述第一栅极结构两侧鳍部中的源漏掺杂区，所述第一栅极结构覆盖所述鳍部部分侧壁与顶部表面；
在所述第二区内形成第二隔离层，所述第二隔离层沿第二方向贯穿所述鳍部，所述第二方向与所述第一方向相垂直；
在所述第二隔离层上形成第二栅极结构。
2.如权利要求1所述半导体结构形成的方法，其特征在于，在形成所述第一栅极结构与所述第二隔离层之前，还包括：在各所述第一区上分别形成第一伪栅结构；在所述第二区上形成第二伪栅结构。
3.如权利要求2所述半导体结构形成的方法，其特征在于，在形成所述第一伪栅结构与所述第二伪栅结构之后，且在形成所述第二隔离层之前，形成所述源漏掺杂区。
4.如权利要求1所述半导体结构形成的方法，其特征在于，所述源漏掺杂区形成工艺包括外延生长工艺。
5.如权利要求3所述半导体结构形成的方法，其特征在于，在形成所述源漏掺杂区之后，还包括：在所述第一隔离层上形成介质层，所述介质层覆盖所述第一伪栅结构与所述第二伪栅结构。
6.如权利要求5所述半导体结构形成的方法，其特征在于，所述第一伪栅结构的形成方法包括：在所述第一隔离层上形成第一栅介质层；在所述第一栅介质层上形成第一伪栅层；在所述第一伪栅层的侧壁形成第一侧墙。
7.如权利要求5所述半导体结构形成的方法，其特征在于，所述第二伪栅结构的形成方法包括：在所述第一隔离层上形成第二栅介质层；在所述第二栅介质层上形成第二伪栅层；在所述第二伪栅层的侧壁形成第二侧墙。
8.如权利要求7所述半导体结构形成的方法，其特征在于，所述第二隔离层的形成方法包括：去除所述第二伪栅层，形成第二伪栅开口；刻蚀所述第二伪栅开口暴露出的所述鳍部，形成隔离沟槽；填充所述隔离沟槽，形成第二隔离层。
9.如权利要求8所述半导体结构形成的方法，其特征在于，填充所述隔离沟槽，形成第二隔离层的方法包括：在所述介质层上形成停止层，所述停止层内具有暴露出所述第二伪栅层的停止层开口；在所述隔离沟槽、所述第二伪栅开口以及所述停止层开口内形成初始第二隔离层；平坦化所述初始第二隔离层，直至暴露出所述停止层的顶部表面为止；在平坦化所述初始第二隔离层之后，去除部分所述初始第二隔离层，形成所述第二隔离层；在形成所述第二隔离层之后，去除所述停止层。
10.如权利要求9所述半导体结构形成的方法，其特征在于，在去除所述停止层之前，还包括：在所述第二隔离层上形成抗反射层，所述抗反射层填充满所述第二伪栅开口与所述停止层开口；在去除所述停止层之后，去除所述抗反射层。
11.如权利要求6所述半导体结构形成的方法，其特征在于，所述第一栅极结构的形成方法包括：去除所述第一伪栅层，形成第一伪栅开口；在所述第一伪栅开口内形成第一栅极层，所述第一栅极层位于所述第一栅介质层上。
12.如权利要求11所述半导体结构形成的方法，其特征在于，所述第一伪栅层在形成所述第二隔离层之后去除。
13.如权利要求8所述半导体结构形成的方法，其特征在于，所述第二栅极结构的形成方法包括：在所述第二伪栅开口内形成第二栅极层，所述第二栅极层位于所述第二隔离层上。
14.如权利要求1所述半导体结构形成的方法，其特征在于，所述第一栅极结构与所述第二栅极结构同时形成。
15.如权利要求5所述半导体结构形成的方法，其特征在于，所述介质层的材料包括二氧化硅、低k介质材料或超低k介质材料。
16.如权利要求9所述半导体结构形成的方法，其特征在于，所述停止层的材料与所述介质层的材料不同，所述停止层的材料包括氮化硅。
17.如权利要求13所述半导体结构形成的方法，其特征在于，所述第二栅极层的材料包括铜、铝或钨。
18.如权利要求1所述半导体结构形成的方法，其特征在于，所述第二隔离层的材料包括为氮化硅或氮氧化硅。
19.一种如权利要求1至18任一项方法所形成的半导体结构，其特征在于，包括：
衬底，所述衬底上具有鳍部，所述鳍部沿第一方向延伸，所述鳍部上包括多个第一区和至少一个第一区，所述第二区位于相邻两个所述第一区之间，所述第一区与所述第二区沿所述第一方向排布；
位于所述衬底上的第一隔离层，所述第一隔离层覆盖所述鳍部部分侧壁，所述第一隔离层表面低于所述鳍部顶部表面；
位于各所述第一区上的第一栅极结构、以及位于所述第一栅极结构两侧鳍部中的源漏掺杂区，所述第一栅极结构覆盖所述鳍部部分侧壁与顶部表面；
位于所述第二区内的第二隔离层，所述第二隔离层沿第二方向贯穿所述鳍部，所述第二方向与所述第一方向相垂直；
位于所述第二隔离层上的第二栅极结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201911174508.2A CN112864016B (zh) | 2019-11-26 | 2019-11-26 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112864016A true CN112864016A (zh) | 2021-05-28 |
| CN112864016B CN112864016B (zh) | 2023-11-21 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201911174508.2A Active CN112864016B (zh) | 2019-11-26 | 2019-11-26 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112864016B (zh) |
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| CN112864016B (zh) | 2023-11-21 |
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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