CN112823386B - 显示基板及显示面板 - Google Patents

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Abstract

一种显示基板及显示面板。该显示基板包括衬底基板，衬底基板为硅基板，包括显示区、感测区和至少部分位于显示区和感测区之间的虚拟区；感测区内设有多个包括第一发光元件和第一像素电路的感测像素单元，第一像素电路驱动第一发光元件发光、以及控制电压感测器感测第一发光元件的第一端的电压；显示区内设有多个包括第二像素电路和第二发光元件的显示像素单元，第二像素电路驱动第二发光元件发光；虚拟区内设有多个包括第三像素电路和第三发光元件的虚拟像素单元，第三像素电路与第二像素电路相同，第三发光元件与第二发光元件相同，第三像素电路不与第三发光元件连接；第一发光元件、第二发光元件和第三发光元件的第二端均连接至公共电压端。

Description

显示基板及显示面板
技术领域
本公开的实施例涉及一种显示基板及显示面板。
背景技术
硅基有机发光二极管(Organic Light Emitting Diode，OLED)微型显示是显示行业的一个新兴分支，硅基OLED微显示器是OLED技术和CMOS(Complementary Metal OxideSemiconductor(互补金属氧化物半导体))技术结合的新型显示技术。硅基OLED微型显示器件以单晶硅芯片为基底，像素尺寸小，精细度远远高于传统显示器件，硅基OLED微型显示器具有广阔的市场应用空间，特别适合应用于头盔显示器、立体显示镜以及眼睛式显示器等。
发明内容
本公开至少一实施例提供一种显示基板，包括衬底基板，所述衬底基板为硅基板，包括显示区、感测区和虚拟区；至少部分所述虚拟区位于所述显示区和所述感测区之间；在所述感测区内设有多个感测像素单元，所述多个感测像素单元中的至少一个包括第一发光元件和第一像素电路，所述第一像素电路连接至所述第一发光元件的第一端以及电压感测器，且被配置为驱动所述第一发光元件发光、以及控制所述电压感测器感测所述第一发光元件的第一端的电压；在所述显示区内设有多个显示像素单元，所述多个显示像素单元中的至少一个包括第二像素电路和第二发光元件，所述第二像素电路连接至所述第二发光元件的第一端，且被配置为驱动所述第二发光元件发光以显示图像；在所述虚拟区内设有多个虚拟像素单元，所述多个虚拟像素单元中的至少一个包括第三像素电路和第三发光元件，所述第三像素电路与所述第二像素电路相同，所述第三发光元件与所述第二发光元件相同，所述第三像素电路不与所述第三发光元件连接；所述第一发光元件的第二端、所述第二发光元件的第二端和所述第三发光元件的第二端成一体结构；所述一体结构连接至公共电压端，且至少覆盖所述显示区、所述感测区、以及位于所述显示区和所述感测区之间的至少部分所述虚拟区。
例如，在本公开的实施例提供的显示基板中，所述第一像素电路包括第一数据写入电路、第一驱动电路和第一存储电路，所述第一数据写入电路连接至所述第一驱动电路的控制端，被配置为在第一扫描信号的控制下将第一数据信号写入所述第一驱动电路的控制端；所述第一驱动电路的第二端连接至所述第一发光元件的第一端，所述第一驱动电路被配置为在施加至所述第一驱动电路的控制端的电压的控制下驱动所述第一发光元件发光；所述第一存储电路连接至所述第一驱动电路的控制端，被配置为存储所述第一数据信号并将其保持在所述第一驱动电路的控制端；所述第二像素电路包括第二数据写入电路、第二驱动电路和第二存储电路，所述第二数据写入电路连接至所述第二驱动电路的控制端，被配置为在第二扫描信号的控制下将第二数据信号写入所述第二驱动电路的控制端；所述第二驱动电路的第二端连接至所述第二发光元件的第一端，所述第二驱动电路被配置为在施加至所述第二驱动电路的控制端的电压的控制下驱动所述第二发光元件发光；所述第二存储电路连接至所述第二驱动电路的控制端，被配置为存储所述第二数据信号并将其保持在所述第二驱动电路的控制端。
例如，在本公开的实施例提供的显示基板中，所述第一像素电路还包括第一复位电路，所述第一复位电路连接至所述第一发光元件的第一端，被配置为在第一复位控制信号的控制下将第一复位电压施加至所述第一发光元件的第一端以对所述第一发光元件的第一端进行复位；所述第二像素电路还包括第二复位电路，所述第二复位电路被配置为在第二复位控制信号的控制下利用第二复位电压对所述第二发光元件的第一端进行复位。
例如，在本公开的实施例提供的显示基板中，所述第二复位电路连接至所述第二发光元件的第一端，被配置为在第二复位控制信号的控制下将第二复位电压施加至所述第二发光元件的第一端以对所述第二发光元件的第一端进行复位。
例如，在本公开的实施例提供的显示基板中，所述第二复位电路连接至所述第二驱动电路的第一端，被配置为在第二复位控制信号的控制下将第二复位电压施加至所述第二驱动电路的第一端以通过所述第二驱动电路对所述第二发光元件的第一端进行复位。
例如，在本公开的实施例提供的显示基板中，所述第二像素电路还包括电压控制电路，所述电压控制电路连接至所述第二驱动电路的第一端，被配置为在电压控制信号的控制下将第一电压施加至所述第二驱动电路的第一端。
例如，在本公开的实施例提供的显示基板中，所述第一数据写入电路包括第一数据写入晶体管，所述第一驱动电路包括第一驱动晶体管，所述第一存储电路包括第一存储电容，所述第一复位电路包括第一复位晶体管，所述第一驱动电路的控制端包括所述第一驱动晶体管的栅极，所述第一驱动电路的第一端包括所述第一驱动晶体管的第一极，所述第一驱动电路的第二端包括所述第一驱动晶体管的第二极；所述第一数据写入晶体管的栅极接收所述第一扫描信号，所述第一数据写入晶体管的第一极接收所述第一数据信号，所述第一数据写入晶体管的第二极连接至所述第一驱动晶体管的栅极；所述第一存储电容的第一端连接至所述第一驱动晶体管的栅极，所述第一存储电容的第二端连接至所述第一驱动晶体管的第二极；所述第一复位晶体管的栅极接收所述第一复位控制信号，所述第一复位晶体管的第一极接收所述第一复位电压，所述第一复位晶体管的第二极连接至所述第一驱动晶体管的第二极。
例如，在本公开的实施例提供的显示基板中，所述第二数据写入电路包括第二数据写入晶体管，所述第二驱动电路包括第二驱动晶体管，所述第二存储电路包括第二存储电容，所述第二复位电路包括第二复位晶体管，所述第二驱动电路的控制端包括所述第二驱动晶体管的栅极，所述第二驱动电路的第一端包括所述第二驱动晶体管的第一极，所述第二驱动电路的第二端包括所述第二驱动晶体管的第二极；所述第二数据写入晶体管的栅极接收所述第二扫描信号，所述第二数据写入晶体管的第一极接收所述第二数据信号，所述第二数据写入晶体管的第二极连接至所述第二驱动晶体管的栅极；所述第二存储电容的第一端连接至所述第二驱动晶体管的栅极，所述第二存储电容的第二端连接至所述第二驱动晶体管的第二极；所述第二复位晶体管的栅极接收所述第二复位控制信号，所述第二复位晶体管的第一极接收所述第二复位电压，所述第二复位晶体管的第二极连接至所述第二驱动晶体管的第二极。
例如，在本公开的实施例提供的显示基板中，所述第二数据写入电路包括第二数据写入晶体管，所述第二驱动电路包括第二驱动晶体管，所述第二存储电路包括第二存储电容，所述第二复位电路包括第二复位晶体管，所述电压控制电路包括电压控制晶体管，所述第二驱动电路的控制端包括所述第二驱动晶体管的栅极，所述第二驱动电路的第一端包括所述第二驱动晶体管的第一极，所述第二驱动电路的第二端包括所述第二驱动晶体管的第二极；所述第二数据写入晶体管的栅极接收所述第二扫描信号，所述第二数据写入晶体管的第一极接收所述第二数据信号，所述第二数据写入晶体管的第二极连接至所述第二驱动晶体管的栅极；所述第二存储电容的第一端连接至所述第二驱动晶体管的栅极，所述第二存储电容的第二端连接至接地端；所述第二复位晶体管的栅极接收所述第二复位控制信号，所述第二复位晶体管的第一极接收所述第二复位电压，所述第二复位晶体管的第二极连接至所述第二驱动晶体管的第一极；所述电压控制晶体管的栅极接收所述电压控制信号，所述电压控制晶体管的第一极接收所述第一电压，所述电压控制晶体管的第二极连接至所述第二驱动晶体管的第一极。
例如，在本公开的实施例提供的显示基板中，所述感测区、至少部分所述虚拟区和所述显示区沿第一方向依次排布，在所述第一方向上，所述感测区的尺寸介于所述显示区的尺寸和至少部分所述虚拟区的尺寸之间。
例如，在本公开的实施例提供的显示基板中，所述第一像素电路还包括感测电路，所述感测电路连接至所述第一发光元件的第一端，被配置为在感测控制信号的控制下控制所述电压感测器感测所述第一发光元件的第一端的电压。
例如，在本公开的实施例提供的显示基板中，所述感测电路包括感测晶体管，所述感测晶体管的栅极接收所述感测控制信号，所述感测晶体管的第一极连接至所述电压感测器，所述感测晶体管的第二极连接至所述第一发光元件的第一端。
例如，本公开的实施例提供的显示基板还包括调节电路，其中，所述调节电路被配置为基于感测到的所述第一发光元件的第一端的电压以及所述显示基板的温度和预设发光亮度，调节所述公共电压端提供的电压。
例如，本公开的实施例提供的显示基板还包括遮光层，其中，所述遮光层至少设置于所述感测区内，且所述遮光层位于所述多个感测像素单元的远离所述衬底基板的一侧，所述遮光层被配置为遮挡从所述感测区的感测像素单元出射的光。
例如，在本公开的实施例提供的显示基板中，所述遮光层包括第一遮光彩膜层、第二遮光彩膜层和第三遮光彩膜层，在垂直于所述衬底基板的方向上，所述第一遮光彩膜层、所述第二遮光彩膜层、所述第三遮光彩膜层依次设置在远离所述衬底基板的一侧，所述第一遮光彩膜层、所述第二遮光彩膜层和所述第三遮光彩膜层的重叠区域在所述衬底基板上的正投影覆盖所述感测区；所述多个显示像素单元包括第一显示像素单元、第二显示像素单元和第三显示像素单元，所述第一显示像素单元包括第一显示彩膜层，所述第二显示像素单元包括第二显示彩膜层，所述第三显示像素单元包括第三显示彩膜层，所述第一遮光彩膜层和所述第一显示彩膜层具有相同的彩色滤光特性，所述第二遮光彩膜层和所述第二显示彩膜层具有相同的彩色滤光特性，所述第三遮光彩膜层和所述第三显示彩膜层具有相同的彩色滤光特性。
例如，在本公开的实施例提供的显示基板中，所述遮光层包括黑色遮光层，在垂直于所述衬底基板的方向上，所述黑色遮光层在所述衬底基板上的正投影覆盖所述感测区。
例如，在本公开的实施例提供的显示基板中，所述遮光层还设置于所述虚拟区内，且所述遮光层位于所述多个虚拟像素单元的远离所述衬底基板的一侧，所述遮光层被配置为遮挡从所述虚拟区的虚拟像素单元出射的光。
例如，在本公开的实施例提供的显示基板中，所述第一发光元件与所述第二发光元件相同或者不同；所述第一像素电路与所述第二像素电路相同或者不同。
本公开至少一实施例提供一种显示面板，包括根据上述任一实施例所述的显示基板。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开的实施例提供的一种显示基板的示意性框图；
图2为图1中的感测像素单元的一种示意性框图；
图3为图2中的感测像素单元的电路结构图；
图4为输入图3中的第一像素电路的信号的时序图；
图5A为图3中的第一像素电路在复位阶段的等效电路图；
图5B为图3中的第一像素电路在数据写入阶段的等效电路图；
图5C为图3中的第一像素电路在发光阶段的等效电路图；
图5D为图3中的第一像素电路在感测阶段的等效电路图；
图6为图1中的显示像素单元的一种示意性框图；
图7为图6所示的显示像素单元的电路结构图；
图8为图1中的显示像素单元的另一种示意性框图；
图9为图8所示的显示像素单元的电路结构图；
图10为本公开的实施例提供的另一种显示基板的示意性框图；
图11为本公开的实施例提供的另一种显示基板的平面结构示意图；
图12A为本公开的实施例提供的另一种显示基板的一种截面结构示意图；
图12B为本公开的实施例提供的另一种显示基板的另一种截面结构示意图；
图12C为本公开的实施例提供的另一种显示基板的又一种截面结构示意图；
图13为本公开的实施例提供的另一种显示基板的又一种截面结构示意图；
图14为本公开的实施例提供的一种显示基板的调压方法的流程图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。
本公开的实施例提供一种显示基板，该显示基板包括衬底基板、多个显示像素单元和多个感测像素单元。衬底基板为硅基板且包括显示区、感测区和虚拟(dummy)区，至少部分虚拟区位于显示区和感测区之间。
在感测区内设有多个感测像素单元，多个感测像素单元中的至少一个包括第一发光元件和第一像素电路，第一像素电路连接至第一发光元件的第一端以及电压感测器，且被配置为驱动第一发光元件发光、以及控制电压感测器感测第一发光元件的第一端的电压。
在显示区内设有多个显示像素单元，多个显示像素单元中的至少一个包括第二像素电路和第二发光元件，第二像素电路连接至第二发光元件的第一端，且被配置为驱动第二发光元件发光以显示图像。
在虚拟区内设有多个虚拟像素单元，多个虚拟像素单元中的至少一个包括第三像素电路和第三发光元件，第三像素电路与第二像素电路相同，第三发光元件与第二发光元件相同，第三像素电路不与第三发光元件连接。
第一发光元件的第二端、第二发光元件的第二端和第三发光元件的第二端成一体结构；该一体结构连接至公共电压端，且至少覆盖显示区、感测区、以及位于显示区和感测区之间的至少部分虚拟区。
本公开的实施例提供的显示基板可以基于显示基板的温度、预设发光亮度以及感测到的第一发光元件的第一端的电压，来调节显示像素单元中的第二发光元件的第二端所连接的公共电压端提供的电压，使得显示像素单元中的第二发光元件可以在一定的温度条件下达到预设发光亮度，使显示基板实时显示gamma值为2.2时的图像信息。
下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。
图1为本公开的实施例提供的一种显示基板的示意性框图。如图1所示，该显示基板包括衬底基板10、多个感测像素单元20和多个显示像素单元30，衬底基板10为硅基板且包括感测区11、显示区12和虚拟区13，多个感测像素单元20设置在感测区11内，多个显示像素单元30设置在显示区12内。
如图1所示，衬底基板10上除了感测区11和显示区12之外的区域为虚拟区13，感测区和显示区12由虚拟区13的至少一部分间隔开。设置虚拟区13可以避免感测区11和显示区12的需彼此绝缘的元件短路，并且便于显示基板的封装，利于提高封装效果。
如图1所示，多个感测像素单元20中的至少一个可以包括第一像素电路21和第一发光元件22，在本公开的实施例中也可以是每个感测像素单元20都包括第一像素电路21和第一发光元件22。第一像素电路21连接至第一发光元件22的第一端和电压感测器(图中未示出)，被配置为驱动第一发光元件22发光，以及控制电压感测器感测第一发光元件22的第一端的电压。
如图1所示，多个显示像素单元30中的至少一个可以包括第二像素电路31和第二发光元件32，在本公开的实施例中也可以是每个显示像素单元30都包括第二像素电路31和第二发光元件32。第二像素电路31连接至第二发光元件32的第一端，被配置为驱动第二发光元件32发光以显示图像。
例如，感测像素单元20中包括的第一发光元件22和显示像素单元30包括的第二发光元件32可以是相同的发光元件和不同的发光元件，感测像素单元20中包括的第一像素电路21和显示像素单元30包括的第二像素电路31可以是相同的像素电路或不同的像素电路，本公开的实施例对此不做限制。
需要说明的是，为了简便，图1中仅示出了一个感测像素单元20和一个显示像素单元30，但是感测像素单元20和显示像素单元30的个数显然不限于此，并且可以根据需要设置适当数量的感测像素单元20和显示像素单元30。
此外，在至少部分虚拟区13中可以设置有多个虚拟像素单元(图中未示出)，多个虚拟像素单元中的至少一个可以包括第三发光元件和第三像素电路，在本公开的实施例中也可以是每个虚拟像素单元都包括第三发光元件和第三像素电路，从而保证与显示区12一样的均一性。例如，对于虚拟区13的位于感测区和显示区12之间的第一部分，虚拟区13的第一部分中的第三发光元件与显示区12中的第二发光元件32的结构相同，在虚拟区13的第一部分中的第三像素电路与显示区12中的第二像素电路31的结构也相同。与感测区和显示区12不同之处在于：在虚拟区13的第一部分中，第三发光元件与第三像素电路没有电连接。例如，对于虚拟区13的位于感测区11和衬底基板10的例如左侧边缘之间的第二部分和位于显示区12和衬底基板10的例如右侧边缘之间的第三部分，在虚拟区13的第二部分和第三部分中仅设置有第三发光元件的阳极图案和像素限定层，需要说明的是，在虚拟区13的第二部分和第三部分的至少部分区域还可以设置阴极图案。
此外，感测像素单元20中包括的第一发光元件22的第二端、显示像素单元中包括的第二发光元件32的第二端以及虚拟像素单元中包括的第三发光元件的第二端均连接至公共电压端(图中未示出)。例如，第一发光元件22的第二端、第二发光元件32的第二端和第三发光元件的第二端可以成一体结构，该一体结构连接至公共电压端，且至少覆盖感测区11、显示区12以及位于感测区11和显示区12之间的至少部分虚拟区13。
需要说明的是，在本公开的实施例中，硅基板可以为单晶硅基板或者绝缘体上硅(SOI)基板。硅基板包括第一像素电路21和第二像素电路31，也就是说，第一像素电路21和第二像素电路31制备在硅基板中。例如，在硅基板上还可以集成有栅极驱动电路、数据驱动电路等任意适用的电路部件，这些电路部件(即第一像素电路21、第二像素电路31、栅极驱动电路、数据驱动电路等)例如通过硅半导体工艺(例如CMOS工艺)制备，本公开的实施例对此不作限制。
需要说明的是，在本公开的实施例中，第一发光元件22和第二发光元件32可以是相同的发光元件，并且第一像素电路21除了包括可以感测第一发光元件22的第一端的电压的感测结构之外，其余结构与第二像素电路31可以是基本相同或相似的，也就是说，在向第一像素电路21和第二像素电路31写入相同的数据信号的情况下，第一像素电路21控制电压感测器感测到的第一发光元件22的第一端的电压实际上相当于第二发光元件32的第一端的电压。
此外，本公开的实施例提供的一种显示基板还可以包括调节电路(图中未示出)，调节电路被配置为基于显示基板的温度、预设发光亮度以及感测到的第一发光元件22的第一端的电压，来调节显示像素单元30中的第二发光元件32的第二端所连接的公共电压端提供的电压，使得显示像素单元30中的第二发光元件32可以在一定的温度条件下达到预设发光亮度。预设发光亮度由施加到第二像素电路31中的数据信号决定，预设发光亮度表示期望的第二发光元件32能够达到的亮度。预设发光亮度、显示基板的温度和数据信号的关系可以预先设定。显示基板的温度表示显示基板处于工作状态时器件内部的温度，其可以经由设置在驱动芯片或衬底基板10的虚拟区13中的温度传感器检测得到。
在本公开的实施例中，电压感测器和调节电路可以分别单独设置，也可以集成到同一个IC(Integrated Circuit，集成电路)芯片中。
在本公开的实施例提供的显示基板中，发光元件(即，第一发光元件22或第二发光元件32)的发光特性会受到显示基板的温度的影响，在不同的温度条件下具有不同的发光特性；具体地，在发光元件的第一端的电压与第二端的电压之间的电压差值一定时，随着显示基板的温度变化，发光元件的发光亮度是不同的。在显示基板的温度不变的情况下，发光元件的第一端的电压与第二端的电压之间的电压差值越大，则发光元件的发光亮度越大。发光元件的发光亮度、显示基板的温度以及发光元件的第一端的电压与第二端的电压之间的电压差值三者是彼此对应的关系。例如，当显示基板的温度比较低时，可以通过增大发光元件的第一端的电压与第二端的电压之间的电压差值，来提升发光元件的发光亮度；当显示基板的温度比较高时，可以通过减小发光元件的第一端的电压与第二端的电压之间的电压差值，来降低发光元件的发光亮度。
在本公开的实施例提供的显示基板中，根据第一像素电路21控制电压感测器感测到的第一发光元件22的第一端的电压(即，第二发光元件32的第一端的电压)以及第二发光元件32的第二端连接到的公共电压端所提供的公共电压，可以得到当前的第二发光元件32的第一端的电压与第二端的电压之间的实际电压差值，而根据温度传感器感测到的当前的显示基板的温度以及预设发光亮度，可以确定在当前的显示基板的温度下，与预设发光亮度对应的第二发光元件32的第一端的电压与第二端的电压之间的预设电压差值，若实际电压差值和预设电压差值不相同，则可以调节公共电压端所提供的公共电压的大小以改变第二发光元件32的第一端的电压与第二端的电压之间的实际电压差值，使得实际电压差值和预设电压差值相同，从而使得第二发光元件32的发光亮度与当前的显示基板的温度相对应。
在本公开的实施例提供的显示基板中，通过第一像素电路21控制电压感测器感测第一发光元件22的第一端的电压，并且由于第一像素电路21除了包括可以感测第一发光元件22的第一端的电压的感测结构之外，其余结构与第二像素电路31是基本相同或相似的，因此，在向第一像素电路21和第二像素电路31写入相同的数据信号的情况下，电压感测器感测到的第一发光元件22的第一端的电压相当于第二发光元件32的第一端的电压，从而无需在第二像素电路31中额外设置感测结构来直接感测第二发光元件32的第一端的电压，避免额外设置的感测结构影响显示像素单元30的显示性能。
图2为图1中的感测像素单元20的一种示意性框图。如图2所示，在感测像素单元20中，第一像素电路21包括第一复位电路210、第一数据写入电路220、第一驱动电路230、第一存储电路240和感测电路250。
如图2所示，第一复位电路210连接至第一复位控制信号线RST1、第一复位电压端VINT1、第一驱动电路230的第二端和第一发光元件22的第一端，被配置为在第一复位控制信号的控制下将第一复位电压施加至第一驱动电路230的第二端和第一发光元件22的第一端以对第一驱动电路230的第二端进行复位，也即对第一发光元件22的第一端进行复位。
如图2所示，第一数据写入电路220连接至第一扫描信号线SCAN1、第一数据信号线DATA1和第一驱动电路230的控制端，被配置为在第一扫描信号的控制下将第一数据信号写入第一驱动电路230的控制端。
如图2所示，第一驱动电路230的第一端连接至第一电压端VDD，第一驱动电路230的第二端连接至第一发光元件22的第一端，第一驱动电路230被配置为在施加至第一驱动电路230的控制端的电压的控制下驱动第一发光元件22发光。
如图2所示，第一存储电路240连接至第一驱动电路230的控制端和第二端，被配置为存储第一数据信号并将其保持在第一驱动电路230的控制端。
如图2所示，感测电路250连接至电压感测器VSEN、感测控制信号线SENS、第一驱动电路230的第二端和第一发光元件22的第一端，被配置为在感测控制信号的控制下利用电压感测器VSEN感测第一驱动电路230的第二端的电压，也即感测第一发光元件22的第一端的电压。
如图2所示，第一发光元件22的第一端连接至第一驱动电路230的第二端，第一发光元件22的第二端连接至公共电压端VCOM。
图3为图2中的感测像素单元20的电路结构图。如图3所示，在感测像素单元20的第一像素电路21中，第一复位电路210包括第一复位晶体管Tr1，第一数据写入电路220包括第一数据写入晶体管Tw1，第一驱动电路230包括第一驱动晶体管Td1，第一存储电路240包括第一存储电容C1，感测电路250包括感测晶体管Ts。如图3所示，在感测像素单元20中，第一发光元件22包括第一OLED D1。
例如，第一驱动电路230的控制端包括第一驱动晶体管Td1的栅极，第一驱动电路230的第一端包括第一驱动晶体管Td1的第一极，第一驱动电路230的第二端包括第一驱动晶体管Td1的第二极；第一发光元件22的第一端包括第一OLED D1的阳极，第一发光元件22的第二端包括第一OLED D1的阴极。
如图3所示，第一复位晶体管Tr1的栅极连接至第一复位控制信号线RST1以接收第一复位控制信号，第一复位晶体管Tr1的第一极连接至第一复位电压端VINT1以接收复位电压，第一复位晶体管Tr1的第二极连接至第一驱动晶体管Td1的第二极和第一OLED D1的阳极。
如图3所示，第一数据写入晶体管Tw1的栅极连接至第一扫描信号线SCAN1以接收第一扫描信号，第一数据写入晶体管Tw1的第一极连接至第一数据信号线DATA1以接收第一数据信号，第一数据写入晶体管Tw1的第二极连接至第一驱动晶体管Td1的栅极。
如图3所示，第一驱动晶体管Td1的栅极连接至第一数据写入晶体管Tw1的第二极，第一驱动晶体管Td1的第一极连接至第一电压端VDD，第一驱动晶体管Td1的第二极连接至第一OLED D1的阳极。
如图3所示，第一存储电容C1的第一端连接至第一数据写入晶体管Tw1的第二极和第一驱动晶体管Td1的栅极，第一存储电容C1的第二端连接至第一驱动晶体管Td1的第二极。
如图3所示，感测晶体管Ts的栅极连接至感测控制信号线SENS以接收感测控制信号，感测晶体管Ts的第一极连接至电压感测器VSEN，感测晶体管Ts的第二极连接至第一驱动晶体管Td1的第二极和第一OLED D1的阳极。
如图3所示，第一OLED D1的阳极连接至第一驱动晶体管Td1的第二极，第一OLEDD1的阴极连接至公共电压端VCOM。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
此外，需要说明的是，本公开的实施例中采用的晶体管均可以为P型晶体管或N型晶体管，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。例如，对于N型晶体管，其(电流)输入端为漏极而输出端为源极，其控制端为栅极；对于P型晶体管，其(电流)输入端为源极而输出端为漏极，其控制端为栅极。对于不同类型的晶体管，其控制端的控制信号的电平也不相同。例如，对于N型晶体管，在控制信号为高电平时，该N型晶体管处于导通状态；而在控制信号为低电平时，N型晶体管处于截止状态。对于P型晶体管时，在控制信号为低电平时，该P型晶体管处于导通状态；而在控制信号为高电平时，P型晶体管处于截止状态。当采用N型晶体管时，可以采用氧化物半导体，例如氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)，作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature PolySilicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。低温多晶硅通常指由非晶硅结晶得到多晶硅的结晶温度低于600摄氏度的情形。
图4为输入图3所示的第一像素电路的信号的时序图。如图4所示，第一像素电路21的工作过程包括三个阶段，分别为复位阶段P1、数据写入阶段P2、发光阶段P3以及感测阶段P4，图4中示出了每个阶段中各个信号的时序波形。
图5A为图3所示的第一像素电路在复位阶段的等效电路图；图5B为图3所示的第一像素电路在数据写入阶段的等效电路图；图5C为图3所示的第一像素电路在发光阶段的等效电路图；图5D为图3所示的第一像素电路在感测阶段的等效电路图。
在图4以及图5A、图5B、图5C和图5D中，RST1、SCAN1、SENS和DATA1既用于表示相应的信号线，也用于表示相应的信号。在图5A、图5B/图5C和图5D中，VINT1、VDD和VCOM既用于表示相应的电压端，也用于表示相应的电压。此外，图5A、图5B、图5C和图5D中用“×”标识的晶体管均表示该晶体管在对应阶段内处于截止状态。
下面以第一复位晶体管Tr1、第一数据写入晶体管Tw1、第一驱动晶体管Td1和感测晶体管Ts均采用N型晶体管为例，结合图4以及图5A、图5B、图5C和图5D对图3所示的第一像素电路21的工作原理进行说明。
如图4所示，在复位阶段P1，向第一复位晶体管Tr1(即第一复位电路210)的栅极输入高电平的第一复位控制信号RST1，向感测晶体管Ts(即感测电路250)的栅极输入低电平的感测控制信号SENS，向第一数据写入晶体管Tw1(即第一数据写入电路220)的栅极输入低电平的第一扫描信号SCAN1。
如图4和图5A所示，在复位阶段P1，第一复位晶体管Tr1被第一复位控制信号RST1的高电平导通，感测晶体管Ts被感测控制信号SENS的低电平截止，第一数据写入晶体管Tw1被第一扫描信号SCAN1的低电平截止，同时，第一驱动晶体管Td1也处于截止状态。
如图5A所示，在复位阶段P1，由于第一复位晶体管Tr1导通，从而可以将第一复位电压VINT1通过第一复位晶体管Tr1施加至第一驱动晶体管Td1的第二极(即第一驱动电路230的第二端)和第一OLED D1的阳极(即第一发光元件22的第一端)以对第一驱动晶体管Td1的第二极和第一OLED D1的阳极进行复位。
如图4所示，在数据写入阶段P2，向第一数据写入晶体管Tw1的栅极输入高电平的第一扫描信号SCAN1，向第一复位晶体管Tr1的栅极输入低电平的第一复位控制信号RST1，向感测晶体管Ts的栅极输入低电平的感测控制信号SENS。
如图4和图5B所示，在数据写入阶段P2，第一数据写入晶体管Tw1被第一扫描信号SCAN1的高电平导通，第一复位晶体管Tr1被第一复位控制信号RST1的低电平截止，感测晶体管Ts被感测控制信号SENS的低电平截止。
如图5B所示，在数据写入阶段P2，由于第一数据写入晶体管Tw1导通，第一数据信号DATA1通过第一数据写入晶体管Tw1写入第一驱动晶体管Td1的栅极，同时第一数据信号DATA1通过第一数据写入晶体管Tw1对第一存储电容C1(即第一存储电路240)进行充电，直至第一存储电容C1的第一端的电压为Vdata1，从而将第一数据信号DATA1存储在第一存储电容C1中，第一存储电容C1将存储的第一数据信号DATA1保持在第一驱动晶体管Td1的栅极。这里，Vdata1表示第一数据信号DATA1的电压。
如图4所示，在发光阶段P3，向第一数据写入晶体管Tw1的栅极输入低电平的第一扫描信号SCAN1，向第一复位晶体管Tr1的栅极输入低电平的第一复位控制信号RST1，向感测晶体管Ts的栅极输入低电平的感测控制信号SENS。
如图4和图5C所示，在发光阶段P3，第一数据写入晶体管Tw1被第一扫描信号SCAN1的低电平截止，第一复位晶体管Tr1被第一复位控制信号RST1的低电平截止，感测晶体管Ts被感测控制信号SENS的低电平截止。
如图5C所示，在发光阶段P3，由于第一存储电容C1将存储的第一数据信号DATA1保持在第一驱动晶体管Td1的栅极，第一驱动晶体管Td1的栅极的电压为Vdata1，第一驱动晶体管Td1导通，第一电压VDD通过第一驱动晶体管Td1驱动第一发光元件22发光。
如图4所示，在感测阶段P4，向感测晶体管Ts(即感测电路250)的栅极输入高电平的感测控制信号SENS以导通感测晶体管Ts，向第一数据写入晶体管Tw1的栅极输入低电平的第一扫描信号SCAN1，向第一复位晶体管Tr1的栅极输入低电平的第一复位控制信号RST1。
如图4和图5D所示，在感测阶段P4，感测晶体管Ts被感测控制信号SENS的高电平导通，第一数据写入晶体管Tw1被第一扫描信号SCAN1的低电平截止，第一复位晶体管Tr1被第一复位控制信号RST1的低电平截止。
如图5D所示，在感测阶段P4，由于感测晶体管Ts导通，电压感测器VSEN通过感测晶体管Ts感测第一驱动晶体管Td1的第二极或第一OLED D1的阳极的电压。
如图4所示，感测阶段P4可以是发光阶段P3的一部分，也就是说，在发光阶段P3，当感测晶体管Ts被感测控制信号SENS的高电平导通时，第一像素电路21也同时进入了感测阶段P4。这样，在感测阶段P4，电压感测器VSEN可以通过感测晶体管Ts实时感测第一OLED D1在发光状态时其阳极的电压。
需要说明的是，在本公开的实施例中，第一驱动晶体管Td1工作在亚阈值区，此时第一驱动晶体管Td1产生的驱动电流可以根据下述公式得出：
Figure BDA0002188146640000161
在上述公式中，IL表示驱动电流，Vth表示第一驱动晶体管Td1的阈值电压，Vgs表示第一驱动晶体管Td1的栅极和第二极(例如源极)之间的电压差，Io1表示Vgs＝Vth时的驱动电流，Vs表示第一驱动晶体管Td1的第二极的电压，q为电子的电量(为一常数值)，n为第一驱动晶体管Td1的沟道掺杂浓度，k为一常数值，T为第一驱动晶体管Td1的工作温度(即显示基板的温度)。
此外，流过第一OLED D1的电流可以根据下述公式得出：
Figure BDA0002188146640000162
在上述公式中，Ioled表示流过第一OLED D1的电流，Voled表示第一OLED D1的阳极和阴极之间的电压差，Io2表示第一OLED D1导通瞬间流过第一OLED D1的电流，Vcom表示公共电压端VCOM提供的电压，T为第一OLED D1的工作温度(即显示基板的温度)。
在本公开的实施例中，当第一驱动晶体管Td1工作在亚阈值区时，在理想情况下，第一驱动晶体管Td1的第二极的电压Vs与第一驱动晶体管Td1的栅极的电压Vdata1之间存在线性关系，Vs＝a·Vdata1+b，其中，a、b均为常数。也就是说，第一驱动晶体管Td1第二极的电压跟随第一驱动晶体管Td1栅极的电压的变化而线性变化。因此，写入到第一驱动晶体管Td1的栅极的电压(即第一数据信号DATA1的电压)不同，第一驱动晶体管Td1的第二极的电压Vs也不同，在感测阶段P4，通过电压感测器VSEN感测第一驱动晶体管Td1的第二极的电压Vs，也即感测第一OLED D1的阳极的电压，并在此基础上调节公共电压端VCOM提供的公共电压，可以调节第一OLED D1的两极之间的电压差，进而调整第一OLED D1的发光亮度。
图6为图1中的显示像素单元30的一种示意性框图。如图6所示，在显示像素单元30中，第二像素电路31包括第二复位电路310、第二数据写入电路320、第二驱动电路330和第二存储电路340。图6所示的显示像素单元30除了不包括感测电路之外，其余组成部分与图2所示的感测像素单元20是基本相同或相似的。
如图6所示，第二复位电路310连接至第二复位控制信号线RST2、第二复位电压端VINT2、第二驱动电路330的第二端和第二发光元件32的第一端，被配置为在第二复位控制信号的控制下将第二复位电压施加至第二驱动电路330的第二端和第二发光元件32的第一端以对第二驱动电路330的第二端进行复位，也即对第二发光元件32的第一端进行复位。
如图6所示，第二数据写入电路320连接至第二扫描信号线SCAN2、第二数据信号线DATA2和第二驱动电路330的控制端，被配置为在第二扫描信号的控制下将第二数据信号写入第二驱动电路330的控制端。
如图6所示，第二驱动电路330的第一端连接至第一电压端VDD，第二驱动电路330的第二端连接至第二发光元件32的第一端，第二驱动电路330被配置为在施加至第二驱动电路330的控制端的电压的控制下驱动第二发光元件32发光。
如图6所示，第二存储电路340连接至第二驱动电路330的控制端和第二端，被配置为存储第二数据信号并将其保持在第二驱动电路330的控制端。
如图6所示，第二发光元件32的第一端连接至第二驱动电路330的第二端，第二发光元件32的第二端连接至公共电压端VCOM。
图7为图6所示的显示像素单元30的电路结构图。如图7所示，在显示像素单元30中，第二复位电路310包括第二复位晶体管Tr2，第二数据写入电路320包括第二数据写入晶体管Tw2，第二驱动电路330包括第二驱动晶体管Td2，第二存储电路340包括第二存储电容C2。如图7所示，在显示像素单元30中，第二发光元件32包括第二OLED D2。图7所示的显示像素单元30的电路除了不包括感测晶体管之外，其余电路结构与图3所示的感测像素单元20是基本相同或相似的。
例如，第二驱动电路330的控制端包括第二驱动晶体管Td2的栅极，第二驱动电路330的第一端包括第二驱动晶体管Td2的第一极，第二驱动电路330的第二端包括第二驱动晶体管Td2的第二极；第二发光元件32的第一端包括第二OLED D2的阳极，第二发光元件32的第二端包括第二OLED D2的阴极。
如图7所示，第二复位晶体管Tr2的栅极连接至第二复位控制信号线RST2以接收第二复位控制信号，第二复位晶体管Tr2的第一极连接至第二复位电压端VINT2以接收第二复位电压，第二复位晶体管Tr2的第二极连接至第二驱动晶体管Td2的第二极和第二OLED D2的阳极。
如图7所示，第二数据写入晶体管Tw2的栅极连接至第二扫描信号线SCAN2以接收第二扫描信号，第二数据写入晶体管Tw2的第一极连接至第二数据信号线DATA2以接收第二数据信号，第二数据写入晶体管Tw2的第二极连接至第二驱动晶体管Td2的栅极。
如图7所示，第二驱动晶体管Td2的栅极连接至第二数据写入晶体管Tw2的第二极，第二驱动晶体管Td2的第一极连接至第一电压端VDD，第二驱动晶体管Td2的第二极连接至第二OLED D2的阳极。
如图7所示，第二存储电容C2的第一端连接至第二数据写入晶体管Tw2的第二极和第二驱动晶体管Td2的栅极，第二存储电容C2的第二端连接至第二驱动晶体管Td2的第二极。
如图7所示，第二OLED D2的阳极连接至第二驱动晶体管Td2的第二极，第二OLEDD2的阴极连接至公共电压端VCOM。
图7中的第二像素电路31的工作过程包括复位阶段、数据写入阶段和发光阶段，图7中的第二像素电路31的工作过程除了不包括感测阶段之外，其他阶段与图3所示的第一像素电路21的工作过程是基本相同或相似的，因此可以参看结合图4以及图5A、图5B和图5C所描述的第一像素电路21的工作过程，此处不再赘述。
图8为图1中的显示像素单元30的另一种示意性框图。如图8所示，在显示像素单元30中，第二像素电路31包括第二复位电路350、第二数据写入电路360、第二驱动电路370、第二存储电路380和电压控制电路390。图8所示的显示像素单元30除了不包括感测电路以及包括电压控制电路之外，其余组成部分与图2所示的感测像素单元20是基本相同或相似的。
如图8所示，第二复位电路350连接至第二复位控制信号线RST2、第二复位电压端VINT2和第二驱动电路370的第一端，被配置为在第二复位控制信号的控制下将第二复位电压施加至第二驱动电路370的第一端以通过第二驱动电路370对第二发光元件32的第一端进行复位。
如图8所示，第二数据写入电路360连接至第二扫描信号线SCAN2、第二数据信号线DATA2和第二驱动电路370的控制端，被配置为在第二扫描信号的控制下将第二数据信号写入第二驱动电路370的控制端。
如图8所示，第二驱动电路370的第二端连接至第二发光元件32的第一端，第二驱动电路370被配置为在施加至第二驱动电路370的控制端的电压的控制下驱动第二发光元件32发光。
如图8所示，第二存储电路380连接至第二驱动电路370的控制端和接地端GND，被配置为存储第二数据信号并将其保持在第二驱动电路330的控制端。
如图8所示，电压控制电路390连接至第一电压端VDD、电压控制信号端EM和第二驱动电路370的第一端，被配置为在电压控制信号的控制下将第一电压施加至第二驱动电路370的第一端。
如图8所示，第二发光元件32的第一端连接至第二驱动电路370的第二端，第二发光元件32的第二端连接至公共电压端VCOM。
图9为图8所示的显示像素单元30的电路结构图。如图9所示，在显示像素单元30中，第二复位电路350包括第二复位晶体管Tr3，第二数据写入电路360包括第二数据写入晶体管Tw3，第二驱动电路370包括第二驱动晶体管Td3，第二存储电路380包括第二存储电容C3，电压控制电路390包括电压控制晶体管Tc。如图9所示，在显示像素单元30中，第二发光元件32包括第二OLED D2。图9所示的显示像素单元30的电路除了不包括感测晶体管以及包括电压控制晶体管之外，其余电路结构与图3所示的感测像素单元20是基本相同或相似的。
如图9所示，第二驱动电路370的控制端包括第二驱动晶体管Td3的栅极，第二驱动电路370的第一端包括第二驱动晶体管Td3的第一极，第二驱动电路370的第二端包括第二驱动晶体管Td3的第二极；第二发光元件32的第一端包括第二OLED D2的阳极，第二发光元件32的第二端包括第二OLED D2的阴极。
如图9所示，第二复位晶体管Tr3的栅极连接至第二复位控制信号线RST2以接收第二复位控制信号，第二复位晶体管Tr3的第一极连接至第二复位电压端VINT2以接收第二复位电压，第二复位晶体管Tr3的第二极连接至第二驱动晶体管Td3的第一极。
如图9所示，第二数据写入晶体管Tw3的栅极连接至第二扫描信号线SCAN2以接收第二扫描信号，第二数据写入晶体管Tw3的第一极连接至第二数据信号线DATA2以接收第二数据信号，第二数据写入晶体管Tw3的第二极连接至第二驱动晶体管Td3的栅极。
如图9所示，第二驱动晶体管Td3的栅极连接至第二数据写入晶体管Tw3的第二极，第二驱动晶体管Td3的第一极连接至第二复位晶体管Tr3的第二极和电压控制晶体管Tc的第二极，第二驱动晶体管Td3的第二极连接至第二OLED D2的阳极。
如图9所示，第二存储电容C3的第一端连接至第二数据写入晶体管Tw3的第二极和第二驱动晶体管Td3的栅极，第二存储电容C3的第二端连接至接地端GND。
如图9所示，电压控制晶体管Tc的栅极连接至电压控制信号端EM，电压控制晶体管Tc的第一极连接至第一电压端VDD，电压控制晶体管Tc的第二极连接至第二驱动晶体管Td2的第一极。
如图9所示，第二OLED D2的阳极连接至第二驱动晶体管Td2的第二极，第二OLEDD2的阴极连接至公共电压端VCOM。
图9中的第二像素电路31的工作过程包括复位阶段、数据写入阶段和发光阶段。下面以第二复位晶体管Tr3、第二数据写入晶体管Tw3、第二驱动晶体管Td3和电压控制晶体管Tc均采用N型晶体管为例，对图9所示的第二像素电路31的工作原理进行简单说明。
在复位阶段，第二复位晶体管Tr3被第二复位控制信号的高电平导通，第二复位电压通过第二复位晶体管Tr3施加至第二驱动晶体管Td3的第一极，以对第二OLED D2的阳极进行复位。
在数据写入阶段，第二数据写入晶体管Tw3被第二扫描信号的高电平导通，第二数据信号通过第二数据写入晶体管Tw3对第二存储电容C2进行充电，从而将第二数据信号存储在第二存储电容C3中，第二存储电容C3将存储的第二数据信号保持在第二驱动晶体管Td3的栅极。
在发光阶段，由于第二存储电容C3将存储的第二数据信号保持在第二驱动晶体管Td3的栅极，第二驱动晶体管Td3保持导通；同时，电压控制晶体管Tc被电压控制信号的高电平导通，第一电压通过电压控制晶体管Tc施加至第二驱动晶体管Td3的第一极，以驱动第二OLED D2发光。
对比参考图7和图9，图7所示的第二像素电路31，在复位阶段，第二复位电压直接通过第二复位晶体管Tr2施加至第二OLED D2的阳极以对第二OLED D2的阳极进行复位；图9所示的第二像素电路31，在复位阶段，第二复位电压是通过第二复位晶体管Tr3和第二驱动晶体管Td3施加至第二OLED D2的阳极以对第二OLED D2的阳极进行复位。此外，对比参考图7和图9，图7所示的第二像素电路31，在发光阶段，第一电压直接施加至第二驱动晶体管Td2的第一极以驱动第二OLED D2发光；图9所示的第二像素电路31，在发光阶段，第一电压是通过电压控制晶体管Tc施加在第二驱动晶体管Td3的第一极以驱动第二OLED D2发光。
需要说明的是，在本公开的实施例提供的显示基板中，多个显示像素单元30包括的多个第二像素电路31既可以全部采用图6和图7所示的第二像素电路31的结构，也可以全部采用图9和图10所示的第二像素电路31的结构，还可以部分采用图6和图7所示的第二像素电路31的结构并且部分采用图9和图10所示的第二像素电路31的结构，本公开的实施例对此不作限制。
需要说明的是，在本公开的实施例提供的显示基板中，多个虚拟像素单元包括的多个第三像素电路既可以全部采用图6和图7所示的第二像素电路31的结构，也可以全部采用图9和图10所示的第二像素电路31的结构，还可以部分采用图6和图7所示的第二像素电路31的结构并且部分采用图9和图10所示的第二像素电路31的结构，本公开的实施例对此不作限制。
需要说明的是，在本公开实施例中，第一电压端VDD可以为高电压源以输出恒定的高电压。第一复位电压端VINT1、第二复位电压端VINT2和公共电压端VCOM可以为低电压源以输出恒定的低电压，并且这里的高、低仅表示输入的电压之间的相对大小关系。
需要说明的是，在本公开实施例中，第一扫描信号的值和第二扫描信号的值可以相同，或者，第一扫描信号和第二扫描信号可以是同一扫描信号；第一数据信号的值和第二数据信号的值可以相同，或者，第一数据信号和第二数据信号可以是同一数据信号；第一复位控制信号的值和第二复位控制信号的值可以相同，或者，第一复位控制信号和第二复位控制信号可以是同一复位控制信号；第一复位电压的值和第二复位电压的值可以相同，或者，第一复位电压和第二复位电压可以是同一复位电压，本公开的实施例对此不作限制。
此外，需要说明的是，在本公开实施例中，例如，多个显示像素单元可以排布为Q1列，多个感测像素单元可以排布为Q2列，其中，Q1和Q2均为正整数，且例如Q1大于Q2。在一些示例中，可以固定抽取或者随机抽取在显示区内的Q2列显示像素单元所对应的Q2个第二数据信号，且将该Q2个第二数据信号分别作为与感测区的Q2列感测像素单元对应的Q2个第一数据信号，例如，Q2个第二数据信号与Q2列感测像素单元一一对应。在另一些示例中，每一列感测像素单元所对应的第一数据信号可以为在显示区内的多列显示像素单元(例如，10列或者100列显示像素单元)所对应的多个第二数据信号的平均值(例如，算术平均值)。需要说明的是，在本公开的实施例中，“第二数据信号”表示施加至显示像素单元的数据信号，而施加至不同显示像素单元的第二数据信号的值可以不相同；类似地，“第一数据信号”表示施加至感测像素单元的数据信号，而施加至不同感测像素单元的第一数据信号的值可以不相同。
在本公开的实施例提供的显示基板中，第二像素电路31除了不包括感测晶体管之外，其余结构与第一像素电路21是基本相同或相似的，也就是说，在向第一像素电路21和第二像素电路31写入相同的数据信号的情况下，电压感测器VSENS通过第一像素电路21感测到的第一发光元件22的第一端的电压可以相当于第二发光元件32的第一端的电压，因此根据感测到的第一发光元件22的第一端的电压以及第二发光元件32的第二端连接到的公共电压端所提供的公共电压，可以得到当前的第二发光元件32的第一端的电压与第二端的电压之间的实际电压差值，而根据温度传感器感测到的当前的显示基板的温度以及预设发光亮度，可以确定在当前的显示基板的温度下，与预设发光亮度对应的第二发光元件32的第一端的电压与第二端的电压之间的预设电压差值，若实际电压差值和预设电压差值不相同，则可以调节公共电压端所提供的公共电压的大小以改变第二发光元件32的第一端的电压与第二端的电压之间的实际电压差值，使得实际电压差值和预设电压差值相同，从而使得第二发光元件32的发光亮度与当前的显示基板的温度相对应。
本公开的实施例还提供另一种显示基板，该显示基板还包括遮光层，遮光层可以至少设置于衬底基板上的感测区内，且可以位于多个感测像素单元的远离衬底基板的一侧，遮光层被配置为遮挡从感测区的感测像素单元出射的光。
本公开的实施例提供的显示基板，通过在显示基板的感测区设置遮光层，从而提高感测区的光密度(optical density，OD)值，进而起到对感测区进行遮光的效果。
图10为本公开的实施例提供的另一种显示基板的示意性框图。
如图10所示，该显示基板还包括遮光层40，遮光层40和多个感测像素单元20一起设置在感测区11内，遮光层40设置在多个感测像素单元20的远离衬底基板10的一侧，遮光层40被配置为遮挡从感测区11的感测像素单元20出射的光。
需要说明的是，“从感测区11的感测像素单元20出射的光”表示从感测区11朝向用户观看侧出射的光。例如，感测区11的感测像素单元20出射的光包括多个感测像素单元20的第一发光元件22发射的光和多个感测像素单元20的第一像素电路21中的金属层反射的光。
此外，需要说明的是，本公开的实施例提供的显示基板还可以在显示区12以外的部分均设置有遮光层，也就是说，在感测区11和虚拟区13中均设置有遮光层。此时，在感测区11中设置的遮光层被配置为遮挡从感测区11的感测像素单元20出射的光，即遮挡感测像素单元20包括的第一发光元件22发射的光和第一像素电路21中的金属层反射的光；在虚拟区13中设置的遮光层被配置为遮挡从虚拟区13的虚拟像素单元出射的光，即遮挡虚拟像素单元包括的第三像素电路的金属层反射的光。
图11为本公开一些实施例提供的另一种显示基板的平面结构示意图。
如图11所示，衬底基板10上除了感测区和显示区12之外的所有区域均为虚拟区13。如图11所示，虚拟区13包围感测区和显示区12，感测区和显示区12不直接接触，例如，感测区和显示区12由虚拟区13的一部分间隔开。
例如，如图11所示，感测区和显示区12沿第一方向X排布。第二方向Y与第一方向X相互垂直。
例如，显示区12的形状可以为矩形，感测区11的形状也可以为矩形。显示区12的相邻两条边分别与第一方向X和第二方向Y平行，感测区11的相邻两条边也分别与第一方向X和第二方向Y平行。
例如，显示区12的分辨率(即尺寸)可以为2916*1104，也就是说，在第一方向X上，显示区12的长度是2916，在第二方向Y上，显示区12的长度是1104。
例如，感测区11的分辨率可以为24*1104，也就是说，在第一方向X上，感测区11的长度是24，在第二方向Y上，感测区11的长度是1104，即在第二方向Y上，显示区12的长度和感测区11的长度相同。
例如，如图11所示，对于虚拟区13，在第一方向X上，虚拟区13的在感测区和显示区12之间的部分的长度d1可以为6，虚拟区13的在感测区11和衬底基板10的边缘(图2中的左侧边缘)之间的部分的长度d2可以为3，虚拟区13的在显示区12和衬底基板10的边缘(图2中的右侧边缘)之间的部分的长度d3可以为3；在第二方向Y上，虚拟区13的在感测区11和衬底基板10的边缘(图2中的上侧边缘)之间的部分的长度d4可以为2，虚拟区13的在感测区11和衬底基板10的边缘(图2中的下侧边缘)之间的部分的长度d5也可以为2，虚拟区13的在显示区12和衬底基板10的边缘(图2中的上侧边缘)之间的部分的长度d6可以为2，虚拟区13的在显示区12和衬底基板10的边缘(图2中的下侧边缘)之间的部分的长度d7也可以为2。
需要说明的是，在本公开的实施例中，分辨率、尺寸、长度等的单位均是像素，例如，显示区12的分辨率可以为2916像素*1104像素。
图12A为本公开的实施例提供的另一种显示基板的一种截面结构示意图，图12B为本公开的实施例提供的另一种显示基板的另一种截面结构示意图，图12C为本公开的实施例提供的另一种显示基板的又一种截面结构示意图。
如图12A所示，在一些实施例中，遮光层40包括第一遮光彩膜层401，第一遮光彩膜层401在衬底基板10上的正投影覆盖感测区11。第一遮光彩膜层401在衬底基板10上的正投影的形状与感测区11的形状相同或基本相同。在一些示例中，感测区11位于第一遮光彩膜层401在衬底基板10上的正投影之内，也就是说，第一遮光彩膜层401在衬底基板10上的正投影的尺寸大于或等于感测区11的尺寸。例如，在一些示例中，感测区11与第一遮光彩膜层401在衬底基板10上的正投影彼此完全重叠，从而第一遮光彩膜层401在衬底基板10上的正投影的形状也可以为矩形，且第一遮光彩膜层401在衬底基板10上的正投影的尺寸可以为24*1104。
需要说明的是，第一遮光彩膜层401在衬底基板10上的正投影的形状还可以为梯形等合适的形状。这里，“形状相同或基本相同”是指两者都为同一类形状，但是并非指两者对应的边的比例相同。例如，当两者均为矩形时，各自的长宽比可以相同也可以不同，本公开的实施例对此不作限制。
这里，在本公开的实施例中，“正投影”是指元件沿垂直于衬底基板10的方向在平行于衬底基板10的平面内的投影，例如，“第一遮光彩膜层401的正投影”是指第一遮光彩膜层401沿垂直于衬底基板10的方向在平行于衬底基板10的平面内的投影。
例如，如图11和图12A所示，多个显示像素单元30可以包括第一显示像素单元301，第一显示像素单元301包括第一显示彩膜层3010。第一遮光彩膜层401和第一显示彩膜层3010具有相同的彩色滤光特性，例如，第一遮光彩膜层401和第一显示彩膜层3010通过同一构图工艺采用相同的滤光材料制备以使第一遮光彩膜层401和第一显示彩膜层3010具有相同的彩色滤光特性，从而在不增加工艺制程的基础上，即可制备第一遮光彩膜层401，从而实现对感测区11进行遮光的功能。此外，对于图12A所示的示例，由于遮光层40包括一层第一遮光彩膜层401，从而可以避免或减低彩膜(CF)制程造成的显示Mura的问题。
例如，在垂直于衬底基板10的方向上，第一遮光彩膜层401和第一显示彩膜层3010可以具有相同的厚度。
例如，第一遮光彩膜层401的远离衬底基板10的一侧为用户观看侧。
例如，在另一些示例中，如图12B所示，遮光层40还包括第二遮光彩膜层402，在垂直于衬底基板10的方向上，第一遮光彩膜层401位于第二遮光彩膜层402的远离衬底基板10的一侧，也就是说，第二遮光彩膜层402位于第一遮光彩膜层401和衬底基板10之间。
例如，第二遮光彩膜层402在衬底基板10上的正投影覆盖感测区11。第二遮光彩膜层402在衬底基板10上的正投影的形状与感测区11的形状相同或基本相同。在一些示例中，感测区11位于第二遮光彩膜层402在衬底基板10上的正投影之内，例如，感测区11与第二遮光彩膜层402在衬底基板10上的正投影彼此完全重叠，即第一遮光彩膜层401在衬底基板10上的正投影与第二遮光彩膜层402在衬底基板10上的正投影也彼此完全重叠，从而第二遮光彩膜层402在衬底基板10上的正投影的形状也可以为矩形，且第二遮光彩膜层402在衬底基板10上的正投影的尺寸也可以为24*1104。
例如，如图11和图12B所示，多个显示像素单元30还可以包括第二显示像素单元302，第二显示像素单元302包括第二显示彩膜层3020。第二遮光彩膜层402和第二显示彩膜层3020具有相同的彩色滤光特性，例如，第二遮光彩膜层402和第二显示彩膜层3020通过同一构图工艺采用相同的滤光材料制备以使第二遮光彩膜层402和第二显示彩膜层3020具有相同的彩色滤光特性，从而在不增加工艺制程的基础上，即可制备第一遮光彩膜层401和第二遮光彩膜层402，从而实现对感测区11进行遮光的功能。相对于仅在感测区11设置一层第一遮光彩膜层401，在感测区11设置第一遮光彩膜层401和第二遮光彩膜层402可以较好地对感测区11进行遮光，防止感测区11漏光。
例如，在垂直于衬底基板10的方向上，第二遮光彩膜层402和第二显示彩膜层3020可以具有相同的厚度。
例如，在又一些示例中，如图12C所示，遮光层40还可以包括第三遮光彩膜层403，在垂直于衬底基板10的方向上，第二遮光彩膜层402位于第三遮光彩膜层403的远离衬底基板10的一侧，也就是说，第三遮光彩膜层403位于第二遮光彩膜层402和衬底基板10之间，第二遮光彩膜层402位于第一遮光彩膜层401和第三遮光彩膜层403之间。
例如，第三遮光彩膜层403在衬底基板10上的正投影覆盖感测区11。第三遮光彩膜层403在衬底基板10上的正投影的形状与感测区11的形状相同或基本相同。在一些示例中，感测区11位于第三遮光彩膜层403在衬底基板10上的正投影之内，例如，感测区11与第三遮光彩膜层403在衬底基板10上的正投影彼此完全重叠，即第一遮光彩膜层401在衬底基板10上的正投影、第二遮光彩膜层402在衬底基板10上的正投影、第三遮光彩膜层403在衬底基板10上的正投影均彼此完全重叠，从而第三遮光彩膜层403在衬底基板10上的正投影的形状也可以为矩形，且第三遮光彩膜层403在衬底基板10上的正投影的尺寸也可以为24*1104。
例如，如图11和图12C所示，多个显示像素单元30还包括第三显示像素单元303，第三显示像素单元303包括第三显示彩膜层3030。第三遮光彩膜层403和第三显示彩膜层3030具有相同的彩色滤光特性，例如，第三遮光彩膜层403和第三显示彩膜层3030通过同一构图工艺采用相同的滤光材料制备以使第三遮光彩膜层403和第三显示彩膜层3030具有相同的彩色滤光特性，从而在不增加工艺制程的基础上，即可制备第一遮光彩膜层401、第二遮光彩膜层402和第三遮光彩膜层403，从而实现对感测区11进行遮光的功能。相对于仅在感测区11设置一层第一遮光彩膜层401或设置第一遮光彩膜层401和第二遮光彩膜层402的情况，在感测区11设置第一遮光彩膜层401、第二遮光彩膜层402和第三遮光彩膜层13可以更好地对感测区11进行遮光，防止感测区11漏光。
例如，在垂直于衬底基板10的方向上，第三遮光彩膜层403和第三显示彩膜层3030可以具有相同的厚度。
例如，在垂直于衬底基板10的方向上，第一遮光彩膜层401的厚度、第二遮光彩膜层402的厚度和第三遮光彩膜层13的厚度可以均相等。
例如，第一遮光彩膜层401、第二遮光彩膜层402和第三遮光彩膜层403为不同的彩膜层。第一显示彩膜层3010、第二显示彩膜层3020和第三显示彩膜层3030也为不同的彩膜层。
例如，第一遮光彩膜层401和第一显示彩膜层3010为相同颜色的彩膜层，第二遮光彩膜层402和第二显示彩膜层3020为相同颜色的彩膜层，第三遮光彩膜层233和第三显示彩膜层3030为相同颜色的彩膜层。在一些示例中，第一遮光彩膜层401和第一显示彩膜层3010均为蓝色彩膜层，也就是说，第一遮光彩膜层401和第一显示彩膜层3010均能遮挡红光、绿光等，而透过蓝光；第二遮光彩膜层402和第二显示彩膜层3020均为红色彩膜层，也就是说，第二遮光彩膜层402和第二显示彩膜层3020均能遮挡蓝光、绿光等，而透过红光；第三遮光彩膜层233和第三显示彩膜层3030均为绿色彩膜层，也就是说，第三遮光彩膜层233和第三显示彩膜层3030均能遮挡蓝光、红光等，而透过绿光。
又例如，在另一些示例中，第一遮光彩膜层401和第一显示彩膜层3010均为蓝色彩膜层，第二遮光彩膜层402和第二显示彩膜层3020为绿色彩膜层，第三遮光彩膜层233和第三显示彩膜层3030均为红色彩膜层。
需要说明的是，在又一些示例中，第一遮光彩膜层401和第一显示彩膜层3010可以均为红色彩膜层，第二遮光彩膜层402和第二显示彩膜层3020可以均为绿色彩膜层，第三遮光彩膜层233和第三显示彩膜层3030可以均为蓝色彩膜层；或者，第一遮光彩膜层401和第一显示彩膜层3010也可以均为绿色彩膜层，第二遮光彩膜层402和第二显示彩膜层3020也可以均为蓝色彩膜层，第三遮光彩膜层233和第三显示彩膜层3030也可以均为红色彩膜层等。本公开对此不作具体限制。
例如，第一遮光彩膜层401、第一显示彩膜层3010、第二遮光彩膜层402、第二显示彩膜层3020、第三遮光彩膜层233和第三显示彩膜层3030均位于封装层上，即位于封装层的远离衬底基板的一侧。
例如，下面将简单描述制备红色彩膜层、蓝色彩膜层和绿色彩膜层的工艺流程和工艺条件：首先进行预清洗的操作(Pre-clean)，然后手动涂胶，例如红色胶，涂红色胶的速度为450rpm/45秒(s)；在85℃的温度下对红色胶进行预烘烤(pre-bake)，预烘烤的时间为120s；对烘烤后的红色胶进行曝光处理(曝光剂量为120兆焦耳(mj))；对曝光后的红色胶进行显影处理，显影时间为180s；在90℃的温度下对显影后的红色胶再次进行烘烤(postbake)，烘烤时间为1800s，从而得到红色彩膜层；然后，再次涂胶，例如蓝色胶，涂蓝色胶的速度为1100rpm/25s；在85℃的温度下对蓝色胶进行预烘烤(pre-bake)，预烘烤的时间为120s；对烘烤后的蓝色胶进行曝光处理(曝光剂量为115mj)；对曝光后的蓝色胶进行显影处理，显影时间为61s；在90℃的温度下对显影后的蓝色胶再次进行烘烤(post bake)，烘烤时间为1800s，从而得到蓝色彩膜层；最后，再次涂胶，例如绿色胶，涂绿色胶的速度为1050rpm/20s；在85℃的温度下对绿色胶进行预烘烤(pre-bake)，预烘烤的时间为120s；对烘烤后的绿色胶进行曝光处理(曝光剂量为110mj)；对曝光后的绿色胶进行显影处理，显影时间为58s；在90℃的温度下对显影后的绿色胶再次进行烘烤(post bake)，烘烤时间为1800s，从而得到绿色彩膜层。
图13为本公开的实施例提供的另一种显示基板的又一种截面结构示意图。
例如，如图13所示，遮光层40可以包括黑色遮光层404，黑色遮光层404可以完全遮挡从感测区11的感测像素单元20出射的光。黑色遮光层404在衬底基板10上的正投影覆盖感测区11。在一些示例中，感测区11位于黑色遮光层404在衬底基板10上的正投影之内，例如，感测区11与黑色遮光层404在衬底基板10上的正投影彼此完全重叠，从而黑色遮光层404在衬底基板10上的正投影的形状也可以为矩形，且黑色遮光层404在衬底基板10上的正投影的尺寸也可以为24*1104。相对于在感测区11设置彩膜层(例如，第一遮光彩膜层401、第二遮光彩膜层402、第三遮光彩膜层403)的方式，在感测区11设置黑色遮光层404可以避免彩膜制程工艺造成的Mura问题。
例如，黑色遮光层404可以为黑矩阵。
例如，黑色遮光层404可以在制备第一显示彩膜层3010、第二显示彩膜层3020和第三显示彩膜层3030之前形成在衬底基板10上。
例如，在垂直于衬底基板10的方向上，黑色遮光层404的厚度可以与第一显示彩膜层3010、第二显示彩膜层3020和第三显示彩膜层3030中的任意一个的厚度相等。
再次参考图1，每个显示像素单元30可以包括第一像素电路31和第二发光元件32，第一像素电路31连接至第二发光元件32的第一端，且被配置为驱动第二发光元件32发光，该第二发光元件32被配置为发出白光。
例如，每个显示像素单元30中的第二发光元件32与显示彩膜层配合以发出不同颜色的光，显示彩膜层可以设置在第二发光元件32的远离衬底基板10的一侧。例如，若第一显示像素单元301中的第一显示彩膜层3010为蓝色彩膜层，则第一显示像素单元301中的第二发光元件发出的白光经过该第一显示彩膜层3010后得到蓝光，也就是说，第一显示像素单元301被配置为显示蓝光。若第二显示像素单元302中的第二显示彩膜层3020为红色彩膜层，则第二显示像素单元302中的第二发光元件发出的白光经过该第二显示彩膜层3020后得到红光，也就是说，第二显示像素单元302被配置为显示红光。若第三显示像素单元303中的第三显示彩膜层3030为绿色彩膜层，则第三显示像素单元303中的第二发光元件发出的白光经过该第三显示彩膜层3030后得到绿光，也就是说，第三显示像素单元303被配置为显示绿光。
例如，如图11所示，多个显示像素单元30沿第一方向X和第二方向Y阵列排布，第一方向X可以为多个显示像素单元30的行方向，第二方向Y可以为多个显示像素单元30的列方向。
例如，如图11所示，多个显示像素单元30采用BV3阵列排布方式排布在显示区12内。BV3阵列排布方式可以表示：在第一方向X上，奇数像素单元行中的各显示像素单元的排列方式与偶数像素单元行的各显示像素单元的排列方式不相同。如图11所示，例如，在奇数像素单元行中，显示像素单元的排列方式均为BRGBRG(即按照第一显示像素单元B、第二显示像素单元R、第三显示像素单元G、第一显示像素单元B、第二显示像素单元R、第三显示像素单元G的方式排列)；在偶数像素单元行中，显示像素单元的排列方式均为GBRGBR(即按照第三显示像素单元、第一显示像素单元、第二显示像素单元、第三显示像素单元、第一显示像素单元、第二显示像素单元的方式排列)。
例如，如图11所示，对于第一显示像素单元B，第一像素单元行的第一显示像素单元B和第三像素单元行的第一显示像素单元B均位于同一像素单元列中，第二像素单元行的第一显示像素单元B和第四像素单元行的第一显示像素单元B均位于同一像素单元列中，即相邻两像素单元行中的第一显示像素单元B错开排列。如图11所示，与第一显示像素单元B类似，相邻两像素单元行中的第二显示像素单元R也错开排列，相邻两像素单元行中的第三显示像素单元G也错开排列。例如，在第一像素单元行中，显示像素单元的排列方式为BRGBRG；在第二像素单元行中，显示像素单元的排列方式为GBRGBR；而在第三像素单元行中，显示像素单元的排列方式为BRGBRG，而在第四像素单元行中，显示像素单元的排列方式为GBRGBR。
需要说明的是，“排列方式”表示不同颜色的显示像素单元的排列方式。
本公开的实施例还提供一种显示面板，包括本公开的前述任一实施例提供的显示基板。
例如，显示面板可以为矩形面板、圆形面板、椭圆形面板或多边形面板等。另外，显示面板不仅可以为平面面板，也可以为曲面面板，甚至球面面板。例如，显示面板还可以具备触控功能，即显示面板可以为触控显示面板。
例如，显示面板可以应用于硅基OLED显示装置，例如，可以应用在虚拟现实设备或增强显示设备中，当然，也可以应用于其他类型的显示装置，本公开的实施例对此不作限制。
本公开实施例提供的显示面板具有与本公开前述实施例提供的显示基板相同或相似的有益效果，由于显示基板在前述实施例中已经进行了详细说明，此处不再赘述。
本公开实施例还提供一种用于前述实施例的显示基板的调压方法。
图14为本公开的实施例提供的一种显示基板的调压方法的流程图。如图14所示，该显示基板的调压方法可以包括：
S10：通过第一像素电路控制电压感测器感测第一发光元件的第一端的电压。
S20：基于显示基板的温度、预设发光亮度以及感测到的第一发光元件的第一端的电压，调节第二发光元件的第二端的电压。
例如，在步骤S10中，通过第一像素电路感测第一发光元件的第一端的电压可以包括：
S110：复位阶段，通过第一复位电路将第一复位电压施加至第一发光元件的第一端以对第一发光元件的第一端进行复位。
S120：数据写入阶段，通过第一数据写入电路将第一数据信号写入第一驱动电路的控制端。
S130：发光阶段，通过第一驱动电路驱动第一发光元件发光。
S140：感测阶段，通过感测电路感测第一发光元件的第一端的电压。
关于本公开的实施例提供的显示基板的调压方法的详细描述以及技术效果可以参考显示基板的实施例中的相应描述，这里不再赘述。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种显示基板，包括衬底基板，所述衬底基板为硅基板，包括显示区、感测区和虚拟区；至少部分所述虚拟区位于所述显示区和所述感测区之间；
在所述感测区内设有多个感测像素单元，所述多个感测像素单元中的至少一个包括第一发光元件和第一像素电路，所述第一像素电路连接至所述第一发光元件的第一端以及电压感测器，且被配置为驱动所述第一发光元件发光、以及控制所述电压感测器感测所述第一发光元件的第一端的电压；
在所述显示区内设有多个显示像素单元，所述多个显示像素单元中的至少一个包括第二像素电路和第二发光元件，所述第二像素电路连接至所述第二发光元件的第一端，且被配置为驱动所述第二发光元件发光以显示图像；
在所述虚拟区内设有多个虚拟像素单元，所述多个虚拟像素单元中的至少一个包括第三像素电路和第三发光元件，所述第三像素电路与所述第二像素电路相同，所述第三发光元件与所述第二发光元件相同，所述第三像素电路不与所述第三发光元件连接；
所述第一发光元件的第二端、所述第二发光元件的第二端和所述第三发光元件的第二端成一体结构；所述一体结构连接至公共电压端，且至少覆盖所述显示区、所述感测区、以及位于所述显示区和所述感测区之间的至少部分所述虚拟区。
2.如权利要求1所述的显示基板，其中，所述第一像素电路包括第一数据写入电路、第一驱动电路和第一存储电路；其中，
所述第一数据写入电路连接至所述第一驱动电路的控制端，被配置为在第一扫描信号的控制下将第一数据信号写入所述第一驱动电路的控制端；
所述第一驱动电路的第二端连接至所述第一发光元件的第一端，所述第一驱动电路被配置为在施加至所述第一驱动电路的控制端的电压的控制下驱动所述第一发光元件发光；
所述第一存储电路连接至所述第一驱动电路的控制端，被配置为存储所述第一数据信号并将其保持在所述第一驱动电路的控制端；
所述第二像素电路包括第二数据写入电路、第二驱动电路和第二存储电路；其中，
所述第二数据写入电路连接至所述第二驱动电路的控制端，被配置为在第二扫描信号的控制下将第二数据信号写入所述第二驱动电路的控制端；
所述第二驱动电路的第二端连接至所述第二发光元件的第一端，所述第二驱动电路被配置为在施加至所述第二驱动电路的控制端的电压的控制下驱动所述第二发光元件发光；
所述第二存储电路连接至所述第二驱动电路的控制端，被配置为存储所述第二数据信号并将其保持在所述第二驱动电路的控制端。
3.如权利要求2所述的显示基板，其中，所述第一像素电路还包括第一复位电路；所述第一复位电路连接至所述第一发光元件的第一端，被配置为在第一复位控制信号的控制下将第一复位电压施加至所述第一发光元件的第一端以对所述第一发光元件的第一端进行复位；
所述第二像素电路还包括第二复位电路；所述第二复位电路被配置为在第二复位控制信号的控制下利用第二复位电压对所述第二发光元件的第一端进行复位。
4.如权利要求 3所述的显示基板，其中，所述第二复位电路连接至所述第二发光元件的第一端，被配置为在第二复位控制信号的控制下将第二复位电压施加至所述第二发光元件的第一端以对所述第二发光元件的第一端进行复位。
5.如权利要求 3所述的显示基板，其中，所述第二复位电路连接至所述第二驱动电路的第一端，被配置为在第二复位控制信号的控制下将第二复位电压施加至所述第二驱动电路的第一端以通过所述第二驱动电路对所述第二发光元件的第一端进行复位。
6.如权利要求 5所述的显示基板，其中，所述第二像素电路还包括电压控制电路，
所述电压控制电路连接至所述第二驱动电路的第一端，被配置为在电压控制信号的控制下将第一电压施加至所述第二驱动电路的第一端。
7.如权利要求3所述的显示基板，其中，所述第一数据写入电路包括第一数据写入晶体管，所述第一驱动电路包括第一驱动晶体管，所述第一存储电路包括第一存储电容，所述第一复位电路包括第一复位晶体管；
所述第一驱动电路的控制端包括所述第一驱动晶体管的栅极，所述第一驱动电路的第一端包括所述第一驱动晶体管的第一极，所述第一驱动电路的第二端包括所述第一驱动晶体管的第二极；
所述第一数据写入晶体管的栅极接收所述第一扫描信号，所述第一数据写入晶体管的第一极接收所述第一数据信号，所述第一数据写入晶体管的第二极连接至所述第一驱动晶体管的栅极；
所述第一存储电容的第一端连接至所述第一驱动晶体管的栅极，所述第一存储电容的第二端连接至所述第一驱动晶体管的第二极；
所述第一复位晶体管的栅极接收所述第一复位控制信号，所述第一复位晶体管的第一极接收所述第一复位电压，所述第一复位晶体管的第二极连接至所述第一驱动晶体管的第二极。
8.如权利要求4所述的显示基板，其中，所述第二数据写入电路包括第二数据写入晶体管，所述第二驱动电路包括第二驱动晶体管，所述第二存储电路包括第二存储电容，所述第二复位电路包括第二复位晶体管；
所述第二驱动电路的控制端包括所述第二驱动晶体管的栅极，所述第二驱动电路的第一端包括所述第二驱动晶体管的第一极，所述第二驱动电路的第二端包括所述第二驱动晶体管的第二极；
所述第二数据写入晶体管的栅极接收所述第二扫描信号，所述第二数据写入晶体管的第一极接收所述第二数据信号，所述第二数据写入晶体管的第二极连接至所述第二驱动晶体管的栅极；
所述第二存储电容的第一端连接至所述第二驱动晶体管的栅极，所述第二存储电容的第二端连接至所述第二驱动晶体管的第二极；
所述第二复位晶体管的栅极接收所述第二复位控制信号，所述第二复位晶体管的第一极接收所述第二复位电压，所述第二复位晶体管的第二极连接至所述第二驱动晶体管的第二极。
9.如权利要求6所述的显示基板，其中，所述第二数据写入电路包括第二数据写入晶体管，所述第二驱动电路包括第二驱动晶体管，所述第二存储电路包括第二存储电容，所述第二复位电路包括第二复位晶体管，所述电压控制电路包括电压控制晶体管；
所述第二驱动电路的控制端包括所述第二驱动晶体管的栅极，所述第二驱动电路的第一端包括所述第二驱动晶体管的第一极，所述第二驱动电路的第二端包括所述第二驱动晶体管的第二极；
所述第二数据写入晶体管的栅极接收所述第二扫描信号，所述第二数据写入晶体管的第一极接收所述第二数据信号，所述第二数据写入晶体管的第二极连接至所述第二驱动晶体管的栅极；
所述第二存储电容的第一端连接至所述第二驱动晶体管的栅极，所述第二存储电容的第二端连接至接地端；
所述第二复位晶体管的栅极接收所述第二复位控制信号，所述第二复位晶体管的第一极接收所述第二复位电压，所述第二复位晶体管的第二极连接至所述第二驱动晶体管的第一极；
所述电压控制晶体管的栅极接收所述电压控制信号，所述电压控制晶体管的第一极接收所述第一电压，所述电压控制晶体管的第二极连接至所述第二驱动晶体管的第一极。
10.如权利要求1-3中任一项所述的显示基板，其中，所述第一像素电路还包括感测电路；
所述感测电路连接至所述第一发光元件的第一端，被配置为在感测控制信号的控制下控制所述电压感测器感测所述第一发光元件的第一端的电压。
11.如权利要求10所述的显示基板，其中，所述感测电路包括感测晶体管，
所述感测晶体管的栅极接收所述感测控制信号，所述感测晶体管的第一极连接至所述电压感测器，所述感测晶体管的第二极连接至所述第一发光元件的第一端。
12.如权利要求1所述的显示基板，其中，所述感测区、至少部分所述虚拟区和所述显示区沿第一方向依次排布；
在所述第一方向上，所述感测区的尺寸介于所述显示区的尺寸和至少部分所述虚拟区的尺寸之间。
13.如权利要求1所述的显示基板，还包括调节电路，其中，所述调节电路被配置为基于感测到的所述第一发光元件的第一端的电压以及所述显示基板的温度和预设发光亮度，调节所述公共电压端提供的电压。
14.如权利要求1所述的显示基板，还包括遮光层，其中，所述遮光层至少设置于所述感测区内，且所述遮光层位于所述多个感测像素单元的远离所述衬底基板的一侧，所述遮光层被配置为遮挡从所述感测区的感测像素单元出射的光。
15.如权利要求14所述的显示基板，其中，所述遮光层包括第一遮光彩膜层、第二遮光彩膜层和第三遮光彩膜层，
在垂直于所述衬底基板的方向上，所述第一遮光彩膜层、所述第二遮光彩膜层、所述第三遮光彩膜层依次设置在远离所述衬底基板的一侧，所述第一遮光彩膜层、所述第二遮光彩膜层和所述第三遮光彩膜层的重叠区域在所述衬底基板上的正投影覆盖所述感测区；
所述多个显示像素单元包括第一显示像素单元、第二显示像素单元和第三显示像素单元，所述第一显示像素单元包括第一显示彩膜层，所述第二显示像素单元包括第二显示彩膜层，所述第三显示像素单元包括第三显示彩膜层，
所述第一遮光彩膜层和所述第一显示彩膜层具有相同的彩色滤光特性，所述第二遮光彩膜层和所述第二显示彩膜层具有相同的彩色滤光特性，所述第三遮光彩膜层和所述第三显示彩膜层具有相同的彩色滤光特性。
16.如权利要求14所述的显示基板，其中，所述遮光层包括黑色遮光层，在垂直于所述衬底基板的方向上，所述黑色遮光层在所述衬底基板上的正投影覆盖所述感测区。
17.如权利要求14-16任一项所述的显示基板，其中，所述遮光层还设置于所述虚拟区内，且所述遮光层位于所述多个虚拟像素单元的远离所述衬底基板的一侧，所述遮光层被配置为遮挡从所述虚拟区的虚拟像素单元出射的光。
18.如权利要求1所述的显示基板，其中，所述第一发光元件与所述第二发光元件相同或者不同；
所述第一像素电路与所述第二像素电路相同或者不同。
19.一种显示面板，包括权利要求1-18中任一项所述的显示基板。
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