CN112820719A - 半导体装置以及半导体装置的制造方法 - Google Patents

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Abstract

半导体装置以及半导体装置的制造方法。一种半导体装置包括：单元阵列，其包括源极结构；外围电路；互连结构，其位于单元阵列和外围电路之间并且电联接到外围电路；以及去耦结构，其被配置为防止单元阵列与互连结构之间出现的耦合电容器。

Description

半导体装置以及半导体装置的制造方法
技术领域
各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体装置及其制造方法。
背景技术
不管电源开还是关，非易失性存储器装置保留所存储的数据。很难增加在基板上方以单层形成存储器单元的二维非易失性存储器装置的集成密度。因此，已提出了三维非易失性存储器装置，其中存储器单元在基板上方在垂直方向上层叠。
三维非易失性存储器装置可包括彼此之间交替层叠的层间绝缘层和栅电极以及穿过其的沟道层，并且存储器单元沿着沟道层层叠。已开发各种结构和制造方法以改进三维非易失性存储器装置的操作可靠性。
发明内容
根据实施方式，一种半导体装置可包括：单元阵列，其包括源极结构；外围电路；互连结构，其位于单元阵列和外围电路之间并且电联接到外围电路；以及去耦结构，其位于单元阵列和互连结构之间并且具有电浮置状态。
根据实施方式，一种半导体装置可包括：源极结构，其包括第一表面和第二表面，该第二表面在第一表面的相反侧；单元层叠结构，其位于源极结构的第一表面上；第一互连结构，其位于源极结构的第二表面上；以及去耦结构，其位于源极结构和第一互连结构之间并且具有网格形状。
根据实施方式，一种制造半导体装置的方法可包括以下步骤：形成外围电路；形成电联接到外围电路的第一互连结构；在第一互连结构上形成具有电浮置状态的去耦结构；以及在去耦结构上形成单元阵列。
根据实施方式，一种制造半导体装置的方法可包括以下步骤：形成外围电路；形成电联接到外围电路的第一互连结构；在第一互连结构上形成具有网格形状的去耦结构；以及在去耦结构上形成单元阵列。
附图说明
图1A至图1C是示出根据本公开的实施方式的半导体装置的结构的图。
图2A至图2D是示出根据本公开的实施方式的半导体装置的结构的图。
图3A至图3F是示出根据本公开的实施方式的半导体装置的制造方法的图。
图4是示出根据本公开的实施方式的存储器系统的配置的框图。
图5是示出根据本公开的实施方式的存储器系统的配置的框图。
图6是示出根据本公开的实施方式的计算系统的配置的框图。
图7是示出根据本公开的实施方式的计算系统的框图。
具体实施方式
仅示出根据本说明书中所公开的概念的实施方式的示例的具体结构或功能描述以描述根据所述概念的实施方式的示例，根据所述概念的实施方式的示例可通过各种形式实现，但是描述不限于本说明书中所描述的实施方式的示例。
将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不脱离本公开的教导的情况下，一些实施方式中的第一元件在其它实施方式中可被称为第二元件。
此外，将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。
本公开的各种实施方式提供了一种具有稳定的结构和改进的特性的半导体装置及其制造方法。
图1A至图1C是示出根据本公开的实施方式的半导体装置的结构的图。
参照图1A至图1C，半导体装置可包括单元阵列CA、第一互连结构IC1和去耦结构DC。另外，半导体装置还可包括基板10、外围电路PC、第二互连结构IC2和层间绝缘层IL中的至少一个。
单元阵列CA可包括存储数据的存储器单元。单元阵列CA可包括源极线、位线BL以及全部联接在源极线和位线BL之间的存储器串。源极线可以是源极结构SR。源极结构SR可以是包括形成为单层或多层的杂质区域或导电层的基板。位线BL可以是金属布线。源极结构SR可包括第一表面SF1和第二表面SF2，第二表面SF2在第一表面SF1的相反侧。
层叠结构ST可位于源极结构SR和位线BL之间。层叠结构ST可位于源极结构SR的第一表面SF1上。层叠结构ST可以是具有多个存储器单元的单元结构。
层叠结构ST可包括以交替方式层叠的导电层21和绝缘层22。沟道结构23可穿过层叠结构ST。沟道结构23可包括沟道层以及插置在沟道层和导电层21之间的数据存储层。沟道层可联接在源极结构SR和位线BL之间。数据存储层可包括浮栅、电荷俘获材料、多晶硅、氮化物、纳米结构、可变电阻材料和相变材料。沟道层可具有管形状，并且可包括间隙填充绝缘层。
存储器单元或选择晶体管可位于导电层21和沟道结构23之间的互连处。因此，至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管可沿着沟道结构23层叠。另外，共享沟道结构23的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管可形成单个存储器串。源极结构SR与存储器串之间的连接可由源极选择晶体管控制。位线BL与存储器串之间的连接可由漏极选择晶体管控制。
外围电路PC可包括驱动单元阵列CA的电路。外围电路PC可包括晶体管TR、电容器、寄存器、电压发生器、基准电压生成电路等。晶体管TR可位于基板10上。晶体管TR可包括栅极绝缘层12和栅电极13。杂质区域11可形成在基板10中。杂质区域11可具有可包括N型阱、P型阱等的三阱结构。
与单元阵列CA相比，外围电路PC可位于不同的水平处。外围电路PC可位于单元阵列CA上方或下方。
第一互连结构IC1可电联接到外围电路PC。第一互连结构IC1可包括接触插塞15、引线14等。第一互连结构IC1可位于单元阵列CA和外围电路PC之间。第一互连结构IC1可位于源极结构SR和外围电路PC之间。第一互连结构IC1可位于源极结构SR的第二表面SF2上。
引线14可布置成多个层。具体地，位于多个不同的层中的引线14可通过接触插塞15彼此电联接。引线14中的至少一个可形成为提供基准电压，并且可联接到基准电压生成电路。例如，位于最上水平处的引线14_U可联接到基准电压生成电路。
第二互连结构IC2可电联接到单元阵列CA，并且可包括接触插塞25和引线24。第二互连结构IC2可位于单元阵列CA上方。层叠结构ST可位于第二互连结构IC2和第一互连结构IC1之间。
引线24可布置成多个层。具体地，位于多个不同的层中的引线24可通过接触插塞25彼此电联接。接触插塞25中的至少一个可电联接到导电层21。接触插塞25之一可穿过层叠结构ST和去耦结构DC以便电联接到第一互连结构IC1。
可提供去耦结构DC以阻挡邻近结构之间的电干扰。例如，去耦结构DC可防止相邻结构之间的耦合电容器。去耦结构DC可包括导电材料。具体地，去耦结构DC可包括多晶硅或诸如钨的金属。另外，去耦结构DC可包括多个导电图案以实现结构灵活性并有效地阻挡耦合电容器。去耦结构DC的形状将在下面参照图2A至图2D来描述。
去耦结构DC可位于单元阵列CA和外围电路PC之间。去耦结构DC也可位于源极结构SR和第一互连结构IC1之间。去耦结构DC可位于源极结构SR的第二表面SF2上。去耦结构DC可防止源极结构SR和第一互连结构IC1之间的耦合电容器。
当执行存储器操作(例如，编程操作、读操作或擦除操作)时，施加到源极结构SR的电压可变化。另外，由于源极结构SR和第一互连结构IC1之间的耦合电容器，第一互连结构IC1的电压可变化。例如，包括在第一互连结构IC1中的引线14当中的供应基准电压的引线的电压可变化。结果，施加到电路的基准电压的电压电平可变化。
当供应基准电压的引线最靠近源极结构SR时，这些电压变化可能更糟。当供应基准电压的引线是最上引线14_U时，可基于源极结构SR的电压变化而存在更大的电干扰。另外，存储器操作所需的内部电压可能无法作为恒定值输出，导致半导体装置错误地操作或者半导体装置的可靠性劣化。因此，通过将去耦结构DC放置在源极结构SR和第一互连结构IC1之间，可防止源极结构SR和最上引线14_U之间的耦合电容器。
根据实施方式，去耦结构DC可具有电浮置状态。参照图1A，去耦结构DC可包括导电图案16A，并且导电图案16A可形成在层间绝缘层IL中。因此，由于层间绝缘层IL，导电图案16A可与邻近结构电绝缘。去耦结构DC可与源极结构SR、位线BL和第一互连结构IC1电绝缘。另外，去耦结构DC可与第二互连结构IC2电绝缘。浮置的去耦结构DC的电压变化可小于源极结构SR，以使得可稳定地维持第一互连结构IC1的电压电平，特别是最上引线14_U的电压电平。
根据实施方式，去耦结构DC可联接到接地线。参照图1B，去耦结构DC可包括导电图案16B，并且第二互连结构IC2可包括接地线24_G。另外，导电图案16B可电联接到接地线24_G，并且接地电压可通过接地线24_G施加到导电图案16B。因此，不管源极结构SR的电压变化如何，去耦结构DC可维持接地电压，并且可更稳定地维持最上引线14_U的电压电平。在其它实施方式中，第一互连结构IC1可包括接地线。根据实施方式，半导体装置还可包括屏障层。参照图1C，半导体装置还可包括位于导电图案16C和第一互连结构IC1之间的第一屏障层17。半导体装置还可包括位于导电图案16C和源极结构SR之间的第二屏障层18。半导体装置还可包括第一屏障层17和第二屏障层18二者。
第一屏障层17可以是在制造工艺期间使用的蚀刻停止层。第一屏障层17可包括与层间绝缘层IL相比具有更高蚀刻选择性的材料。层间绝缘层IL可包括氧化物，并且第一屏障层17可包括氮化物。
第二屏障层18可以是用于在制造工艺期间保护去耦结构DC的保护层。当去耦结构DC包括诸如钨的金属并且层间绝缘层IL包括氧化物时，去耦结构DC可能由于与层间绝缘层IL的接触而被氧化或损坏。因此，通过将第二屏障层18插置在导电图案16C和层间绝缘层IL之间，可防止去耦结构DC的氧化或损坏。第二屏障层18可包括没有氧原子的材料。相反，第二屏障层18可包括氮化物。
去耦结构DC可包括导电图案16C。绝缘层19可填充在导电图案16C之间。各个导电图案16C可包括第一表面S1和第二表面S2，第二表面S2在第一表面S1的相反侧。第一表面S1可面对第一互连结构IC1，并且第二表面S2可面对源极结构SR。第一屏障层17可与第一表面S1接触，并且第二屏障层18可与第二表面S2接触。
根据上述结构，可通过去耦结构DC来防止邻近结构之间的电干扰。去耦结构DC可防止源极结构SR和第一互连结构IC1之间的耦合电容器。通过将去耦结构DC电浮置或者将接地电压施加到去耦结构DC，可更有效地屏蔽电干扰。因此，去耦结构DC可防止错误操作或者可防止不可靠性。
图2A至图2D是示出根据本公开的实施方式的半导体装置的结构的图。参照图2A至图2D描述去耦结构DC的形状。
参照图2A至图2D，根据实施方式，去耦结构DC可具有网格形状。可通过对导电层进行构图或者通过使用镶嵌工艺来形成去耦结构DC。
去耦结构DC可包括第一导电图案P1和第二导电图案P2，第二导电图案P2与第一导电图案P1交叉。第一导电图案P1可布置在第一方向I上。第一导电图案P1可被布置为间隔开基本上相同的距离或不同的距离。第一导电图案P1可在与第一方向I交叉的第二方向II上平行延伸。第二导电图案P2可布置在第二方向II上。第二导电图案P2可被布置为间隔开基本上相同的距离或不同的距离。第二导电图案P2可在与第二方向II交叉的第一方向I上平行延伸。
去耦结构DC可包括在第一导电图案P1和第二导电图案P2之间形成在网格形状内的开口OP1。开口OP1可布置在第一方向I和第二方向II上。绝缘层19可形成在开口OP中。绝缘层19可以是用于形成去耦结构DC的模具。
作为参考，如图1A至图1C所示，第二互连结构IC2可包括穿过去耦结构DC以便电联接到第一互连结构IC1的接触插塞。接触插塞可位于与去耦结构DC的开口OP1对应的位置处。换言之，接触插塞可通过开口OP1中的至少一个电联接到第一互连结构IC1。
参照图2A，第一导电图案P1可在第一方向I上间隔开第一距离W1。第二导电图案P2可在第二方向II上间隔开第二距离W2。第一距离W1和第二距离W2可基本上相同。各个开口OP1可具有正方形横截面。
另外，去耦结构DC的横截面积可大于源极结构SR的横截面积。包括开口OP1的去耦结构DC所覆盖的面积可大于源极结构SR。例如，去耦结构DC在第一方向I上的宽度W3可大于源极结构SR在第一方向I上的宽度W4。另外，去耦结构DC在第二方向II上的宽度W5可大于源极结构SR在第二方向II上的宽度W6。
参照图2B，去耦结构DC可具有与源极结构SR基本上相同的面积。包括开口OP1的去耦结构DC所覆盖的面积可与源极结构SR基本上相同。例如，去耦结构DC在第一方向I上的宽度W3可与源极结构SR在第一方向I上的宽度W4基本上相同。另外，去耦结构DC在第二方向II上的宽度W5可大于源极结构SR在第二方向II上的宽度W6。
参照图2C，在去耦结构DC中，第一导电图案P1之间的第一距离W1可大于第二导电图案P2之间的第二距离W2。各个开口OP1可具有第一方向I上的长度大于第二方向II上的长度的矩形横截面。
参照图2D，在去耦结构DC中，第二导电图案P2之间的第二距离W2可大于第一导电图案P1之间的第一距离W1。各个开口OP1可具有第二方向II上的长度大于第一方向I上的长度的矩形横截面。
根据上述结构，去耦结构DC可具有网格形状。与没有开口OP1的板形状相比，包括开口OP1的去耦结构DC的网格形状可在结构上灵活。因此，即使当芯片弯曲时，去耦结构DC也可避免损坏或分离。
由于去耦结构DC具有网格形状，所以去耦结构DC可覆盖与源极结构SR对应的更大面积。因此，不管第一互连结构IC1的形状如何，如图1A至图1C所示，可防止耦合电容器。例如，不管最上引线的布置或其延伸的方向如何，可防止源极结构SR和最上引线14_U之间的耦合电容器。另外，去耦结构DC的网格形状可改变为各种形式。可通过考虑源极结构SR、第一互连结构IC1和最上引线14_U的布置、形状和面积来优化网格形状。
图3A至图3F是示出根据本公开的实施方式的半导体装置的制造方法的图。在以下描述中，为了简明起见，上面讨论的特定元件的描述被省略。
参照图3A，可在基板30上方形成外围电路PC、第一互连结构IC1和第一层间绝缘层36。基板30可包括杂质区域31。外围电路PC可形成在基板30上。外围电路PC可包括晶体管TR。晶体管TR可包括栅极绝缘层32和栅电极33。第一互连结构IC1可电联接到外围电路PC。第一互连结构IC1可包括引线34和接触插塞35。
外围电路PC和第一互连结构IC1可形成在第一层间绝缘层36中。第一层间绝缘层36可包括诸如氧化物或氮化物的绝缘材料。第一层间绝缘层36可以是单个层或多个层。
参照图3B至图3D，可在第一层间绝缘层36上形成去耦结构DC。可通过对导电层进行构图或者通过使用镶嵌工艺来形成去耦结构DC。根据实施方式，描述利用镶嵌工艺形成去耦结构DC的方法。
首先，参照图3B，可在第一层间绝缘层36上形成第二层间绝缘层37。第二层间绝缘层37可包括诸如氧化物的绝缘材料。可在第二层间绝缘层37上形成第一屏障层38，并且可在第一屏障层38上形成绝缘材料39。第一屏障层38可包括与绝缘材料39相比具有更高蚀刻选择性的材料。第一屏障层38可包括氮化物，并且绝缘材料39可包括氧化物。
参照图3C，可通过对绝缘材料39进行构图来形成绝缘层39A。绝缘层39A可以是用于形成去耦结构的模具。例如，在绝缘材料39上形成掩模图案(未示出)之后，可使用掩模图案作为蚀刻屏障来蚀刻绝缘材料39。当绝缘材料39被蚀刻时，第一屏障层38可用作蚀刻停止层。结果，可形成包括开口OP2的绝缘层39A，并且开口OP2可在网格形状内。
参照图3D，可在开口OP2中形成导电层40。例如，在形成导电材料以填充开口OP2之后，可将导电材料平坦化以形成导电层40。导电层40可包括多晶硅或诸如钨的金属。
导电层40可具有与开口OP2对应的形状。导电层40可具有网格形状。例如，导电层40可包括第一导电图案以及与第一导电图案交叉的第二图案。可使用沉积工艺来形成导电层40的导电材料，并且可使用化学机械抛光(CMP)工艺来执行平坦化工艺。因此，可形成去耦结构DC和导电层40。
参照图3E，可在去耦结构DC上形成第二屏障层41。第二屏障层41可以是在后续工艺期间保护导电层40的保护层。为了防止去耦结构DC的氧化，第二屏障层41可能不包括氧原子。相反，第二屏障层41可包括氮化物。
可在第二屏障层41上形成第二层间绝缘层42。第二层间绝缘层42可包括诸如氧化物和氮化物的绝缘材料。在第二屏障层41上沉积绝缘材料之后，可将绝缘材料平坦化以形成第二层间绝缘层42。
参照图3F，可在第二层间绝缘层42上形成单元阵列CA、第二互连结构IC2和第三层间绝缘层50。单元阵列CA可包括源极结构43、层叠结构ST、沟道结构44和位线47。层叠结构ST可包括彼此之间交替层叠的导电层45和绝缘层46。第二互连结构IC2可电联接到单元阵列CA。第二互连结构IC2可包括引线48和接触插塞49。
单元阵列CA和第二互连结构IC2可形成在第三层间绝缘层50中。第三层间绝缘层50可包括诸如氧化物或氮化物的绝缘材料。第三层间绝缘层50可以是单个层或多个层。
包括在第二互连结构IC2中的引线48和接触插塞49的至少一部分可穿过去耦结构DC以便电联接到第一互连结构IC1。引线48和接触插塞49的至少一部分可电联接到去耦结构DC。例如，接地线48_G可电联接到去耦结构DC。
根据上述制造方法，可形成具有网格形状的去耦结构DC。另外，去耦结构DC的形状可基于模具的形状而不同。
图4是示出根据本公开的实施方式的存储器系统1000的配置的框图。
如图4所示，根据实施方式的存储器系统1000可包括存储器装置1200和控制器1100。
存储器装置1200可用于存储诸如文本、图形和软件代码的各种类型的数据。存储器装置1200可以是非易失性存储器装置。另外，存储器装置1200可具有上面参照图1A至图3F所描述的结构，并且可通过上面参照图1A至图3F所描述的制造方法来制造。根据实施方式，存储器装置1200可包括：单元阵列，其包括源极结构；外围电路；互连结构，其位于单元阵列和外围电路之间并且电联接到外围电路；以及去耦结构，其位于单元阵列和互连结构之间并且具有电浮置状态。由于存储器装置1200按照如上所述的相同方式配置和制造，所以将省略其详细描述。
控制器1100可联接到主机和存储器装置1200，并且可被配置为响应于来自主机的请求而访问存储器装置1200。例如，控制器1100可控制存储器装置1200的读操作、写操作、擦除操作和后台操作。
控制器1100可包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、错误纠正块(ECC)电路1140和存储器接口1150。
RAM 1110可用作CPU 1120的操作存储器、存储器装置1200与主机之间的高速缓存存储器以及存储器装置1200与主机之间的缓冲存储器。作为参考，RAM 1110可由静态随机存取存储器(SRAM)、只读存储器(ROM)等代替。
CPU 1120可控制控制器1100的总体操作。例如，CPU 1120可操作存储在RAM1110中的诸如闪存转换层(FTL)的固件。
主机接口1130可与主机接口。例如，控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-e)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子器件(IDE)协议、私有协议等的各种接口协议中的至少一种来与主机通信。
ECC电路1140可使用纠错码(ECC)来检测并纠正从存储器装置1200读取的数据中的错误。
存储器接口1150可与存储器装置1200接口。例如，存储器接口1150可包括NAND接口或NOR接口。
作为参考，控制器1100还可包括暂时存储数据的缓冲存储器(未示出)。缓冲存储器可用于暂时地存储要从主机接口1130传送到外部装置的数据，或者要从存储器接口1150传送到存储器装置1200的数据。另外，控制器1100还可包括存储用于与主机接口的代码数据的ROM。
由于根据实施方式的存储器系统1000包括具有改进的集成密度和特性的存储器装置1200，所以存储器系统1000也可相应地具有改进的集成密度和特性。
图5是示出根据实施方式的存储器系统1000’的框图。在以下描述中，为了简明起见，上面讨论的特定元件的描述被省略。
参照图5，根据实施方式的存储器系统1000’可包括存储器装置1200’和控制器1100。控制器1100可包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140和存储器接口1150。
存储器装置1200’可以是非易失性存储器装置。另外，存储器装置1200’可具有上面参照图1A至图3F所描述的结构，并且可通过上面参照图1A至图3F所描述的制造方法来制造。根据实施方式，存储器装置1200’可包括：单元阵列，其包括源极结构；外围电路；互连结构，其位于单元阵列和外围电路之间并且电联接到外围电路；以及去耦结构，其位于单元阵列和互连结构之间并且具有电浮置状态。由于存储器装置1200’按照如上所述的相同方式配置和制造，所以将省略其详细描述。
此外，存储器装置1200’可以是包括多个存储器芯片的多芯片封装。多个存储器芯片可被分成多个组，其可分别通过第一通道CH1至第k通道CHk与控制器1100通信。另外，包括在单个组中的存储器芯片可适合于通过公共通道与控制器1100通信。作为参考，存储器系统1000’可被修改为使得各个存储器芯片可联接到对应单个通道。
如上所述，由于根据实施方式的存储器系统1000’包括具有改进的集成和特性的存储器装置1200’，所以存储器系统1000’的集成密度和特性也可改进。具体地，由于存储器装置1200’形成为多芯片封装，所以存储器系统1000’的数据存储容量和操作速度可增强。
图6是示出根据实施方式的计算系统2000的配置的框图。以下，上面已经提及的组件的任何重复的详细描述将被省略。
如图6所示，计算系统2000可包括存储器装置2100、CPU 2200、随机存取存储器(RAM)2300、用户接口2400、电源2500和系统总线2600。
存储器装置2100可存储经由用户接口2400提供的数据、由CPU 2200处理的数据等。存储器装置2100可通过系统总线2600电联接到CPU 2200、RAM 2300、用户接口2400和电源2500。例如，存储器装置2100可经由控制器(未示出)联接到系统总线2600，或者直接联接到系统总线2600。当存储器装置2100直接联接到系统总线2600时，控制器的功能可由CPU2200和RAM 2300执行。
存储器装置2100可以是非易失性存储器。另外，存储器装置2100可具有上面参照图1A至图3F所描述的结构，并且可通过上面参照图1A至图3F所描述的制造方法来制造。根据实施方式，存储器装置2100可包括：单元阵列，其包括源极结构；外围电路；互连结构，其位于单元阵列和外围电路之间并且电联接到外围电路；以及去耦结构，其位于单元阵列和互连结构之间并且具有电浮置状态。由于存储器装置2100按照如上所述的相同方式配置和制造，所以将省略其详细描述。
另外，如上面参照图5所述，存储器装置2100可以是由多个存储器芯片组成的多芯片封装。
具有上述配置的计算系统2000可被设置为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、三维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、形成家庭网络的各种装置之一、形成计算机网络的各种电子装置之一、形成信息通信网络的各种电子装置之一、RFID装置等的电子装置的各种元件中的一个。
如上所述，由于根据实施方式的计算系统2000包括具有改进的集成和特性的存储器装置2100，所以计算系统2000的特性也可改进。
图7是示出根据实施方式的计算系统3000的框图。
如图7所示，根据实施方式的计算系统3000可包括具有操作系统3200、应用3100、文件系统3300和转换层3400的软件层。计算系统3000可包括诸如存储器装置3500的硬件层。
操作系统3200可管理计算系统3000的软件资源和硬件资源。操作系统3200可控制中央处理单元的程序执行。应用3100可包括由计算系统3000执行的各种应用程序。应用3100可以是由操作系统3200执行的实用程序。
文件系统3300可指被配置为管理存在于计算系统3000中的数据和文件的逻辑结构。文件系统3300可根据给定规则来组织文件或数据并将它们存储在存储器装置3500中。文件系统3300可根据计算系统3000中所使用的操作系统3200来确定。例如，当操作系统3200是基于Microsoft Windows的系统时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。另外，操作系统3200是Unix/Linux系统，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。
图7按照单独的块示出操作系统3200、应用3100和文件系统3300。然而，应用3100和文件系统3300可被包括在操作系统3200中。
响应于来自文件系统3300的请求，转换层3400可将地址转换为适合于存储器装置3500的形式。例如，转换层3400可将由文件系统3300生成的逻辑地址转换成存储器装置3500的物理地址。逻辑地址与物理地址的映射信息可被存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)、通用闪存存储链接层(ULL)等。
存储器装置3500可以是非易失性存储器。另外，存储器装置3500可具有上面参照图1A至图3F所描述的结构，并且可通过上面参照图1A至图3F所描述的制造方法来制造。根据实施方式，存储器装置3500可包括：单元阵列，其包括源极结构；外围电路；互连结构，其位于单元阵列和外围电路之间并且电联接到外围电路；以及去耦结构，其位于单元阵列和互连结构之间并且具有电浮置状态。由于存储器装置3500按照如上所述的相同方式配置和制造，所以将省略其详细描述。
具有上述配置的计算系统3000可被分为在上层区域中操作的操作系统层以及在下级区域中操作的控制器层。应用3100、操作系统3200和文件系统3300可被包括在操作系统层中，并且可由计算系统3000的操作存储器驱动。转换层3400可被包括在操作系统层或控制器层中。
如上所述，由于根据实施方式的计算系统3000包括具有改进的集成密度和特性的存储器装置3500，所以计算系统3000的特性也可改进。
根据本发明的各种实施方式，可提供一种具有稳定的结构和改进的可靠性的半导体装置。另外，制造半导体装置的方法可进一步简化且制造成本更低。
对于本领域技术人员而言将显而易见的是，在不脱离本发明的精神或范围的情况下，可对本发明的任何上述实施方式进行各种修改。因此，本发明旨在涵盖所有这些修改，只要其落入所附权利要求及其等同物的范围内即可。
相关申请的交叉引用
本申请要求2019年11月15日提交于韩国知识产权局的韩国专利申请号10-2019-0146502的优先权，其完整公开通过引用并入本文。

Claims (36)

1.一种半导体装置，该半导体装置包括：
单元阵列，该单元阵列包括源极结构；
外围电路；
互连结构，该互连结构位于所述单元阵列和所述外围电路之间并且电联接到所述外围电路；以及
去耦结构，该去耦结构位于所述单元阵列和所述互连结构之间并且具有电浮置状态。
2.根据权利要求1所述的半导体装置，其中，所述去耦结构具有网格形状。
3.根据权利要求1所述的半导体装置，其中，所述去耦结构包括：
第一导电图案；以及
与所述第一导电图案交叉的第二导电图案。
4.根据权利要求1所述的半导体装置，该半导体装置还包括插置在所述单元阵列和所述互连结构之间的层间绝缘层，
其中，所述去耦结构形成在所述层间绝缘层中。
5.根据权利要求1所述的半导体装置，其中，所述去耦结构与所述单元阵列和所述互连结构电分离。
6.根据权利要求1所述的半导体装置，其中，所述互连结构包括联接到基准电压生成电路的引线。
7.根据权利要求6所述的半导体装置，其中，所述去耦结构防止所述源极结构与所述引线之间的耦合电容器。
8.根据权利要求1所述的半导体装置，其中，所述单元阵列还包括位线和存储器串，并且
其中，所述去耦结构防止所述源极结构与所述互连结构之间的耦合电容器。
9.一种半导体装置，该半导体装置包括：
源极结构，该源极结构包括第一表面和第二表面，所述第二表面在所述第一表面的相反侧；
单元层叠结构，该单元层叠结构位于所述源极结构的所述第一表面上；
第一互连结构，该第一互连结构位于所述源极结构的所述第二表面上；以及
去耦结构，该去耦结构位于所述源极结构和所述第一互连结构之间并且具有网格形状。
10.根据权利要求9所述的半导体装置，其中，所述去耦结构具有电浮置状态。
11.根据权利要求9所述的半导体装置，其中，所述第一互连结构包括联接到基准电压生成电路的引线。
12.根据权利要求11所述的半导体装置，其中，所述去耦结构防止所述源极结构与所述引线之间的耦合电容器。
13.根据权利要求9所述的半导体装置，该半导体装置还包括向所述去耦结构施加接地电压的接地线。
14.根据权利要求9所述的半导体装置，其中，所述去耦结构包括：
第一导电图案；以及
与所述第一导电图案交叉的第二导电图案。
15.根据权利要求9所述的半导体装置，其中，所述去耦结构包括布置在第一方向和第二方向上的多个开口，所述第二方向与所述第一方向交叉。
16.根据权利要求15所述的半导体装置，该半导体装置还包括位于所述源极结构的所述第一表面上的第二互连结构，
其中，所述第二互连结构包括通过多个所述开口中的至少一个电联接到所述第一互连结构的接触插塞。
17.根据权利要求9所述的半导体装置，该半导体装置还包括接触所述去耦结构的屏障层。
18.根据权利要求9所述的半导体装置，其中，所述去耦结构包括面向所述第一互连结构的第一表面和面向所述源极结构的第二表面，并且
所述去耦结构还包括接触所述第一表面的第一屏障层和接触所述第二表面的第二屏障层。
19.一种制造半导体装置的方法，该方法包括以下步骤：
形成外围电路；
形成电联接到所述外围电路的第一互连结构；
在所述第一互连结构上形成具有电浮置状态的去耦结构；以及
在所述去耦结构上形成单元阵列。
20.根据权利要求19所述的方法，其中，形成所述去耦结构的步骤包括以下步骤：
在所述第一互连结构上形成包括具有网格形状的开口的模具；以及
在所述开口中形成去耦结构。
21.根据权利要求19所述的方法，其中，形成所述去耦结构的步骤包括以下步骤：
在所述第一互连结构上形成蚀刻停止层；
在所述蚀刻停止层上形成层间绝缘层；
在所述层间绝缘层中形成开口；以及
在所述开口中形成所述去耦结构。
22.根据权利要求19所述的方法，该方法还包括以下步骤：
在所述去耦结构上形成保护层；以及
在所述保护层上形成层间绝缘层。
23.根据权利要求19所述的方法，其中，所述去耦结构具有网格形状。
24.根据权利要求19所述的方法，其中，所述去耦结构包括：
第一导电图案；以及
与所述第一导电图案交叉的第二导电图案。
25.根据权利要求19所述的方法，该方法还包括形成电联接到所述单元阵列的第二互连结构。
26.根据权利要求25所述的方法，其中，所述第二互连结构包括穿过所述去耦结构的接触插塞，并且电联接到所述第一互连结构。
27.根据权利要求25所述的方法，其中，所述第二互连结构包括电联接到所述去耦结构的接地线。
28.一种制造半导体装置的方法，该方法包括以下步骤：
形成外围电路；
形成电联接到所述外围电路的第一互连结构；
在所述第一互连结构上形成具有网格形状的去耦结构；以及
在所述去耦结构上形成单元阵列。
29.根据权利要求28所述的方法，其中，形成所述去耦结构的步骤包括以下步骤：
在所述第一互连结构上形成包括具有所述网格形状的开口的模具；以及
在所述开口中形成所述去耦结构。
30.根据权利要求28所述的方法，其中，形成所述去耦结构的步骤包括以下步骤：
在所述第一互连结构上形成蚀刻停止层；
在所述蚀刻停止层上形成层间绝缘层；
在所述层间绝缘层中形成开口；以及
在所述开口中形成所述去耦结构。
31.根据权利要求28所述的方法，该方法还包括以下步骤：
在所述去耦结构上形成保护层；以及
在所述保护层上形成层间绝缘层。
32.根据权利要求28所述的方法，其中，所述去耦结构包括：
第一导电图案；以及
与所述第一导电图案交叉的第二导电图案。
33.根据权利要求28所述的方法，其中，所述去耦结构具有电浮置状态。
34.根据权利要求28所述的方法，该方法还包括形成电联接到所述单元阵列的第二互连结构。
35.根据权利要求34所述的方法，其中，所述第二互连结构包括穿过所述去耦结构的接触插塞，并且电联接到所述第一互连结构。
36.根据权利要求34所述的方法，其中，所述第二互连结构包括电联接到所述去耦结构的接地线。
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