CN112820234A - 一种移位寄存电路和显示装置 - Google Patents

Abstract

本发明实施例公开了一种移位寄存电路和显示装置。该移位寄存电路包括下拉与维稳模块、预充模块和自举模块；自举模块包括第一扫描信号输出单元、第二扫描信号输出单元和发光控制信号输出单元；下拉与维稳模块用于下拉第一扫描信号输出端Scan1和第二扫描信号输出端Scan2使其维持低电平；还用于上拉发光控制信号输出端EM使其维持在高电平；预充模块用于预先向自举模块的控制端提供开启控制信号；自举模块通过自举作用输出第一时钟信号端、第二时钟信号端和第三时钟信号端提供的信号。本发明实施例不仅能够实现驱动晶体管阈值补偿，其栅极驱动电路的结构也相对较小，从而能够有效减少栅极驱动电路面积，有利于实现窄边框的显示面板设计。

Description

一种移位寄存电路和显示装置

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种移位寄存电路和显示装置。

背景技术

有机发光元件(Organic Light-Emitting Diode，OLED)与微发光元件(MicroLight-Emitting Diode，Micro LED)是电流驱动元件，在驱动其发光过程中必须对驱动晶体管进行阈值补偿，从而精准地控制电流，使其具有准确的发光亮度保证良好的显示画质。常见的4T1C像素驱动电路中，需要三条扫描信号(Scan1，Scan2，EM)完成阈值补偿操作。而一般的集成栅极驱动电路只能输出一个固定的方波信号即一种扫描信号，无法实现阈值补偿所需的扫描信号。

发明内容

本发明提供一种移位寄存电路和显示装置，以满足像素驱动电路驱动晶体管的阈值补偿的要求，同时适当简化移位寄存电路结构，减少栅极驱动电路面积。

第一方面，本发明实施例提供了一种移位寄存电路，包括下拉与维稳模块、预充模块和自举模块；所述自举模块包括第一扫描信号输出单元、第二扫描信号输出单元和发光控制信号输出单元；

所述第一扫描信号输出单元的输入端与第一时钟信号端电连接；所述第二扫描信号输出单元的输入端与第二时钟信号端电连接；所述发光控制信号输出单元的输入端与第三时钟信号端电连接；所述第三时钟信号端提供的时钟信号较所述第二时钟信号端提供的时钟信号迟滞四分之一个周期；

所述第一扫描信号输出单元的输出端与第二扫描信号输出端Scan2电连接；所述第二扫描信号输出单元的输出端与第一扫描信号输出端Scan1电连接；所述发光控制信号输出单元的输出端与发光控制信号输出端EM电连接；

所述下拉与维稳模块分别与所述第一扫描信号输出端Scan1、所述第二扫描信号输出端Scan2和所述发光控制信号输出端EM电连接；

所述下拉与维稳模块用于下拉所述第一扫描信号输出端Scan1和所述第二扫描信号输出端Scan2使其维持低电平；还用于上拉所述发光控制信号输出端EM使其维持在高电平；

所述预充模块分别与所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端电连接，所述预充模块的控制端接收级传信号；

所述预充模块用于预先向所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端分别提供开启控制信号；

所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元分别通过自举作用输出所述第一时钟信号端、所述第二时钟信号端和所述第三时钟信号端提供的信号。

进一步地，所述下拉与维稳模块包括下拉控制单元和下拉输出单元；

所述下拉输出单元包括高电平输入端和低电平输入端，还包括高电平输出端和低电平输出端；所述高电平输入端连接高电平信号端VDC，所述低电平输入端连接低电平信号端VGL；所述高电平输出端连接所述发光控制信号输出端EM，所述低电平输出端连接所述第一扫描信号输出端Scan1和所述第二扫描信号输出端Scan2；

所述下拉控制单元均连接所述下拉输出单元的控制端；所述下拉控制单元的控制端与复位信号端Reset和/或第四时钟信号端电连接，所述第四时钟信号端提供的时钟信号较所述第一时钟信号端提供的时钟迟滞二分之一个周期。

进一步地，所述下拉输出单元包括自举关闭单元，所述自举关闭单元的输出端分别与所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端电连接；

所述自举关闭单元用于在下拉所述第一扫描信号输出端Scan1和所述第二扫描信号输出端Scan2时，控制所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元关断。

进一步地，所述下拉控制单元包括第八晶体管T8、第九晶体管T9、第十晶体管T10和第一电容C1；所述下拉输出单元包括第十五晶体管T15-第十九晶体管T19；所述自举关闭单元包括所述第十五晶体管T15和第十六晶体管T16；

所述第十晶体管T10的栅极连接所述复位信号端Reset，所述第八晶体管T8的栅极连接所述第四时钟信号端；所述第八晶体管T8和所述第十晶体管T10的源极均连接所述高电平信号端VDC；所述第八晶体管T8和所述第十晶体管T10的漏极均连接所述第九晶体管T9的栅极和所述第一电容C1的第一极板；所述第九晶体管T9的源极连接所述高电平信号端VDC，所述第九晶体管T9的漏极与所述第一电容C1的第二极板均连接所述第十五晶体管T15-所述第十九晶体管T19的栅极；

所述第十五晶体管T15的源极连接第二低电平信号端VGL2，所述第十五晶体管T15的漏极连接所述第十六晶体管T16的源极，所述第十六晶体管T16的漏极分别与所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端电连接；

所述第十七晶体管T17的源极连接第一低电平信号端VGL1，所述第十七晶体管T17的漏极连接所述第二扫描信号输出端Scan2；

所述第十八晶体管T18的源极连接第二低电平信号端VGL2，所述第十八晶体管T18的漏极连接所述第一扫描信号输出端Scan1；

所述第十九晶体管T19的源极连接高电平信号端VDC，所述第十九晶体管T19的漏极连接所述发光控制信号输出端EM。

进一步地，所述预充模块包括预充控制单元和下拉关闭单元；

所述预充控制单元的输入端连接高电平信号端VDC，所述预充控制单元的输出端分别连接所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端，所述预充控制单元的控制端接收级传信号；

所述下拉关闭单元的输入端连接所述低电平信号端VGL，所述下拉关闭单元的输出端连接所述下拉输出单元的控制端，所述下拉关闭单元的控制端连接所述高电平信号端VDC或接收所述级传信号。

进一步地，所述预充控制单元包括第一晶体管T1，所述下拉关闭单元包括第十一晶体管T11-第十四晶体管T14；

所述第一晶体管T1的栅极接收级传信号，所述第一晶体管T1的源极连接高电平信号端VDC，所述第一晶体管T1的漏极分别连接所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端；

所述第十一晶体管T11和所述第十二晶体管T12的栅极均连接第一晶体管T1的栅极，所述第十一晶体管T11和所述第十二晶体管T12串联于第一低电平信号端VGL1和所述下拉输出单元的控制端的之间；

所述第十三晶体管T13和所述第十四晶体管T14的栅极均连接所述第一晶体管T1的漏极，所述第十三晶体管T13和所述第十四晶体管T14串联于第二低电平信号端VGL2和所述下拉输出单元的控制端之间。

进一步地，所述第一扫描信号输出单元包括第二晶体管T2和第五晶体管T5；所述第二扫描信号输出单元包括第三晶体管T3和第六晶体管T6；所述发光控制信号输出单元包括第四晶体管T4和第七晶体管T7；

所述第五晶体管T5-所述第七晶体管T7的栅极均连接高电平信号端VDC，所述第五晶体管T5-所述第七晶体管T7的源极分别为所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端；

所述第五晶体管T5的漏极与所述第二晶体管T2的栅极电连接，所述第六晶体管T6的漏极与所述第三晶体管T3的栅极电连接，所述第七晶体管T7的漏极与所述第四晶体管T4的栅极电连接；

所述第二晶体管T2连接于所述第一时钟信号端和所述第二扫描信号输出端Scan2之间；

所述第三晶体管T3连接于所述第二时钟信号端和所述第一扫描信号输出端Scan1之间；

所述第四晶体管T4连接于所述第三时钟信号端和所述发光控制信号输出端EM之间。

进一步地，所述自举模块还包括输出稳定单元，所述输出稳定单元包括第二电容C2、第三电容C3和第四电容C4；

所述第二电容C2、所述第三电容C3和所述第四电容C4的第一极板均连接所述第五晶体管T5-所述第七晶体管T7的源极；

所述第二电容C2的第二极板连接所述第二扫描信号输出端Scan2，所述第三电容C3的第二极板连接所述第一扫描信号输出端Scan1，所述第四电容C4的第二极板连接所述发光控制信号输出端EM。

第二方面，本发明实施例还提供了一种显示装置，包括栅极驱动电路，所述栅极驱动电路包括移位寄存器，所述移位寄存器包括级联的多级如第一方面任一项所述的移位寄存电路；

在任意相邻两级移位寄存电路中，后一级移位寄存电路中的预充模块的输入端与前一级移位寄存电路的第二扫描信号输出端Scan2电连接；

在任意相邻两级移位寄存电路中，后一级移位寄存电路中第一扫描信号输入单元的输入端接收的第一时钟信号，较前一级移位寄存电路中第一扫描信号输入单元的输入端接收的第一时钟信号迟滞四分之一个周期，后一级移位寄存电路中第二扫描信号输出单元的输入端接收的第二时钟信号，较前一级移位寄存电路中第二扫描信号输出单元的输入端接收的第二时钟信号迟滞四分之一个周期，后一级移位寄存电路中发光控制信号输出单元的输入端接收的第三时钟信号，较前一级移位寄存电路中发光控制信号输出单元的输入端接收的第三时钟信号迟滞四分之一个周期，后一级移位寄存电路中下拉控制单元的控制端接收的第四时钟信号，较前一级移位寄存电路中下拉控制单元的控制端接收的第四时钟信号迟滞四分之一个周期。

进一步地，包括四个第一类时钟信号端CLK A1、CLK A2、CLK A3、CLK A4和四个第二类时钟信号端CLK B1、CLK B2、CLK B3、CLK B4；

所述四个第一类时钟信号端CLK A1、CLK A2、CLK A3、CLK A4提供的时钟信号依次迟滞四分之一个周期，所述四个第二类时钟信号端CLK B1、CLK B2、CLK B3、CLK B4提供的时钟信号依次迟滞四分之一个周期；

不同级的所述移位寄存电路中第一扫描信号输入单元的输入端按照CLK A1、CLKA2、CLK A3、CLK A4的顺序，依次循环连接所述四个第一类时钟信号端CLK A1、CLK A2、CLKA3、CLK A4；

不同级的所述移位寄存电路中第二扫描信号输出单元的输入端按照CLK B1、CLKB2、CLK B3、CLK B4的顺序，依次循环连接所述四个第二类时钟信号端CLK B1、CLK B2、CLKB3、CLK B4；

不同级的所述移位寄存电路中发光控制信号输出单元的输入端按照CLK B2、CLKB3、CLK B4、CLK B1的顺序，依次循环连接所述四个第二类时钟信号端CLK B1、CLK B2、CLKB3、CLK B4；

不同级的所述移位寄存电路中下拉控制单元的控制端按照CLK A3、CLK A4、CLKA1、CLK A2的顺序，依次循环连接所述四个第一类时钟信号端CLK A1、CLK A2、CLK A3、CLKA4。

本发明实施例提供的移位寄存电路通过设置下拉与维稳模块，可以将第一扫描信号输出端Scan1、第二扫描信号输出端Scan2和发光控制信号输出端EM进行下拉和稳定，保证像素驱动电路在非工作期间的稳定。而设置预充模块和自举模块，可以预先导通时钟信号和第一扫描信号输出端Scan1、第二扫描信号输出端Scan2和发光控制信号输出端EM，再由自举模块中的信号输出单元根据时钟信号的有效电平自举输出扫描信号，实现向4T1C像素驱动电路提供对应的扫描信号，在有效驱动控制发光的同时，还能满足驱动晶体管阈值补偿的要求。本发明实施例提供的移位寄存电路，采用两种波形的时钟信号，通过一级集成栅极驱动电路实现了三个扫描信号的输出，不仅能够实现像素驱动电路驱动晶体管的阈值补偿，保证像素驱动电路的稳定驱动发光，其栅极驱动电路的结构也相对较小，从而能够有效减少栅极驱动电路面积，有利于实现窄边框的显示面板设计。

附图说明

图1是本发明实施例提供的一种移位寄存电路的结构示意图；

图2是4T1C像素驱动电路的结构示意图；

图3是图1所示移位寄存电路的输入和输出信号时序图；

图4是本发明实施例提供的另一种移位寄存电路的结构示意图；

图5是图4所示移位寄存电路的时序图；

图6是本发明实施例提供的电路仿真结果；

图7是本发明实施例提供的一种显示装置的结构示意图；

图8是图7所示显示装置的栅极驱动电路的结构示意图；

图9是图8所示栅极驱动电路的控制信号时序图；

图10是本发明实施例提供的多级移位寄存电路输出信号的仿真结果；

图11是本发明实施例提供的一种栅极驱动芯片的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1是本发明实施例提供的一种移位寄存电路的结构示意图，参考图1，该移位寄存电路包括下拉与维稳模块10、预充模块20和自举模块30；自举模块30包括第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33；

第一扫描信号输出单元31的输入端与第一时钟信号端41电连接；第二扫描信号输出单元32的输入端与第二时钟信号端42电连接；发光控制信号输出单元33的输入端与第三时钟信号端43电连接；第三时钟信号端43提供的时钟信号较第二时钟信号端42提供的时钟信号迟滞四分之一个周期；

第一扫描信号输出单元31的输出端与第二扫描信号输出端Scan2电连接；第二扫描信号输出单元32的输出端与第一扫描信号输出端Scan1电连接；发光控制信号输出单元33的输出端与发光控制信号输出端EM电连接；

下拉与维稳模块10分别与第一扫描信号输出端Scan1、第二扫描信号输出端Scan2和发光控制信号输出端EM电连接；

下拉与维稳模块10用于下拉第一扫描信号输出端Scan1和第二扫描信号输出端Scan2使其维持低电平；还用于上拉发光控制信号输出端EM使其维持在高电平；

预充模块20分别与第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33的控制端电连接，预充模块20的控制端接收级传信号Gn-1；

预充模块20用于预先向第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33的控制端分别提供开启控制信号；

第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33分别通过自举作用输出第一时钟信号端41、第二时钟信号端42和第三时钟信号端43提供的信号。

其中，下拉与维稳模块10用于对第一扫描信号输出端Scan1、第二扫描信号输出端Scan2和发光控制信号输出端EM进行下拉和稳定作用，在第一扫描信号输出端Scan1、第二扫描信号输出端Scan2和发光控制信号输出端EM的非有效工作期间，下拉与维稳模块10将对应信号输出端的电位维持在无效电平状态。而在有效工作期间，第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33负责分别向第一扫描信号输出端Scan1、第二扫描信号输出端Scan2和发光控制信号输出端EM提供有效电平信号。本实施例中，自举模块30中的第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33的输出通过预充模块20进行控制。预充模块20负责提前导通和开启第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33，继而由该三个输出单元通过自举作用将对应的第一时钟信号端41、第二时钟信号端42和第三时钟信号端43提供的信号分别由第一扫描信号输出端Scan1、第二扫描信号输出端Scan2和发光控制信号输出端EM输出。

本发明实施例提供的移位寄存电路主要针对4T1C等像素驱动电路提供扫描信号，下面对其具体的扫描信号时序以及像素驱动过程进行介绍。图2是4T1C像素驱动电路的结构示意图，图3是图1所示移位寄存电路的输入和输出信号时序图，首先参考图2和图3，在初始化阶段t1，第一时钟信号/Scan2为有效电平，晶体管M4导通，N2节点写入初始化信号Vini，保证非发光时期发光二极管处于暗态。同时，第二时钟信号/Scan1为有效电平，晶体管M2导通，N1节点写入复位信号Vref，保证晶体管M3栅极的电位。在发光阶段t2，第二时钟信号/Scan1为有效电平，晶体管M2导通，驱动晶体管M3的栅极即N1节点写入数据电压信号VData。而由于设置有存储电容Cst，在向N1节点写入数据电压信号VData实质是向存储电容Cst进行充电的过程，此过程会进行阈值补偿，也即N1节点的电压值等于VData-Vth，此时即完成了驱动晶体管M3的阈值电压补偿。在发光阶段t3，第三时钟信号/EM为有效电平，此时晶体管M1导通，通过N1节点存储的且经过阈值补偿的数据电压驱动晶体管M3导通，并产生驱动电流从而使发光二极管发光。

需要说明的是，本发明实施例中，第二时钟信号和第三时钟信号实质为相同波形的时钟信号，其区别仅在于存在四分之一个周期的延迟。换言之，本发明实施例中所采用的第一时钟信号、第二时钟信号和第三时钟信号实质为两种波形的时钟信号。

本发明实施例提供的移位寄存电路通过设置下拉与维稳模块，可以将第一扫描信号输出端Scan1、第二扫描信号输出端Scan2和发光控制信号输出端EM进行下拉和稳定，保证像素驱动电路在非工作期间的稳定。而设置预充模块和自举模块，可以预先导通时钟信号和第一扫描信号输出端Scan1、第二扫描信号输出端Scan2和发光控制信号输出端EM，再由自举模块中的信号输出单元根据时钟信号的有效电平自举输出扫描信号，实现向4T1C像素驱动电路提供对应的扫描信号，在有效驱动控制发光的同时，还能满足驱动晶体管阈值补偿的要求。本发明实施例提供的移位寄存电路，采用两种波形的时钟信号，通过一级集成栅极驱动电路实现了三个扫描信号的输出，不仅能够实现像素驱动电路驱动晶体管的阈值补偿，保证像素驱动电路的稳定驱动发光，其栅极驱动电路的结构也相对较小，从而能够有效减少栅极驱动电路面积，有利于实现窄边框的显示面板设计。

图4是本发明实施例提供的另一种移位寄存电路的结构示意图，参考图4，可选地，下拉与维稳模块10包括下拉控制单元11和下拉输出单元12；下拉输出单元12包括高电平输入端和低电平输入端，还包括高电平输出端和低电平输出端；高电平输入端连接高电平信号端VDC，低电平输入端连接低电平信号端VGL；高电平输出端连接发光控制信号输出端EM，低电平输出端连接第一扫描信号输出端Scan1和第二扫描信号输出端Scan2；下拉控制单元11均连接下拉输出单元12的控制端；下拉控制单元11的控制端与复位信号端Reset和/或第四时钟信号端44电连接，第四时钟信号端44提供的时钟信号较第一时钟信号端41提供的时钟迟滞二分之一个周期。

可选地，下拉输出单元12包括自举关闭单元121，自举关闭单元121的输出端分别与第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33的控制端电连接；自举关闭单元121用于在下拉第一扫描信号输出端Scan1和第二扫描信号输出端Scan2时，控制第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33关断。

继续参考图4，具体地，下拉控制单元11可设置包括第八晶体管T8、第九晶体管T9、第十晶体管T10和第一电容C1；下拉输出单元12包括第十五晶体管T15-第十九晶体管T19；自举关闭单元121包括第十五晶体管T15和第十六晶体管T16；第十晶体管T10的栅极连接复位信号端Reset，第八晶体管T8的栅极连接第四时钟信号端；第八晶体管T8和第十晶体管T10的源极均连接高电平信号端VDC；第八晶体管T8和第十晶体管T10的漏极均连接第九晶体管T9的栅极和第一电容C1的第一极板；第九晶体管T9的源极连接高电平信号端VDC，第九晶体管T9的漏极与第一电容C1的第二极板均连接第十五晶体管T15-第十九晶体管T19的栅极；第十五晶体管T15的源极连接第二低电平信号端VGL2，第十五晶体管T15的漏极连接第十六晶体管T16的源极，第十六晶体管T16的漏极分别与第一扫描信号输出单元、第二扫描信号输出单元和发光控制信号输出单元的控制端电连接；第十七晶体管T17的源极连接第一低电平信号端VGL1，第十七晶体管T17的漏极连接第二扫描信号输出端Scan2；第十八晶体管T18的源极连接第二低电平信号端VGL2，第十八晶体管T18的漏极连接第一扫描信号输出端Scan1；第十九晶体管T19的源极连接高电平信号端VDC，第十九晶体管T19的漏极连接发光控制信号输出端EM。

进一步地，继续参考图4，预充模块可设置包括预充控制单元21和下拉关闭单元22；预充控制单元21的输入端连接高电平信号端VDC，预充控制单元21的输出端分别连接第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33的控制端，预充控制单元22的控制端接收级传信号Gn-1；下拉关闭单元22的输入端连接低电平信号端VGL，下拉关闭单元22的输出端连接下拉输出单元12的控制端，下拉关闭单元22的控制端连接高电平信号端VDC或接收级传信号Gn-1。

可选地，预充控制单元21包括第一晶体管T1，下拉关闭单元22包括第十一晶体管T11-第十四晶体管T14；第一晶体管T1的栅极接收级传信号Gn-1，第一晶体管T1的源极连接高电平信号端VDC，第一晶体管T1的漏极分别连接第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33的控制端；第十一晶体管T11和第十二晶体管T12的栅极均连接第一晶体管T1的栅极，第十一晶体管T11和第十二晶体管T12串联于第一低电平信号端VGL1和下拉输出单元12的控制端的之间；第十三晶体管T13和第十四晶体管T14的栅极均连接第一晶体管T1的漏极，第十三晶体管T13和第十四晶体管T14串联于第二低电平信号端VGL2和下拉输出单元12的控制端之间。

可选地，第一扫描信号输出单元31包括第二晶体管T2和第五晶体管T5；第二扫描信号输出单元32包括第三晶体管T3和第六晶体管T6；发光控制信号输出单元33包括第四晶体管T4和第七晶体管T7；第五晶体管T5-第七晶体管T7的栅极均连接高电平信号端VDC，第五晶体管T5-第七晶体管T7的源极分别为第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33的控制端；第五晶体管T5的漏极与第二晶体管T2的栅极电连接，第六晶体管T6的漏极与第三晶体管T3的栅极电连接，第七晶体管T7的漏极与第四晶体管T4的栅极电连接；第二晶体管T2连接于第一时钟信号端41和第二扫描信号输出端Scan2之间；第三晶体管T3连接于第二时钟信号端42和第一扫描信号输出端Scan1之间；第四晶体管T4连接于第三时钟信号端43和发光控制信号输出端EM之间。

此外，可选地自举模块30还包括输出稳定单元34，输出稳定单元34包括第二电容C2、第三电容C3和第四电容C4，第二电容C2、第三电容C3和第四电容C4的第一极板均连接第五晶体管T5-第七晶体管T7的源极；第二电容C2的第二极板连接第二扫描信号输出端Scan2，第三电容C3的第二极板连接第一扫描信号输出端Scan1，第四电容C4的第二极板连接发光控制信号输出端EM。

需要说明的是，上述实施例提供的移位寄存电路中均采用P型晶体管，本领域技术人员也可考虑选择N型晶体管进行替代，可以理解，对应地其相关的控制信号需要进行反相处理。

以上是本发明实施例提供的具体实施方式和具体元件和连接结构，下面针对如图4所示的移位寄存电路的工作过程和工作原理进行详细介绍。图5是图4所示移位寄存电路的时序图，图6是本发明实施例提供的电路仿真结果，参考图4-图6，该移位寄存电路的驱动过程具体如下：

阶段1(T1阶段)：Reset信号控制晶体管T10导通，此时节点QC和QB与高电平信号端VDC导通，从而将节点QC和QB点充至高电平，使晶体管T15～T19导通。此时，第二扫描信号输出端Scan2(Gn)和第一扫描信号输出端Scan1分别与第一低电平信号端VGL1和第二低电平信号端VGL2导通，第二扫描信号输出端Scan2(Gn)和第一扫描信号输出端Scan1维持在低电平；高电平信号端VDC与发光控制信号输出端EM导通，发光控制信号输出端EM维持在高电平。

阶段2(T1阶段)：STV(Gn-1)信号控制晶体管T1导通，节点Q～Q3与高电平信号端VDC连通，节点Q～Q3预充至高电平，此时晶体管T2～T4导通并将第一时钟信号端41/CLKA1与第二扫描信号输出端Scan2(Gn)连通，将第二时钟信号端42/CLKB1与第一扫描信号输出端Scan1连通，将第三时钟信号端43/CLKB2与发光控制信号输出端EM连通，第二扫描信号输出端Scan2(Gn)、第一扫描信号输出端Scan1和发光控制信号输出端EM对应输出第一时钟信号端41/CLKA1、第二时钟信号端42/CLKB1和第三时钟信号端43/CLKB2的波形；同时，STV(Gn-1)信号可控制晶体管T11～14导通，节点QB拉低，晶体管T15～T19关断。

阶段3(T3阶段)：第一时钟信号端41/CLKA1由低电平升高为高电平，借由自举作用将节点Q1电位拉高经由晶体管T2输出第二扫描信号Scan2(Gn)；

第二时钟信号端42/CLKB1由低电平升高为高电平，借由自举作用将节点Q2电位拉高经由晶体管T3输出第一扫描信号Scan1；

第三时钟信号端43/CLKB2由低电平升高为高电平，借由自举作用将节点Q3电位拉高经由晶体管T4输出发光控制信号EM；

阶段4(T4阶段)：第四时钟信号端44/CLK A3由低电平变为高电平，晶体管T8导通，节点QC与高电位信号端VDC连通，节点QC充电至高电平，晶体管T9导通，节点QB与高电位信号端VDC连通，节点QB充电至高电平，晶体管T15～T19导通；其中，晶体管T15和T16导通，第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33的控制端均与第二低电平信号端VGL2连通，第一扫描信号输出单元31、第二扫描信号输出单元32和发光控制信号输出单元33均关断；晶体管T17～T18导通，则第二扫描信号输出端Scan2(Gn)和第一扫描信号输出端Scan1分别与第一低电平信号端VGL1和第二低电平信号端VGL2连通，第二扫描信号输出端Scan2(Gn)和第一扫描信号输出端Scan1维持在低电平状态；晶体管T19导通，则发光控制信号输出端EM与高电平信号端VDC连通，发光控制信号输出端EM维持在高电平状态。

基于同一发明构思，本发明实施例还提供了一种显示装置。图7是本发明实施例提供的一种显示装置的结构示意图，图8是图7所示显示装置的栅极驱动电路的结构示意图，图9是图8所示栅极驱动电路的控制信号时序图，图10是本发明实施例提供的多级移位寄存电路输出信号的仿真结果，参考图4、图7-图10，该显示装置包括栅极驱动电路100，栅极驱动电路100包括移位寄存器110，移位寄存器110包括级联的多级如上实施例提供的任一种移位寄存电路。

本实施例中，在任意相邻两级移位寄存电路中，后一级移位寄存电路中的预充模块20的输入端与前一级移位寄存电路的第二扫描信号输出端Scan2电连接，换言之，第n级移位寄存电路中预充控制模块21所接收的移位信号为第n-1级移位寄存电路中第二扫描信号输出端Scan2的信号，即Gn-1。

此外，本实施例中，在任意相邻两级移位寄存电路中，后一级移位寄存电路中第一扫描信号输入单元31的输入端接收的第一时钟信号，较前一级移位寄存电路中第一扫描信号输入单元31的输入端接收的第一时钟信号迟滞四分之一个周期，后一级移位寄存电路中第二扫描信号输出单元32的输入端接收的第二时钟信号，较前一级移位寄存电路中第二扫描信号输出单元32的输入端接收的第二时钟信号迟滞四分之一个周期，后一级移位寄存电路中发光控制信号输出单元33的输入端接收的第三时钟信号，较前一级移位寄存电路中发光控制信号输出单元33的输入端接收的第三时钟信号迟滞四分之一个周期，后一级移位寄存电路中下拉控制单元11的控制端接收的第四时钟信号，较前一级移位寄存电路中下拉控制单元11的控制端接收的第四时钟信号迟滞四分之一个周期。

由上述的移位寄存电路可知，在同一级的移位寄存电路中，第四时钟信号相较于第一时钟信号迟滞二分之一个周期。基于此，可以理解，第n级移位寄存电路的第一时钟信号、第n+1级移位寄存电路的第一时钟信号、第n级移位寄存电路的第四时钟信号和第n+1级移位寄存电路的第四时钟信号波形相同，而依次迟滞四分之一个周期。此外，在同一级的移位寄存电路中第三时钟信号相较于第二时钟信号迟滞四分之一个周期的基础上可知，第n级移位寄存电路的第三时钟信号与第n+1级移位寄存电路的第二时钟信号完全相同。

参考图10，综上，通过依次向每级移位寄存电路提供适当延迟的两种时钟信号，即可使每级移位寄存电路输出相应的第一扫描信号Scan1、第二扫描信号Scan2和发光控制信号EM，并且每级移位寄存电路的扫描信号相对产生一定延迟，从而满足了显示面板的栅极驱动要求。

进一步地，为了减少显示面板边框区的布线数量，节省边框区的面积，本发明实施例针对栅极驱动芯片以及时钟信号进行了优化。图11是本发明实施例提供的一种栅极驱动芯片的结构示意图，参考图8-图11，本发明实施例中，可设置该显示装置包括四个第一类时钟信号端CLK A1、CLK A2、CLK A3、CLK A4和四个第二类时钟信号端CLK B1、CLK B2、CLKB3、CLK B4；四个第一类时钟信号端CLK A1、CLK A2、CLK A3、CLK A4提供的时钟信号依次迟滞四分之一个周期，四个第二类时钟信号端CLK B1、CLK B2、CLK B3、CLK B4提供的时钟信号依次迟滞四分之一个周期。

不同级的移位寄存电路中第一扫描信号输入单元的输入端按照CLK A1、CLK A2、CLK A3、CLK A4的顺序，依次循环连接四个第一类时钟信号端CLK A1、CLK A2、CLK A3、CLKA4；不同级的移位寄存电路中第二扫描信号输出单元的输入端按照CLK B1、CLK B2、CLKB3、CLK B4的顺序，依次循环连接四个第二类时钟信号端CLK B1、CLK B2、CLK B3、CLK B4；不同级的移位寄存电路中发光控制信号输出单元的输入端按照CLK B2、CLK B3、CLK B4、CLK B1的顺序，依次循环连接四个第二类时钟信号端CLK B1、CLK B2、CLK B3、CLK B4；不同级的移位寄存电路中下拉控制单元的控制端按照CLK A3、CLK A4、CLK A1、CLK A2的顺序，依次循环连接四个第一类时钟信号端CLK A1、CLK A2、CLK A3、CLK A4。

可以理解，在各级移位寄存电路的第一时钟信号和第四时钟信号为存在相应的迟滞但波形相同的时钟信号，而第二时钟信号和第三时钟信号为存在相应的迟滞但波形相同的时钟信号的基础上，本发明实施例中设置栅极驱动芯片包括输出波形相同的四个第一类时钟信号CLK A1、CLK A2、CLK A3、CLK A4和输出波形相同的四个第二类时钟信号CLK B1、CLK B2、CLK B3、CLK B4，四个第一类时钟信号CLK A1、CLK A2、CLK A3、CLK A4依次存在四分之一个周期的迟滞，而四个第二类时钟信号CLK B1、CLK B2、CLK B3、CLK B4依次存在四分之一个周期的迟滞。在本发明实施例提供的栅极驱动电路中，第n级移位寄存电路的第一时钟信号、第n+1级移位寄存电路的第一时钟信号、第n级移位寄存电路的第四时钟信号和第n+1级移位寄存电路的第四时钟信号波形相同，而依次迟滞四分之一个周期的基础上，可采用该四个第一类时钟信号CLK A1、CLK A2、CLK A3、CLK A4分别提供第一时钟信号和第四时钟信号。由图8所示的栅极驱动电路可知，各级移位寄存电路中第一时钟信号依次循环接收CLK A1、CLK A2、CLK A3、CLK A4的时钟信号；各级移位寄存电路中第四时钟信号依次循环接收CLK A3、CLK A4、CLK A1、CLK A2的时钟信号。在第n级移位寄存电路的第三时钟信号与第n+1级移位寄存电路的第二时钟信号完全相同的基础上，可采用四个第二类时钟信号CLK B1、CLK B2、CLK B3、CLK B4提供第二时钟信号和第三时钟信号。同样由图8所示的栅极驱动电路可知，各级移位寄存电路中第二时钟信号依次循环接收CLK B1、CLK B2、CLK B3、CLK B4的时钟信号，各级移位寄存电路中第三时钟信号依次村换接收CLK B2、CLK B3、CLKB4、CLK B1的时钟信号。

由此，本发明实施例中栅极驱动芯片仅需提供八个和两种时钟信号，对应在显示装置的边框区仅需设置八条时钟信号线，即可实现多行4T1C像素驱动电路的栅极扫描驱动。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种移位寄存电路，其特征在于，包括下拉与维稳模块、预充模块和自举模块；所述自举模块包括第一扫描信号输出单元、第二扫描信号输出单元和发光控制信号输出单元；

所述第一扫描信号输出单元的输入端与第一时钟信号端电连接；所述第二扫描信号输出单元的输入端与第二时钟信号端电连接；所述发光控制信号输出单元的输入端与第三时钟信号端电连接；所述第三时钟信号端提供的时钟信号较所述第二时钟信号端提供的时钟信号迟滞四分之一个周期；

所述第一扫描信号输出单元的输出端与第二扫描信号输出端电连接；所述第二扫描信号输出单元的输出端与第一扫描信号输出端电连接；所述发光控制信号输出单元的输出端与发光控制信号输出端电连接；

所述下拉与维稳模块分别与所述第一扫描信号输出端、所述第二扫描信号输出端和所述发光控制信号输出端电连接；

所述下拉与维稳模块用于下拉所述第一扫描信号输出端和所述第二扫描信号输出端使其维持低电平；还用于上拉所述发光控制信号输出端使其维持在高电平；

所述预充模块分别与所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端电连接，所述预充模块的控制端接收级传信号；

所述预充模块用于预先向所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端分别提供开启控制信号；

所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元分别通过自举作用输出所述第一时钟信号端、所述第二时钟信号端和所述第三时钟信号端提供的信号。

2.根据权利要求1所述的移位寄存电路，其特征在于，所述下拉与维稳模块包括下拉控制单元和下拉输出单元；

所述下拉输出单元包括高电平输入端和低电平输入端，还包括高电平输出端和低电平输出端；所述高电平输入端连接高电平信号端，所述低电平输入端连接低电平信号端；所述高电平输出端连接所述发光控制信号输出端，所述低电平输出端连接所述第一扫描信号输出端和所述第二扫描信号输出端；

所述下拉控制单元均连接所述下拉输出单元的控制端；所述下拉控制单元的控制端与复位信号端和/或第四时钟信号端电连接，所述第四时钟信号端提供的时钟信号较所述第一时钟信号端提供的时钟迟滞二分之一个周期。

3.根据权利要求2所述的移位寄存电路，其特征在于，所述下拉输出单元包括自举关闭单元，所述自举关闭单元的输出端分别与所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端电连接；

所述自举关闭单元用于在下拉所述第一扫描信号输出端和所述第二扫描信号输出端时，控制所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元关断。

4.根据权利要求3所述的移位寄存电路，其特征在于，所述下拉控制单元包括第八晶体管、第九晶体管、第十晶体管和第一电容；所述下拉输出单元包括第十五晶体管-第十九晶体管；所述自举关闭单元包括所述第十五晶体管和第十六晶体管；

所述第十晶体管的栅极连接所述复位信号端，所述第八晶体管的栅极连接所述第四时钟信号端；所述第八晶体管和所述第十晶体管的源极均连接所述高电平信号端；所述第八晶体管和所述第十晶体管的漏极均连接所述第九晶体管的栅极和所述第一电容的第一极板；所述第九晶体管的源极连接所述高电平信号端，所述第九晶体管的漏极与所述第一电容的第二极板均连接所述第十五晶体管-所述第十九晶体管的栅极；

所述第十五晶体管的源极连接第二低电平信号端，所述第十五晶体管的漏极连接所述第十六晶体管的源极，所述第十六晶体管的漏极分别与所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端电连接；

所述第十七晶体管的源极连接第一低电平信号端，所述第十七晶体管的漏极连接所述第二扫描信号输出端；

所述第十八晶体管的源极连接第二低电平信号端，所述第十八晶体管的漏极连接所述第一扫描信号输出端；

所述第十九晶体管的源极连接高电平信号端，所述第十九晶体管的漏极连接所述发光控制信号输出端。

5.根据权利要求2所述的移位寄存电路，其特征在于，所述预充模块包括预充控制单元和下拉关闭单元；

所述预充控制单元的输入端连接高电平信号端，所述预充控制单元的输出端分别连接所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端，所述预充控制单元的控制端接收级传信号；

所述下拉关闭单元的输入端连接所述低电平信号端，所述下拉关闭单元的输出端连接所述下拉输出单元的控制端，所述下拉关闭单元的控制端连接所述高电平信号端或接收所述级传信号。

6.根据权利要求5所述的移位寄存电路，其特征在于，所述预充控制单元包括第一晶体管，所述下拉关闭单元包括第十一晶体管-第十四晶体管；

所述第一晶体管的栅极接收级传信号，所述第一晶体管的源极连接高电平信号端，所述第一晶体管的漏极分别连接所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端；

所述第十一晶体管和所述第十二晶体管的栅极均连接第一晶体管T1的栅极，所述第十一晶体管和所述第十二晶体管串联于第一低电平信号端和所述下拉输出单元的控制端的之间；

所述第十三晶体管和所述第十四晶体管的栅极均连接所述第一晶体管的漏极，所述第十三晶体管和所述第十四晶体管串联于第二低电平信号端和所述下拉输出单元的控制端之间。

7.根据权利要求1所述的移位寄存电路，其特征在于，所述第一扫描信号输出单元包括第二晶体管和第五晶体管；所述第二扫描信号输出单元包括第三晶体管和第六晶体管；所述发光控制信号输出单元包括第四晶体管和第七晶体管；

所述第五晶体管-所述第七晶体管的栅极均连接高电平信号端，所述第五晶体管-所述第七晶体管的源极分别为所述第一扫描信号输出单元、所述第二扫描信号输出单元和所述发光控制信号输出单元的控制端；

所述第五晶体管的漏极与所述第二晶体管的栅极电连接，所述第六晶体管的漏极与所述第三晶体管的栅极电连接，所述第七晶体管的漏极与所述第四晶体管的栅极电连接；

所述第二晶体管连接于所述第一时钟信号端和所述第二扫描信号输出端之间；

所述第三晶体管连接于所述第二时钟信号端和所述第一扫描信号输出端之间；

所述第四晶体管连接于所述第三时钟信号端和所述发光控制信号输出端之间。

8.根据权利要求7所述的移位寄存电路，其特征在于，所述自举模块还包括输出稳定单元，所述输出稳定单元包括第二电容、第三电容和第四电容；

所述第二电容、所述第三电容和所述第四电容的第一极板均连接所述第五晶体管-所述第七晶体管的源极；

所述第二电容的第二极板连接所述第二扫描信号输出端，所述第三电容的第二极板连接所述第一扫描信号输出端，所述第四电容的第二极板连接所述发光控制信号输出端。

9.一种显示装置，其特征在于，包括栅极驱动电路，所述栅极驱动电路包括移位寄存器，所述移位寄存器包括级联的多级如权利要求1-8任一项所述的移位寄存电路；

在任意相邻两级移位寄存电路中，后一级移位寄存电路中的预充模块的输入端与前一级移位寄存电路的第二扫描信号输出端电连接；

在任意相邻两级移位寄存电路中，后一级移位寄存电路中第一扫描信号输入单元的输入端接收的第一时钟信号，较前一级移位寄存电路中第一扫描信号输入单元的输入端接收的第一时钟信号迟滞四分之一个周期，后一级移位寄存电路中第二扫描信号输出单元的输入端接收的第二时钟信号，较前一级移位寄存电路中第二扫描信号输出单元的输入端接收的第二时钟信号迟滞四分之一个周期，后一级移位寄存电路中发光控制信号输出单元的输入端接收的第三时钟信号，较前一级移位寄存电路中发光控制信号输出单元的输入端接收的第三时钟信号迟滞四分之一个周期，后一级移位寄存电路中下拉控制单元的控制端接收的第四时钟信号，较前一级移位寄存电路中下拉控制单元的控制端接收的第四时钟信号迟滞四分之一个周期。

10.根据权利要求9所述的显示装置，其特征在于，包括四个第一类时钟信号端CLK A1、CLK A2、CLK A3、CLK A4和四个第二类时钟信号端CLK B1、CLK B2、CLK B3、CLK B4；

所述四个第一类时钟信号端CLK A1、CLK A2、CLK A3、CLK A4提供的时钟信号依次迟滞四分之一个周期，所述四个第二类时钟信号端CLK B1、CLK B2、CLK B3、CLK B4提供的时钟信号依次迟滞四分之一个周期；

不同级的所述移位寄存电路中第一扫描信号输入单元的输入端按照CLK A1、CLK A2、CLK A3、CLK A4的顺序，依次循环连接所述四个第一类时钟信号端CLK A1、CLK A2、CLK A3、CLK A4；

不同级的所述移位寄存电路中第二扫描信号输出单元的输入端按照CLK B1、CLK B2、CLK B3、CLK B4的顺序，依次循环连接所述四个第二类时钟信号端CLK B1、CLK B2、CLK B3、CLK B4；

不同级的所述移位寄存电路中发光控制信号输出单元的输入端按照CLK B2、CLK B3、CLK B4、CLK B1的顺序，依次循环连接所述四个第二类时钟信号端CLK B1、CLK B2、CLK B3、CLK B4；

不同级的所述移位寄存电路中下拉控制单元的控制端按照CLK A3、CLK A4、CLK A1、CLK A2的顺序，依次循环连接所述四个第一类时钟信号端CLK A1、CLK A2、CLK A3、CLK A4。

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