CN112799996A - 一种芯片级联扩展控制协议 - Google Patents

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Abstract

本发明公开了一种芯片级联扩展控制方法，单颗芯片包括指令时钟端、串行输入端以及串行输出端三个接口。指令时钟信号连接到所有级联芯片的指令时钟端，为所有级联芯片共用，为数据传输提供时钟信号，以及提供操作指令来控制级联芯片执行指令操作。级联芯片的串行输入端与串行输出端级联构成数据传输通道，第一级芯片的串行输入端为数据传输通道的串行输入数据信号，最后一级芯片的串行输出端为数据传输通道的串行输出数据信号。指令时钟信号控制所述的数据传输通道中的数据进行同步传输。本发明通过串行数据传输，并行指令传输，实现了对任意多的芯片的级联扩展控制，硬件拓扑简单，代价低，数据传输的效率与速度高，并且所有芯片同步控制，降低了控制时间开销。

Description

一种芯片级联扩展控制协议
技术领域
本发明主要涉及芯片级联扩展应用领域，尤其指一种串行数据传输的芯片级联扩展控制方法，该方法采用串行的方式进行数据的交互，并将时钟与指令信号合并，可实现任意级数的多芯片级联扩展控制，同时降低了硬件复杂度，提高了与主控的兼容性，数据的传输与芯片的控制效率高。
背景技术
串行接口被广泛应用于芯片之间的数据交互，因为数据为串行传输，芯片之间的互联线少，所以硬件简单，适应性高，成本低。
常见的串行接口有UART、SPI与I2C三种。其中UART为异步传输，只能实现点对点的传输。SPI为同步传输，通信速率较高，可以实现总线控制，但是每增加一个接入点，相应需要增加一个片选信号，所以当同时控制多个芯片时将会导致信号线开销增大，互联复杂。I2C为同步传输，仅用2条线即可以实现对多个芯片的控制，不同芯片之间通过地址进行区分，但是扩展的数量有限，并且通信速率较低。
所以现有的常用串行接口协议在用于多芯片控制时，存在扩展代价高或通信速率低的问题，同时对多芯片的控制只能分时进行，导致级联芯片响应不同步，数据的传输与芯片的控制效率低。
发明内容
本发明的目的在于提供一种芯片级联控制协议，完成级联扩展芯片的数据信息与控制信息的交互与传输。
本发明的技术方案如下：
一种芯片级联扩展控制方法，其特征在于：
单颗芯片包括指令时钟端、串行输入端以及串行输出端三个接口；
指令时钟信号连接到所有级联芯片的指令时钟端，为所有级联芯片共用，为数据传输提供时钟信号，以及提供操作指令来控制级联芯片执行指令操作；
级联芯片的串行输入端与串行输出端级联构成数据传输通道，第一级芯片的串行输入端为数据传输通道的串行输入数据信号，最后一级芯片的串行输出端为数据传输通道的串行输出数据信号；
指令时钟信号控制所述的数据传输通道中的数据进行同步传输；
对级联芯片的控制包括以下步骤：
A、将级联芯片数据传输通道的串行输入数据信号用一组串行输入帧数据表示，将级联芯片数据传输通道输出的串行输出数据信号用一组串行输出帧数据表示；
B、接收所述串行输入数据信号的级联芯片从串行输入帧数据的末端截取所需数据，并在串行输入帧数据的首端补充等长度片内数据构成串行输出帧数据，同步传输给后级芯片；
C、在串行输入帧数据传输完成后，发送操作指令，等待指令执行完成；
D、级联芯片根据从所述的串行输入帧数据中截取的数据与操作指令执行相应的指令操作，并在指令操作执行完成后产生所述的用于补充串行输入帧数据的片内数据；
E、重复B、C、D步骤。
所述的方法，其中，级联芯片从串行输入帧数据中截取的数据用于后面一次的指令操作，在串行输入帧数据首端补充的等长度片内数据为上一次指令操作产生的用于补充串行输入帧数据的片内数据。
所述的方法，其中，所述串行输入帧数据与串行输出帧数据的格式相同，每颗级联芯片占用一段数据，所有级联芯片的占用的数据顺序拼接起来构成整个帧数据。
所述的方法，其中，指令时钟信号中提供的操作指令为一系列的操作指令集合。
所述的方法，其中，指令时钟信号中的时钟信号与操作指令之间，以及不同操作指令之间，通过脉冲宽度进行区分识别。
所述的方法，其中，时钟信号与操作指令对应的脉冲宽度为一个范围。
与现有技术相比，本发明的优点在于：
1、不增加互联走线数量的条件下，级联芯片级数可任意扩展。
2、可同步控制所有芯片同步执行操作。
3、兼容全双工的通用SPI接口协议，可实现较高速率数据传输，对主控兼容性好，控制的效率高。
附图说明
图1是本发明的芯片级联扩展拓扑图；
图2是本发明的级联芯片的帧数据结构；
图3是本发明的控制过程时序图。
具体实施方式
以下将结合附图和具体实施例对本发明做进一步详细说明。
参阅图1所示，本发明的芯片级联扩展控制方法的芯片级联拓扑图，级联芯片的SICK端为输入管脚，用于接收主控端发送的时钟与指令，所有级联芯片的SICK短路连接，由主控端驱动。级联芯片的SDI端为输入管脚，用于数据的输入。级联芯片的SDO端为输出管脚，用于数据的输出。前一级芯片的SDO端连接到后一级芯片的SDI端，形成一条串联的数据通道。第一级芯片的SDI端由主控端提供，作为所有级联芯片的数据通道的串行输入数据信号，最后一级芯片的SDO端返回到主控端，作为所有级联芯片的数据通道的串行输出数据信号。级联芯片的数据输入输出与SICK同步，即数据的跳变与SICK的触发沿对齐。
根据芯片的拓扑连接可知，所有级联芯片同时接收到指令时钟信号，所以级联芯片的数据输入输出操作以及指令执行都同步触发，即所有级联芯片同步动作。
芯片1的SDI输入信号即为整个受控芯片级联构成的数据传输通道的串行输入数据信号，将串行输入数据信号用一组串行输入帧数据表示。参阅图2所示，芯片1 的SDI输入信号即为串行输入帧数据。串行输入帧数据的结构如图所示，为每一颗芯片的串行输入数据顺序拼接构成，拼接的顺序为末尾芯片（芯片N）的输入数据放在第一个位置，倒数第二个芯片（芯片N-1）的输入数据放在第二个位置，以此类推。
芯片N的SDO输出信号即为整个受控芯片级联构成的数据传输通道的串行输出数据信号，将串行输出数据信号用一组串行输出帧数据表示。参阅图2所示，芯片N的SDO输出信号即为串行输出帧数据。串行输出帧数据的结构如图所示，为每一个芯片的串行输出数据顺序拼接构成，拼接的顺序为末尾芯片（芯片N）的输出数据位于第一个位置，倒数第二个芯片（芯片N-1）的输出数据位于第二个位置，以此类推。
对于串行输入帧数据和串行输出帧数据中每一颗芯片对应的数据段的长度可以自由定义，不同芯片之间可以为相同长度也可以为不同长度，相应调整时钟数据信号中的时钟与串行输入数据信号与串行输出数据信号中的数据长度与芯片内部接收与输出的长度匹配即可。对于同一颗芯片的输入数据长度和输出数据长度相等。
级联芯片的输入数据为串行移入、输出数据为串行移出，输入与输出同时进行。级联芯片将串行输入帧数据中末端的数据段截取，在首端补充相同长度的片内数据，所以对于每一颗芯片的输入数据来说，串行输入帧数据的结构不变，并且帧数据的末端正好就是本芯片需要接收的数据，同时将片内数据完成了输出。
参阅图2所示，中间的级联芯片的串行输入帧数据中同时包含了后续芯片的输入数据以及前面芯片的输出数据，随着输串行入帧数据向末端移动，其中的输入数据逐级减少，输出数据逐级增多，直到最后一级芯片输出的帧数据中仅包含了所有芯片的输出数据。
通过指令时钟信号发送的操作指令，为指定脉冲宽度的脉冲信号，不同的脉冲宽度就代表了不同的操作指令。根据级联芯片对脉冲宽度判断的误差大小，需要定义一个范围内的脉冲宽度对应一条指令，判断误差越大相应需要的脉冲宽度范围越大，不同指令对应的脉冲宽度范围不能有交叠部分。脉冲宽度与指令的对应可以自由定义。
级联芯片在接收到操作指令后判断出具体需要执行的操作指令，然后开始执行操作指令，在操作指令执行期间，指令时钟信号保持静默状态，即不发送指令与时钟。芯片内部根据输入数据以及操作指令完成操作后，产生需要输出的数据，该数据用于下一次数据传输时补充到串行输入帧数据的首端。
参阅图3所示，对级联芯片的一次完整控制包括了数据传输、指令发送、指令执行与数据传输四个过程。前一个数据传输过程中的输入数据用于紧跟着的指令操作，作为指令操作的数据对象，后一个数据传输过程中的输出数据为前一次指令操作产生的结果。指令执行过程即为一个等待过程，该过程持续的时间随具体的指令变化而变化。从该操作过程可知，通过四个过程的配合，实现了操作数据发送、操作类型控制以及操作结果返回三个控制过程的关键要素，所以通过重复四个控制过程即可以实现对芯片的完整控制。
从数据的传输过程可知，数据传输为串行传输，并与时钟同步，数据的输入与输出同时进行，该过程与全双工的SPI接口的时序相同，所以对级联芯片的控制可以先采用SPI接口进行数据传输，然后切换为指令发送，然后再切换为SPI接口完成数据传输，这样的操作流程可以降低数据传输的控制开销，显著提高数据传输的效率与速度。

Claims (6)

1.一种芯片级联扩展控制方法，其特征在于：
单颗芯片包括指令时钟端（SICK）、串行输入端（SDI）以及串行输出端（SDO）三个接口；
指令时钟信号连接到所有级联芯片的指令时钟端（SICK），为所有级联芯片共用，为数据传输提供时钟信号，以及提供操作指令来控制级联芯片执行指令操作；
级联芯片的串行输入端（SDI）与串行输出端（SDO）级联构成数据传输通道，第一级芯片的串行输入端（SDI）为数据传输通道的串行输入数据信号，最后一级芯片的串行输出端（SDO）为数据传输通道的串行输出数据信号；
指令时钟信号控制所述的数据传输通道中的数据进行同步传输；
对级联芯片的控制包括以下步骤：
A、将级联芯片数据传输通道的串行输入数据信号用一组串行输入帧数据表示，将级联芯片数据传输通道输出的串行输出数据信号用一组串行输出帧数据表示；
B、接收所述串行输入数据信号的级联芯片从串行输入帧数据的末端截取所需数据，并在串行输入帧数据的首端补充等长度片内数据构成串行输出帧数据，同步传输给后级芯片；
C、在串行输入帧数据传输完成后，发送操作指令，等待指令执行完成；
D、级联芯片根据从所述的串行输入帧数据中截取的数据与操作指令执行相应的指令操作，并在指令操作执行完成后产生所述的用于补充串行输入帧数据的片内数据；
E、重复B、C、D步骤。
2.如权利要求1所述的方法，其特征在于：级联芯片从串行输入帧数据中截取的数据用于后面一次的指令操作，在串行输入帧数据首端补充的等长度片内数据为上一次指令操作产生的用于补充串行输入帧数据的片内数据。
3.如权利要求1所述的方法，其特征在于：所述串行输入帧数据与串行输出帧数据的格式相同，每颗级联芯片占用一段数据，所有级联芯片的占用的数据段顺序拼接起来构成整个帧数据。
4.如权利要求1所述的方法，其特征在于：指令时钟信号中提供的操作指令为一系列的操作指令集合。
5.如权利要求1所述的方法，其特征在于：指令时钟信号中的时钟信号与操作指令之间，以及不同操作指令之间，通过脉冲宽度进行区分识别。
6.如权利要求5所述的方法，其特征在于：时钟信号与操作指令对应的脉冲宽度为一个范围。
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