CN117667804A - 一种用于多芯片级联的通信接口的拓扑结构 - Google Patents
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Abstract
本发明属于通信接口技术领域，尤其涉及一种用于多芯片级联的通信接口的拓扑结构。本发明提出的拓扑结构包括1个控制器和多个芯片，多个芯片分为多组，每一组的第一个芯片的时钟输入端口与控制器的时钟输出端口连接，每一组的第一个芯片的数据输入端口分别与控制器上的一个数据输出端口连接，每一组的第二个芯片的时钟输入端口与第一个芯片的时钟输出端口连接，第二个芯片的数据输入端口与第一个芯片的数据输出端口连接，并依次类推形成多芯片组拓扑结构；每一组最后一个芯片的数据输出端口连接在一起，并连接控制器的数据输入端口。本发明能够高速地控制多串芯片同时又可以节省系统IO。
Description
技术领域
本发明属于通信接口技术领域，尤其涉及一种用于多芯片级联的通信接口的拓扑结构。
背景技术
通信接口广泛应用于半导体芯片中，用来实现控制器与芯片之间的通信。其中最常用的通用接口包含有I2C接口、SPI接口、UART接口。I2C接口由SDA和SCL两条线组成，它的优点是电路简单，一个控制器可以连接多个设备，其缺点是速度慢，同时一个控制器最多只能连接127个设备。SPI接口由4条线组成：CLK，CS，DIN，DOUT。优点是速度高，但是控制器需要的线比较多，不适用于非常多个芯片的场景，而且SPI接口其应用中时钟是采用总线形式的，它的时钟线需要驱动其所有的控制芯片，所控制的芯片多的话会导致期时钟上看到的负载特别大，传输速率会降下来。UART接口可以由TX、RX两线组成，可以实现1对1的双工通信。还有一类是采用单线接口协议，采用单进单出的形式，这种接口一般采用归0码或非归0码来编码，芯片内部用一个高速时钟去采样传输线上的值并解码；这种接口的实现较为负杂，对内部时钟的频率和精度都要求比较高，因为过采样的精度要求，这种接口一般传输速率为几百KHz，无法满足多芯片大数据量的即时传输。
随着科技的发展，某些系统中，同一类型的芯片可能有成百上千个，如何采用一个合适的接口实现高速通信，是一个大的难点，同时由于芯片数目多，如何让PCB布线变得更加容易，减少PCB的跳线或者减少系统所需要的PCB层数，也是一个比较大的挑战。
发明内容
针对上述问题，本发明提出一种用于多芯片级联的高速通信接口的拓扑结构，一个控制器可以控制上千个芯片，接口速度快，同时方便PCB布线，对多芯片控制领域有积极的作用。。
本发明的技术方案为：
一种用于多芯片级联的通信接口的拓扑结构，其特征在于，所述拓扑结构包括1个控制器和多个芯片，控制器上具有1个时钟输出端口、多个数据输出端口和1个数据输入端口，每个芯片具有1个时钟输入端口、1个数据输入端口、1个时钟输出端口和1个数据输出端口，多个芯片分为多组，每一组的第一个芯片的时钟输入端口与控制器的时钟输出端口连接，每一组的第一个芯片的数据输入端口分别与控制器上的一个数据输出端口连接，每一组的第二个芯片的时钟输入端口与第一个芯片的时钟输出端口连接，第二个芯片的数据输入端口与第一个芯片的数据输出端口连接，并依次类推形成多芯片组拓扑结构；每一组最后一个芯片的数据输出端口连接在一起，并连接控制器的数据输入端口；
令时钟信号在每个芯片中经过反相处理后再由驱动电路输出，定义第i个芯片的数据输入端在第i个芯片输入时钟信号的上升沿进行数据采样，1≤i≤N，令第i个芯片的时钟输出端输出与第i个芯片输入时钟信号反相的时钟信号，并且第i个芯片的数据输出端在第i个芯片输出时钟信号的上升沿改变数据值进行输出，对应的第i+1个芯片的数据输入端在第i+1个芯片的输入时钟信号的上升沿进行数据采样，从而实现每一级芯片都有足够的信号建立和保持时间；
进一步的，与芯片在输入时钟信号的上升沿进行数据采样同理，定义第i个芯片的数据输入端在第i个芯片输入时钟信号的下降沿进行数据采样，1≤i≤N，令第i个芯片的时钟输出端输出与第i个芯片输入时钟信号反相的时钟信号，并且第i个芯片的数据输出端在第i个芯片输出时钟信号的下降沿改变数据值进行输出，对应的第i+1个芯片的数据输入端在第i+1个芯片的输入时钟信号的下降沿进行数据采样，从而实现每一级芯片都有足够的信号建立和保持时间。设定所有芯片的时钟输出端口和数据输出端口为开漏输出，控制器采用逐级芯片设置的方法对每一组的芯片输出管脚进行设置，将每一组的最后一个芯片设置为单线协议，使每一组的最后一个芯片只能发送回读数据；控制器读取芯片数据时，采用分时复用的方法，需被读取的串芯片将信息完全传输给控制器后，控制器再发送下一条读信息的指令。
本发明的有益效果是：本发明可以实现可靠的控制大规模数量的芯片，并且线上负载小，可以实现高速的数据传输；同时，基于这种接口的系统芯片与控制器，芯片与芯片的连线简单，能够高速地控制多串芯片同时又可以节省系统IO。
附图说明
图1为基于高速通信接口的系统(单串结构)；
图2为基于高速通信接口的系统(M串结构(M>3))；
图3为基于双线高速通信接口的带回读的系统(M串结构(M>3))。
图4为控制器读不同串芯片时发送命令的时序图
具体实施方式
下面结合附图，详细描述本发明的技术方案。
如图1所示，采用本发明的高速通信接口的控制器只需要2条线CLK(时钟线)/DATA(数据线)输出即可以控制一串由几百上千个芯片级联组成的系统。每个芯片有4个PIN：CLKI/DATAI/CLKO/DATAO。对于第一个芯片，其CLKI/DATAI分别连接控制器的CLK和DATA输出，同时将输入的CLKI与DATAI通芯片内部的电路重新驱动，输出成CLKO与DATAO。对于第一个芯片后面的芯片，其CLKI/DATAI分别连接前级芯片的CLKO和DATAO输出。通过这种级联结构，控制器的CLKI/DATAI和芯片的输出的CLKO/DATAO都只需要驱动一个芯片，线上负载小，可以实现高速的数据传输；同时，基于这种接口的系统芯片与控制器，芯片与芯片的连线简单，特别容易板级布线。
图2表示一种基于本高速接口多串芯片组成的系统组构，控制器可以用多组CLK/DATA来控制所有串的芯片。而当控制器需要回读某芯片串的任意一个芯片的信息，需要把每一串芯片最后一个芯片的CLKO/DATAO连接到控制器的CLK_I/DATA_I，这样对于一个有M串芯片的系统，控制器需要有4*M个管脚来实现整个系统，当芯片串的数目过多的话，控制器需要的管脚数很多，增加整个系统的成本。
本发明采用时钟合并的方法，将所有串芯片的时钟CLKI连接到控制器的一个时钟输出IO，将所有串的最后一个芯片的DATAO连接到一起，与控制器的一个数据输入DATA_I相连，结构如图3所示。采用图3的结构，控制器只需要2*M+2个系统IO就可以实现M串芯片的控制，相比图2的结构，IO数最节省接近50％。
因此本发明的设计，在图1所示的高速通信接口拓扑的基础上进一步进行优化，具有以下的优点：
采用时钟合并的方法，将所有串芯片的时钟CLKI连接到控制器的一个时钟输出实现让这个时钟信号在任一芯片串需要传输命令的时候都处于使能状态。同时让所有芯片串的数据线在没有命令传输的时候保持高电平。
将所有串的所有芯片的输出管脚CLKO/DATAO默认状态设置为开漏输出(OPENDRAIN)，处于开漏输出的输出管脚是可以连接在一起而不会有信号冲突的。控制器采用逐级芯片设置的方法对每一串的芯片输出管脚进行设置，先把每一个串的第1个芯片管脚设置成CMOS输出，保证命令可以高速地往后传递；再依次设置每一串的后续芯片，直到最后一个芯片N，保持最后一级芯片的输出管脚为开漏输出(OPEN DRAIN)，同时根据芯片串的数目，可以设置芯片内部合适的上拉电阻或在DATA_I线上拉一个合适的电阻来实现稳定的通信。
将每一串的最后一级芯片的协议转换成单线协议，比如说通用串行总线(UART)。设置让每一串最后一个芯片只传递回读信息的内容。因为控制器所需的回读信息内容不多，用单线接口也能够达到足够数据吞吐率。
采用分时复用的方法，控制器在读任一芯片串的任一芯片时，等该串芯片将信息完全传输给控制器后，再发送下一条读信息的指令，如图4所示。通过这种方法实现回读IO的分时复用。
综上，采用图3的结构，控制器只需要2*M+2个系统IO就可以实现M串芯片的控制，相比图2的结构，IO数最节省接近50％。同时保证了双线接口的高速通信。
Claims (2)
1.一种用于多芯片级联的通信接口的拓扑结构，其特征在于，所述拓扑结构包括1个控制器和多个芯片，控制器上具有1个时钟输出端口、多个数据输出端口和1个数据输入端口，每个芯片具有1个时钟输入端口、1个数据输入端口、1个时钟输出端口和1个数据输出端口，多个芯片分为多组，每一组的第一个芯片的时钟输入端口与控制器的时钟输出端口连接，每一组的第一个芯片的数据输入端口分别与控制器上的一个数据输出端口连接，每一组的第二个芯片的时钟输入端口与第一个芯片的时钟输出端口连接，第二个芯片的数据输入端口与第一个芯片的数据输出端口连接，并依次类推形成多芯片组拓扑结构；每一组最后一个芯片的数据输出端口连接在一起，并连接控制器的数据输入端口；
令时钟信号在每个芯片中经过反相处理后再由驱动电路输出，定义第i个芯片的数据输入端在第i个芯片输入时钟信号的上升沿进行数据采样，1≤i≤N，令第i个芯片的时钟输出端输出与第i个芯片输入时钟信号反相的时钟信号，并且第i个芯片的数据输出端在第i个芯片输出时钟信号的上升沿改变数据值进行输出，对应的第i+1个芯片的数据输入端在第i+1个芯片的输入时钟信号的上升沿进行数据采样，从而实现每一级芯片都有足够的信号建立和保持时间；
设定所有芯片的时钟输出端口和数据输出端口为开漏输出，控制器采用逐级芯片设置的方法对每一组的芯片输出管脚进行设置，将每一组的最后一个芯片设置为单线协议，使每一组的最后一个芯片只能发送回读数据；控制器读取芯片数据时，采用分时复用的方法，需被读取的串芯片将信息完全传输给控制器后，控制器再发送下一条读信息的指令。
2.根据权利要求1所述的一种用于多芯片级联的高速通信接口的拓扑结构，其特征在于，与芯片在输入时钟信号的上升沿进行数据采样同理，定义第i个芯片的数据输入端在第i个芯片输入时钟信号的下降沿进行数据采样，1≤i≤N，令第i个芯片的时钟输出端输出与第i个芯片输入时钟信号反相的时钟信号，并且第i个芯片的数据输出端在第i个芯片输出时钟信号的上下降沿改变数据值进行输出，对应的第i+1个芯片的数据输入端在第i+1个芯片的输入时钟信号的下降沿进行数据采样，从而实现每一级芯片都有足够的信号建立和保持时间。
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