CN111625490A - 多芯片串联高速全双工无寻址通信系统 - Google Patents

多芯片串联高速全双工无寻址通信系统 Download PDF

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Abstract

本发明公开了一种多芯片串联高速全双工无寻址通信系统，属于通信技术领域，包括中控芯片、若干个运算芯片和信号束，所述中控芯片端与依序排列的若干个运算芯片均通过信号束相互串联连接，自动形成m个运算芯片的编号，所述中控芯片与依序排列的每一所述运算芯片之间传输数据的周期次数对应依序排列的每个所述运算芯片所在的编号，实现运算芯片的无寻址通信；且所述中控芯片与每一所述运算芯片以高速全双工通信进行数据传输。本发明的多个芯片通过串联连接实现运算芯片的无寻址通信，且布线简化，适应高算力的芯片以高速、双向传输数据的通信功能。

Description

多芯片串联高速全双工无寻址通信系统
技术领域
本发明属于通信技术领域，尤其涉及一种多芯片串联高速全双工无寻址通信系统。
背景技术
随着科学技术的进步，布置具有AI、高算力且密集的芯片是满足日益增长的市场需求及应用。而传统的SPI芯片通信协议以低速通信连接，其芯片编址麻烦及芯片之间布线复杂等不足。
例如，主芯片与每一个从芯片均采用3条信号线并联连接，若从芯片为5 个，则主芯片需连接5*3根信号线管脚，导致布线复杂；需对从芯片的IP地址先进行编写，确认要传输的从芯片的IP地址后才能对应传输数据，编址麻烦；数据传输处在低速运行，难以满足高算力芯片的数据传输。
发明内容
本发明提供一种多芯片串联高速全双工无寻址通信系统及其系统，解决通信连接的多个芯片布线复杂、编址麻烦，且低速运行难以满足高算力芯片的数据传输的问题。
为实现上述目的，本发明提供如下技术方案：
一种多芯片串联高速全双工无寻址通信系统，包括中控芯片、若干个运算芯片和信号束，所述中控芯片端与依序排列的若干个运算芯片均通过信号束相互串联连接，自动形成m个运算芯片的编号，所述中控芯片与依序排列的每一所述运算芯片之间传输数据的周期次数对应依序排列的每个所述运算芯片所在的编号，实现运算芯片的无寻址通信；及
所述信号束包括流控信号线、时钟信号线、正传信号线和反传信号线，所述正传信号线以所述中控芯片朝运算芯片方向传输数据，所述反传信号线以运算芯片朝所述中控芯片方向传输数据，所述时钟信号线具有周期性的脉冲信号，所述流控信号线包括高电平流控和低电平流控，当所述流控信号线处于高电平流控时,所述中控芯片与每一所述运算芯片之间在所述正传信号线、反传信号线进行数据传输以形成高速全双工通信链路。
优选地，所述中控芯片与依序排列的每一所述运算芯片之间传输的周期次数包括：
获取要执行的数据总量于所述中控芯片与第m个运算芯片之间的传输；
先执行所述中控芯片与串联的第一个运算芯片之间在第一个周期传输的第一数据，再执行第一个运算芯片与第二个运算芯片之间在第二个周期传输的第二数据，依次类推至执行第m个运算芯片在第m个周期传输的第m数据，其中，第一数据与第m数据相同；
基于执行的m个周期次数传输的数据进行叠加生成所述中控芯片与对应的第m个运算芯片之间接收或发送的数据总量。
优选地，所述中控芯片与每一所述运算芯片之间在正传信号线或反传信号线上传输的数据包括所述时钟信号线在上升沿和下降沿形成的至少1个时钟周期。
优选地，所述正传信号线或反传信号线进行数据传输包括：
当所述时钟信号线为上升沿时，触发所述中控芯片在正传信号线上向运算芯片发送数据，或触发运算芯片在反传信号线上向所述中控芯片发送数据；
当所述时钟信号线在下降沿时，所述运算芯片接收对应的数据，或所述中控芯片接收对应的数据。
优选地，所述时钟信号线的周期计算公式为：
Figure BDA0002515043030000021
F为时钟频率，T为时钟周期。
优选地，基于所述时钟周期的每一条所述正传信号线或反传信号线的数据传输速率为F*1，其单位bit/s,其中，数字1表示对应的一条信号线。
优选地,当所述正传信号线或反传信号线完成数据传输后，所述流控信号线从高电平流控转变为低电平流控。
优选地，当所述流控信号线处于低电平流控时，停止所述中控芯片或各个运算芯片在所述正传信号线、反传信号线上收发数据。
本发明与现有技术相比具有以下有益效果：
本发明提供一种多芯片串联高速全双工无寻址通信系统，将中控芯片端与依序排列的若干个运算芯片通过信号束相互串联连接形成m个运算芯片的编号，中控芯片与依序排列的每一所述运算芯片之间传输数据的周期次数对应依序排列的每个所述运算芯片所在的编号，本发明的多个芯片通过串联连接实现运算芯片的无寻址通信，布线简化、节约资源，且适应高算力的芯片以高速、双向传输数据的通信功能。
为更清楚地阐述本发明的结构特征和功效，下面结合附图与具体实施例来对本发明进行详细说明。
附图说明
图1为本发明多芯片串联高速全双工无寻址通信系统的结构示意图；
图2为图1中的信号束的相关关系示意图；
图3为运算芯片在正传信号线传输数据的相位顺序示意图；
图4为运算芯片在反传信号线传输数据的相位顺序示意图；
图5为图1中的时钟信号线的方波结构示意图；
图6为时钟信号线与正传信号线对应的传输相位示意图；
图7为时钟信号线与反传信号线对应的传输相位示意图。
具体实施方式
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请技术领域的技术人员通常理解的含义相同；本文中在申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请；本申请的说明书和权利要求书及上述附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。本申请的说明书和权利要求书或上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
本发明实施例提供了一种多芯片串联高速全双工无寻址通信系统，参考图1和图2所示，包括中控芯片、若干个运算芯片和信号束，所述中控芯片端与依序排列的若干个运算芯片均通过信号束相互串联连接，自动形成m个运算芯片的编号，所述中控芯片与依序排列的每一所述运算芯片之间传输数据的周期次数对应依序排列的每个所述运算芯片所在的编号，实现运算芯片的无寻址通信；及
所述信号束包括流控信号线、时钟信号线、正传信号线和反传信号线，所述正传信号线以所述中控芯片朝运算芯片方向传输数据，所述反传信号线以运算芯片朝所述中控芯片方向传输数据，所述时钟信号线具有周期性的脉冲信号，所述流控信号线包括高电平流控和低电平流控，当所述流控信号线处于高电平流控时,所述中控芯片与每一所述运算芯片之间在所述正传信号线、反传信号线进行数据传输以形成高速全双工通信链路。
本实施例中，将中控芯片与多个运算芯片依顺序串联起来，中控芯片与运算芯片通过信号束串联连接，以及相邻的两个运算芯片之间也通过信号束串联连接，形成高速全双工通信无寻址链路，其中，中控芯片与依序排列的每一所述运算芯片之间传输数据的周期次数对应依序排列的每个所述运算芯片所在的编号。本发明的多个芯片通过串联连接实现运算芯片的无寻址通信，布线简化、节约资源，且适应高算力的芯片以高速、双向传输数据的通信功能。
运算芯片无寻址指无需对串联连接的每一个运算芯片进行IP地址编写，传统的芯片在数据传输前需先确认待传输的芯片的IP地址，再进行数据的传输，编址烦琐费时。而采用运算芯片无寻址的方式，只需在串联连接时依序排列每一个运算芯片便可自动生成对应的每个运算芯片的编号(例如1，2，3， 4，...m,m表示正整数),中控芯片与依序排列的每一运算芯片之间传输的周期次数对应依序排列的每个运算芯片所在的编号。
全双工是指主设备与从设备之间可以同一时间进行信号的双向传输，双向传输数据的两条信号线各自独立，互不影响，例如，在t时，1号线的主设备A向从设备B传输数据，同时，2号线的从设备B在t时向主设备A传输数据，两者瞬时同步，当然，单独一条线也可以独立传输数据。
具体地，信号束为4根信号线，分别是流控信号线(TEN)、时钟信号线 (TCLK)、正传信号线(TXDA)和反传信号线(RXDA)，其中，所述流控信号线包括高电平流控和低电平流控，流控信号线用于控制正传信号线或反传信号线的使能传输，例如，控制一帧数据传输的开始和结束；时钟信号线(英文Clock Signal)用于同步数字电路产生的具有周期性的脉冲信号，时钟信号线是信号的一种特殊信号振荡于高和低状态之间方波(参考图5所示)，时钟信号线的一个周期方波轨迹包括上升阶段和下降阶段；正传信号线(TXDA)以中控芯片朝运算芯片方向传输数据，反传信号线(RXDA)以运算芯片朝中控芯片方向传输数据；当所述流控信号线处于高电平流控时,所述中控芯片或各个运算芯片在所述正传信号线、反传信号线进行数据传输以形成高速全双工通信链路。
需要说明的是，基于本发明采用的高速全双工无寻址通讯系统连，正传信号线和反传信号线可在同一时钟信号段同时完成中控芯片向运算芯片传输数据，及/或运算芯片向中控芯片传输数据，且通过芯片在串联时自动形成芯片对应的编码定位到数据传输对应的运算芯片位置。
进一步地，参考图3和图4所示，所述中控芯片与依序排列的每一所述运算芯片之间传输的周期次数包括：
获取要执行的数据总量于所述中控芯片与第m个运算芯片之间的传输；
先执行所述中控芯片与串联的第一个运算芯片之间在第一个周期传输的第一数据，再执行第一个运算芯片与第二个运算芯片之间在第二个周期传输的第二数据，依次类推至执行第m个运算芯片在第m个周期传输的第m数据，其中，第一数据与第m数据相同；
基于执行的m个周期次数传输的数据进行叠加生成所述中控芯片与对应的第m个运算芯片之间接收或发送的数据总量。
例如，如下表所示，为中控芯片与运算芯片之间信号线传输的一个数据表。
Figure BDA0002515043030000061
Figure BDA0002515043030000071
表中，串联的若干个运算芯片对应的编号顺序为运算芯片1、运算芯片 2、运算芯片3、运算芯片4、运算芯片5......运算芯片m-2、运算芯片m-1、运算芯片m；中控芯片与运算芯片之间传输数据＝4bit，以及相邻运算芯片之间传输的数据为：芯片1与芯片2＝4bit，芯片2与芯片3＝4bit，芯片3与芯片 4＝4bit，芯片4与芯片5＝4bit......芯片m-2与芯片m-1＝4bit，芯片m-1与芯片m＝4bit；则中控芯片与每一运算芯片之间传输的数据总数依顺序分别为 40000bit、39996bit、39992bit、39988bit、39984bit......12bit、8bit、 4bit，其中，bit表示数据的比特数单位。
例如，在一个可选的实施例中，包括中控芯片与运算芯片1、运算芯片2、运算芯片3，周期数据传输为4bit，总数据为12bit，则正传信号线(TXDA) 以中控芯片朝运算芯片方向传输数据的方式为：
A1、在高电平流控时，中控芯片向运算芯片1发送一周期的4bit，此时运算芯片1具有4bit数据；
A2、在下一个周期处于高电平流控时，中控芯片向运算芯片1继续发送一周期的4bit，此时运算芯片1具有8bit数据，与此同时，串联连接的运算芯片1向运算芯片2传输一周期的4bit，运算芯片2具有4bit数据；
A3、在又一个周期处于高电平流控时，中控芯片向运算芯片1继续发送一周期的4bit，此时运算芯片1具有12bit数据，与此同时，串联连接的运算芯片1向运算芯片2传输一周期的4bit，运算芯片2具有8bit数据，而运算芯片2向运算芯片3传输一周期的4bit，运算芯片3具有4bit数据，至此，一个总数据为12bit的数据传输结束。
在另一个可选的实施例中，反传信号线(TXDR)以运算芯片朝中控芯片方向传输数据的方式为：
B1、在高电平流控时，运算芯片3向运算芯片2发送一周期的4bit，此时运算芯片2具有4bit数据；
B2、在下一个周期处于高电平流控时，运算芯片3向运算芯片2继续发送一周期的4bit数据，此时运算芯片2具有8bit数据，与此同时，串联连接的运算芯片2向运算芯片1传输一周期的4bit数据，运算芯片1具有4bit 数据；
B3、在又一个周期处于高电平流控时，运算芯片3向运算芯片2继续发送一周期的4bit数据，此时运算芯片2具有12bit数据，与此同时，串联连接的运算芯片2向运算芯片1传输一周期的4bit数据，运算芯片1具有8bit 数据，而运算芯片1向串联连接的中控芯片传输一周期的4bit，中控芯片具有4bit数据，至此，一个总数据为12bit由运算芯片3向中控芯片传输的数据结束。
由此可知，无论中控芯片朝运算芯片方向传输数据，还是运算芯片朝中控芯片方向传输数据，均可确定出数据传输来自哪个运算芯片(例如运算芯片3)，无需编写运算芯片的IP地址，从而实现双向无寻址数据传输。
进一步地，所述中控芯片与每一所述运算芯片之间在正传信号线或反传信号线上传输的数据包括所述时钟信号线在上升沿和下降沿形成的至少1个时钟周期，当所述正传信号线或反传信号线完成数据传输后，所述流控信号线从高电平流控转变为低电平流控。
本实施例中，正传信号线或反传信号线至少包括1个时钟周期的数据传输，例如，在一个实施例中，中控芯片向某一运算芯片发送数据需要多个时钟周期才能传输完毕，在数据传输完成之前不断迭代于时钟信号线为上升沿和下降沿的时钟周期，直至本次数据传输结束，流控信号线从高电平流控转变为低电平流控。
具体地，不管是中控芯片朝运算芯片方向传输的正传信号线，还是运算芯片朝中控芯片方向传输的反传信号线，在同一时钟周期的波段都是以上升阶段和下降阶段，从而形成相反的数据传输方向，在流控信号线处于高电平流控时便可实现高速全双工无寻址的数据通信功能。
进一步地，参考图6和图7所示，所述正传信号线或反传信号线进行数据传输包括：
当所述时钟信号线为上升沿时，触发所述中控芯片在正传信号线上向运算芯片发送数据，或触发运算芯片在反传信号线上向所述中控芯片发送数据；
当所述时钟信号线在下降沿时，所述运算芯片接收对应的数据，或所述中控芯片接收对应的数据。
在一个实施例中，运行设备使内置的芯片高速运算，当流控信号线处于高电平流控时，在时钟信号线为上升沿时触发中控芯片在正传信号线上向运算芯片发送数据，在时钟信号线为下降沿时该运算芯片接收对应的数据。
在另一个实施例中，运行设备使内置的芯片高速运算，当流控信号线处于高电平流控时，在时钟信号线为上升沿时触发运算芯片在反传信号线上向中控芯片发送数据，在时钟信号线为下降沿时，所述中控芯片接收对应的数据。
进一步地，所述时钟信号线的周期计算公式为：
Figure BDA0002515043030000091
F为时钟频率，T为时钟周期。
进一步地，基于所述时钟周期的每一条所述正传信号线或反传信号线的数据传输速率为F*1，其单位bit/s,其中，数字1可以看做是一条信号线。
具体地，一个时钟周期只能传输1bit/s数据，即时钟周期等同于数据的传输速率。例如，在一个实施例中，若一个时钟频率为10MHz，则1s中就能产生10000000个时钟周期，也就是说，1s中可以传输10000000bit的数据；那么，一个10MHz的时钟频率对应的一个周期时间是多少呢？其计算如下：
T＝1/F＝1/10000000＝0.0000001S＝100ns。
可以看出，时钟频率越大，数据的传输速率就越大，周期时间就越小。对于本发明的高运算密集芯片来说，其处理器的性能比较强悍，因而时钟速率相对较高。
进一步地，当所述流控信号线处于低电平流控时，停止所述中控芯片或各个运算芯片在所述正传信号线、反传信号线上收发数据。
本实施例中，当流控信号线处于低电平流控时，流控信号线的使能传输受到限制，中控芯片与运算芯片之间的所有数据传输均停止，对时钟信号线、正传信号线和反传信号线的操作均无反应，操作无效。
以上结合具体实施例描述了本发明的技术原理，仅是本发明的优选实施方式。本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式，这些方式都将落入本发明的保护范围之内。

Claims (8)

1.一种多芯片串联高速全双工无寻址通信系统，其特征在于，包括中控芯片、若干个运算芯片和信号束，所述中控芯片端与依序排列的若干个运算芯片均通过信号束相互串联连接，自动形成m个运算芯片的编号，所述中控芯片与依序排列的每一所述运算芯片之间传输数据的周期次数对应依序排列的每个所述运算芯片所在的编号，实现运算芯片的无寻址通信；及
所述信号束包括流控信号线、时钟信号线、正传信号线和反传信号线，所述正传信号线以所述中控芯片朝运算芯片方向传输数据，所述反传信号线以运算芯片朝所述中控芯片方向传输数据，所述时钟信号线具有周期性的脉冲信号，所述流控信号线包括高电平流控和低电平流控，当所述流控信号线处于高电平流控时,所述中控芯片与每一所述运算芯片之间在所述正传信号线、反传信号线进行数据传输以形成高速全双工通信链路。
2.根据权利要求1所述的多芯片串联高速全双工无寻址通信系统，其特征在于，所述中控芯片与依序排列的每一所述运算芯片之间传输的周期次数包括：
获取要执行的数据总量于所述中控芯片与第m个运算芯片之间的传输；
先执行所述中控芯片与串联的第一个运算芯片之间在第一个周期传输的第一数据，再执行第一个运算芯片与第二个运算芯片之间在第二个周期传输的第二数据，依次类推至执行第m个运算芯片在第m个周期传输的第m数据，其中，第一数据与第m数据相同；
基于执行的m个周期次数传输的数据进行叠加生成所述中控芯片与对应的第m个运算芯片之间接收或发送的数据总量。
3.根据权利要求1所述的多芯片串联高速全双工无寻址通信系统，其特征在于，所述中控芯片与每一所述运算芯片之间在正传信号线或反传信号线上传输的数据包括所述时钟信号线在上升沿和下降沿形成的至少1个时钟周期。
4.根据权利要求3所述的多芯片串联高速全双工无寻址通信系统，其特征在于，所述正传信号线或反传信号线进行数据传输包括：
当所述时钟信号线为上升沿时，触发所述中控芯片在正传信号线上向运算芯片发送数据，或触发运算芯片在反传信号线上向所述中控芯片发送数据；
当所述时钟信号线在下降沿时，所述运算芯片接收对应的数据，或所述中控芯片接收对应的数据。
5.根据权利要求3所述的多芯片串联高速全双工无寻址通信系统，其特征在于，所述时钟信号线的周期计算公式为：
Figure FDA0002515043020000021
F为时钟频率，T为时钟周期。
6.根据权利要求5所述的多芯片串联高速全双工无寻址通信系统，其特征在于，基于所述时钟周期的每一条所述正传信号线或反传信号线的数据传输速率为F*1，其单位bit/s。
7.根据权利要求1所述的多芯片串联高速全双工无寻址通信系统，其特征在于，当所述正传信号线或反传信号线完成数据传输后，所述流控信号线从高电平流控转变为低电平流控。
8.根据权利要求1所述的多芯片串联高速全双工无寻址通信系统，其特征在于，当所述流控信号线处于低电平流控时，停止所述中控芯片或各个运算芯片在所述正传信号线、反传信号线上收发数据。
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PB01 Publication
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SE01 Entry into force of request for substantive examination
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WW01 Invention patent application withdrawn after publication
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