CN203386459U - 一种支持灰度等级扩展的显示控制系统及驱动芯片 - Google Patents

Abstract

本实用新型属于显示控制技术领域，提供了一种支持灰度等级扩展的显示控制系统及驱动芯片。该支持灰度等级扩展的显示控制系统中，同步控制卡输出显示精度为n2的灰度数据，n2＜16，同步控制卡配合相应结构的驱动芯片，可使得同步控制卡与驱动芯片之间的数据传输量从现有的16位降为n2位，因此，同步控制卡与驱动芯片之间的数据传输速率提升了16/n2倍，因此，同步控制卡与驱动芯片之间的数据传输速率提升了16/n2倍，从而相对于现有技术而言，提高了灰度时钟信号GCLK的频率上限，提高了行扫频率，进而提高了画面的刷新率。

Description

一种支持灰度等级扩展的显示控制系统及驱动芯片

技术领域

本实用新型属于显示控制技术领域，尤其涉及一种主要应用在LED显示控制方面、并支持灰度等级扩展的显示控制系统及驱动芯片。

背景技术

在LED显示屏的显示控制领域，采用脉冲宽度调制（Pulse WidthModulation，PWM）方式，实现对各LED发光亮度的调节。具体来说，是在固定显示周期内，通过调节LED亮/灭的时间比，达到LED亮度调节的目的，且在LED亮时，流过的是固定的电流，光的波长不会变化，避免LED在不同电流下的颜色变化问题。

如图1示出了LED显示屏的显示控制系统的典型结构，其包括同步控制卡和若干级联的驱动芯片。其中，串行数据传输线SDI为一条级联线，数据时钟线DCLK、灰度时钟线GCLK和锁存线LE分别为共用线；串行数据传输线SDI与数据时钟线DCLK配合，得到所需的显示数据，锁存线LE与数据时钟线配合，得到所需的控制指令。具体而言，同步控制卡与驱动芯片之间的显示数据传输过程是：同步控制卡通过串行数据传输线SDI向与其连接的驱动芯片传输一定精度的灰度数据，当驱动芯片中任一端口的显示数据传输完毕后，将该端口的灰度数据进行锁存，如此反复，直到所有端口的灰度数据均传输完毕并锁存后，对整体的灰度数据进行锁存，锁存的灰度数据用于输出显示。

现有技术中，同步控制卡与驱动芯片之间采用16位灰度数据的传输方式，即是说，同步控制卡需要在一个显示周期内向驱动芯片发送16位灰度数据，即便在显示数据的精度要求低于16位时，仍需在低位补0而使得灰度数据的传输位数保持不变。而对于显示动态画面的动态屏来说，其画面刷新率主要取决于换行扫描频率（即：行扫频率），则在动态屏上显示一个固定显示精度的显示数据时，需要在每一行LED完整显示一个PWM信号的基本周期后，才能换行，此时，动态屏的行扫频率可以表示为：

$F_{\mathrm{frame}}=\frac{F_{\mathrm{GCLK}}}{2^n*m}$

其中，F_frame是行扫频率，F_GCLK是灰度时钟信号的频率，n是显示精度，m是扫描行数。可见，若灰度数据传输量大，为了完成灰度数据的传输，所需数据时钟信号DCLK的周期个数多、频率快，进而限制了灰度时钟信号GCLK的频率上限，降低了行扫频率，进而降低了画面的刷新率。例如，假设级联的驱动芯片个数为12片，每片驱动芯片有16个驱动端口，显示精度为10，则在1024个灰度时钟周期（即一个显示周期）内，同步控制卡与驱动芯片之间的数据传输量为：灰度数据位数16×驱动芯片个数12×每个驱动芯片的驱动端口数16=3072，即是说，数据时钟信号DCLK的频率需要达到灰度时钟信号GCLK的三倍，在实际中，数据时钟信号DCLK和灰度时钟信号GCLK的最大频率均为30MHz，而在该实例中，最大的数据时钟信号DCLK的频率为30MHz，最大的灰度时钟信号GCLK的频率被限制为10MHz，对于8扫描动态屏，则行扫频率为：刷新率较低，并且显示精度越高，由于同步控制卡与驱动芯片之间的数据传输量并没有提升，因此刷新率更低，降低了用户体验性。

实用新型内容

本实用新型的目的在于提供一种支持灰度等级扩展的显示控制系统，旨在解决现有技术中，由于同步控制卡与驱动芯片之间采用16位灰度数据的传输方式，传输的数据量大，导致画面的刷新率低，用户体验性差的问题。

本实用新型是这样实现的，一种支持灰度等级扩展的显示控制系统，包括至少一级级联连接的驱动芯片，所述系统还包括连接所述驱动芯片，对每一显示精度为n1的待显示灰度数据进行处理以得到与每一待显示灰度数据对应的一组显示精度分别为n2的灰度数据并将每一组显示精度分别为n2的灰度数据串行输出给驱动芯片的同步控制卡，其中，所述n1和n2均为正整数，且n2≤n1，n2＜16，同时在2ⁿ¹个灰度时钟信号周期内，一组显示精度分别为n2的灰度数据所代表的占空比与对应的显示精度为n1的待显示灰度数据所需展示的占空比相同，所述驱动芯片包括数据时钟接口、串行数据输入接口、灰度时钟接口、锁存接口、串行数据输出接口、以及至少一个分别连接发光元件的输出驱动接口，所述数据时钟接口、串行数据输入接口、灰度时钟接口、锁存接口分别连接所述同步控制卡，所述串行数据输出接口连接下一级驱动芯片的串行数据输入接口，所述驱动芯片还包括：

连接所述数据时钟接口，通过所述数据时钟接口接收所述同步控制卡发出的数据时钟信号并在所述数据时钟信号的上升沿和/或下降沿输出单稳态脉冲的触发沿处理单元；

连接所述触发沿处理单元和所述串行数据输入接口，根据所述触发沿处理单元输出的所述单稳态脉冲采样所述同步控制卡或上一级联的驱动芯片输出的精度为n2的灰度数据的n2位移位缓存器；

连接所述锁存接口，通过所述锁存接口接收所述同步控制卡发出的端口锁存指令、整体锁存指令和计数指令的指令控制单元；

连接所述灰度时钟接口和所述指令控制单元，通过所述灰度时钟接口接收所述同步控制卡发出的灰度时钟信号并根据计数指令对灰度时钟信号进行计数的n2位计数器；

至少一个连接所述n2位移位缓存器，根据端口锁存指令在2^n1-n2个分别由2ⁿ²个灰度时钟信号周期组成的显示周期内对所述n2位移位缓存器采样得到的、与相应端口的发光元件对应的一组灰度数据进行锁存并在各发光元件分别对应的各组灰度数据均锁存完毕后根据整体锁存指令对各组灰度数据进行整体锁存的灰度数据存储单元；

连接所述指令控制单元，根据整体锁存指令生成原始灰度调节信号的脉冲宽度调制控制器；

至少一个分别与所述灰度数据存储单元一一对应连接，将所述脉冲宽度调制控制器生成的所述原始灰度调节信号与所述灰度数据存储单元锁存的各组灰度数据分别进行比较并得到各组灰度数据分别对应的脉冲宽度调制信号并输出以驱动各发光元件发光的比较器。

其中，所述发光元件可以是发光二极管。

其中，所述触发沿处理单元可包括：第一延时电路，所述第一延时电路的输入端连接所述数据时钟接口；两输入的异或门，所述异或门的一个输入引脚连接所述第一延时电路的输出端，所述异或门的另一个输入引脚连接所述数据时钟接口，所述异或门的输出引脚连接所述n2位移位缓存器。

其中，所述n2位移位缓存器可包括：10个串联连接的D型触发器DFF，首个所述D型触发器DFF的数据输入引脚连接所述串行数据输入接口，10个所述D型触发器DFF的时钟引脚共同连接所述异或门的输出引脚。

其中，所述n2位计数器可包括：10个串联连接的D型触发器DFF1和10个串联连接的加法器FA；每一所述D型触发器DFF1的数据输入引脚连接对应的一所述加法器FA的和输出引脚，10个所述D型触发器DFF1的时钟引脚共同连接所述灰度时钟接口。

其中，所述脉冲宽度调制控制器可包括：9个与门AND，1个缓冲器BUF，7个或非门NOR，1个非门INV；8个所述与门AND分别的第一输入端连接所述n2位计数器，8个所述与门AND分别的第二输入端连接对应所述或非门NOR的输出引脚；1个所述与门AND的第一输入端连接所述n2位计数器，1个所述与门AND的第二输入端连接所述非门INV的输出端，所述非门INV的输入端与所述缓冲器BUF的输入端共同连接所述n2位计数器；9个所述与门AND的输出端和所述缓冲器BUF的输出端共同连接所述比较器。

其中，所述比较器可包括：10个与门AND1和1个或门OR；10个所述与门AND1分别的第一输入端连接所述灰度数据存储单元，10个所述与门AND1分别的第二输入端连接所述脉冲宽度调制控制器，10个所述与门AND1分别的输出端连接所述或门OR的输入端，所述或门OR的输出端作为所述输出驱动接口。

其中，所述指令控制单元可包括：4个串联的加法器FA1，4个串联的D型触发器DFF2，D型触发器DFF3，D型触发器DFF4，第二延时电路和第三延时电路，非门U1和非门U2；每一所述加法器FA1的和输出引脚连接对应的1个所述D型触发器DFF2的数据输入引脚；所述D型触发器DFF2的复位引脚均连接所述锁存接口，所述D型触发器DFF2的时钟引脚均连接所述异或门的输出引脚；所述D型触发器DFF3的数据输入引脚连接4个串联的所述D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚，所述D型触发器DFF3的时钟引脚连接所述非门U1的输出端，所述非门U1的输入端连接所述锁存接口，所述D型触发器DFF3的数据输出引脚通过所述第二延时电路连接所述D型触发器DFF3的复位引脚；所述D型触发器DFF4的数据输入引脚连接4个串联的所述D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚，所述D型触发器DFF4的时钟引脚连接所述非门U2的输出端，所述非门U2的输入端连接所述锁存接口，所述D型触发器DFF4的数据输出引脚通过所述第三延时电路连接所述D型触发器DFF4的复位引脚；

此时，所述灰度数据存储单元包括：10个串联的锁存器LATCH1，10个串联的锁存器LATCH；每一所述锁存器LATCH1的时钟引脚共同连接所述D型触发器DFF3的数据输出引脚，每一所述锁存器LATCH的时钟引脚共同连接所述D型触发器DFF4的数据输出引脚，每一所述锁存器LATCH1的数据输出引脚连接对应1个所述锁存器LATCH的数据输入引脚。

本实用新型实施例的另一目的在于提供一种驱动芯片，所述驱动芯片包括数据时钟接口、串行数据输入接口、灰度时钟接口、锁存接口、串行数据输出接口、以及至少一个分别连接发光元件的输出驱动接口，所述数据时钟接口、串行数据输入接口、灰度时钟接口、锁存接口分别连接同步控制卡，所述串行数据输出接口连接下一级驱动芯片的串行数据输入接口，所述驱动芯片还包括：

连接所述数据时钟接口，通过所述数据时钟接口接收同步控制卡发出的数据时钟信号并在所述数据时钟信号的上升沿和/或下降沿输出单稳态脉冲的触发沿处理单元；

连接所述触发沿处理单元和所述串行数据输入接口，根据所述触发沿处理单元输出的所述单稳态脉冲采样同步控制卡或上一级联的驱动芯片输出的精度为n2的灰度数据的n2位移位缓存器，所述n2为正整数，且n2＜16；

连接所述锁存接口，通过所述锁存接口接收同步控制卡发出的端口锁存指令、整体锁存指令和计数指令的指令控制单元；

连接所述灰度时钟接口和所述指令控制单元，通过所述灰度时钟接口接收同步控制卡发出的灰度时钟信号并根据计数指令对灰度时钟信号进行计数的n2位计数器；

至少一个连接所述n2位移位缓存器，根据端口锁存指令在2^n1-n2个分别由2ⁿ²个灰度时钟信号周期组成的显示周期内对所述n2位移位缓存器采样得到的、与相应端口的发光元件对应的一组灰度数据进行锁存并在各发光元件分别对应的各组灰度数据均锁存完毕后根据整体锁存指令对各组灰度数据进行整体锁存的灰度数据存储单元，所述n1为正整数，且n2≤n1；

连接所述指令控制单元，根据同步控制卡发出的整体锁存指令生成原始灰度调节信号的脉冲宽度调制控制器；

至少一个分别与所述灰度数据存储单元一一对应连接，将所述脉冲宽度调制控制器生成的所述原始灰度调节信号与所述灰度数据存储单元锁存的各组灰度数据分别进行比较并得到各组灰度数据分别对应的脉冲宽度调制信号并输出以驱动各发光元件发光的比较器。

进一步地，所述触发沿处理单元可包括：第一延时电路，所述第一延时电路的输入端连接所述数据时钟接口；两输入的异或门，所述异或门的一个输入引脚连接所述第一延时电路的输出端，所述异或门的另一个输入引脚连接所述数据时钟接口，所述异或门的输出引脚连接所述n2位移位缓存器；

所述n2位移位缓存器可包括：10个串联连接的D型触发器DFF，首个所述D型触发器DFF的数据输入引脚连接所述串行数据输入接口，10个所述D型触发器DFF的时钟引脚共同连接所述异或门的输出引脚；

所述n2位计数器可包括：10个串联连接的D型触发器DFF1和10个串联连接的加法器FA；每一所述D型触发器DFF1的数据输入引脚连接对应的一所述加法器FA的和输出引脚，10个所述D型触发器DFF1的时钟引脚共同连接所述灰度时钟接口；

所述脉冲宽度调制控制器可包括：9个与门AND，1个缓冲器BUF，7个或非门NOR，1个非门INV；8个所述与门AND分别的第一输入端连接所述n2位计数器，8个所述与门AND分别的第二输入端连接对应所述或非门NOR的输出引脚；1个所述与门AND的第一输入端连接所述n2位计数器，1个所述与门AND的第二输入端连接所述非门INV的输出端，所述非门INV的输入端与所述缓冲器BUF的输入端共同连接所述n2位计数器；9个所述与门AND的输出端和所述缓冲器BUF的输出端共同连接所述比较器；

所述比较器可包括：10个与门AND1和1个或门OR；10个所述与门AND1分别的第一输入端连接所述灰度数据存储单元，10个所述与门AND1分别的第二输入端连接所述脉冲宽度调制控制器，10个所述与门AND1分别的输出端连接所述或门OR的输入端，所述或门OR的输出端作为所述输出驱动接口；

所述指令控制单元可包括：4个串联的加法器FA1，4个串联的D型触发器DFF2，D型触发器DFF3，D型触发器DFF4，第二延时电路和第三延时电路，非门U1和非门U2；每一所述加法器FA1的和输出引脚连接对应的1个所述D型触发器DFF2的数据输入引脚；所述D型触发器DFF2的复位引脚均连接所述锁存接口，所述D型触发器DFF2的时钟引脚均连接所述异或门的输出引脚；所述D型触发器DFF3的数据输入引脚连接4个串联的所述D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚，所述D型触发器DFF3的时钟引脚连接所述非门U1的输出端，所述非门U1的输入端连接所述锁存接口，所述D型触发器DFF3的数据输出引脚通过所述第二延时电路连接所述D型触发器DFF3的复位引脚；所述D型触发器DFF4的数据输入引脚连接4个串联的所述D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚，所述D型触发器DFF4的时钟引脚连接所述非门U2的输出端，所述非门U2的输入端连接所述锁存接口，所述D型触发器DFF4的数据输出引脚通过所述第三延时电路连接所述D型触发器DFF4的复位引脚；

所述灰度数据存储单元可包括：10个串联的锁存器LATCH1，10个串联的锁存器LATCH；每一所述锁存器LATCH1的时钟引脚共同连接所述D型触发器DFF3的数据输出引脚，每一所述锁存器LATCH的时钟引脚共同连接所述D型触发器DFF4的数据输出引脚，每一所述锁存器LATCH1的数据输出引脚连接对应1个所述锁存器LATCH的数据输入引脚。

本实用新型提出的支持灰度等级扩展的显示控制系统中，同步控制卡输出显示精度分别为n2的灰度数据，且n2＜16，同步控制卡与驱动芯片之间的数据传输速率提升了16/n2倍，因此，同步控制卡与驱动芯片之间的数据传输速率提升了16/n2倍，从而相对于现有技术而言，提高了灰度时钟信号GCLK的频率上限，提高了行扫频率，进而提高了画面的刷新率。

附图说明

图1是现有技术中，LED显示屏的显示控制系统的典型结构图。

图2是实施例提供的驱动芯片的一种电路图；

图3是图2中触发沿处理单元的一种电路图；

图4是图2中n2位移位缓存器的一种电路图；

图5是图2中n2位计数器的一种电路图；

图6是图2中脉冲宽度调制控制器的一种电路图；

图7是图2中比较器的一种电路图；

图8是图2中指令控制单元的一种电路图；

图9是图2中灰度数据存储单元的一种电路图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

针对现有技术存在的问题，本实用新型提出了一种支持灰度等级扩展的显示控制系统，该系统中，同步控制卡对每一显示精度为n1的待显示灰度数据进行处理，得到与每一待显示灰度数据对应的一组显示精度分别为n2的灰度数据，并有n2≤n1且n2＜16，同时在2ⁿ¹个灰度时钟信号周期内，一组显示精度分别为n2的灰度数据所代表的占空比与显示精度为n1的待显示灰度数据所需展示的占空比相同。

本实用新型第一实施例提出了一种支持灰度等级扩展的显示控制系统，包括：至少一级级联连接的驱动芯片；连接驱动芯片，对每一显示精度为n1的待显示灰度数据进行处理以得到与每一待显示灰度数据对应的一组显示精度分别为n2的灰度数据并将每一组显示精度分别为n2的灰度数据串行输出给驱动芯片的同步控制卡，其中n1和n2均为正整数，且n2≤n1，n2＜16，同时在2ⁿ¹个灰度时钟信号周期内，一组显示精度分别为n2的灰度数据所代表的占空比与对应的显示精度为n1的待显示灰度数据所需展示的占空比相同。

进一步地，本实用新型第一实施例中，如图2所示，驱动芯片包括数据时钟接口DCLK'、串行数据输入接口SDI'、灰度时钟接口GCLK'、锁存接口LE'、串行数据输出接口SDO'、以及至少一个分别连接发光元件的输出驱动接口OUT。其中，数据时钟接口DCLK'、串行数据输入接口SDI'、灰度时钟接口GCLK'、锁存接口LE'分别连接同步控制卡，串行数据输出接口SDO'连接下一级驱动芯片的串行数据输入接口SDI'。驱动芯片还包括：连接数据时钟接口DCLK'，通过数据时钟接口DCLK'接收同步控制卡发出的数据时钟信号，并在数据时钟信号的上升沿和/或下降沿输出单稳态脉冲的触发沿处理单元212；连接触发沿处理单元212和串行数据输入接口SDI'，根据触发沿处理单元212输出的单稳态脉冲采样同步控制卡或上一级联的驱动芯片输出的精度为n2的灰度数据的n2位移位缓存器211；连接锁存接口LE'，通过锁存接口LE'接收同步控制卡发出的端口锁存指令、整体锁存指令和计数指令的指令控制单元221；连接灰度时钟接口GCLK'和指令控制单元221，通过灰度时钟接口GCLK'接收同步控制卡发出的灰度时钟信号，并根据计数指令，对灰度时钟信号进行计数的n2位计数器222；至少一个连接n2位移位缓存器211，根据端口锁存指令，在2^n1-n2个分别由2ⁿ²个灰度时钟信号周期组成的显示周期内，对n2位移位缓存器211采样得到的、与相应端口的发光元件对应的一组灰度数据进行锁存，并在各发光元件分别对应的各组灰度数据均锁存完毕后，根据整体锁存指令，对各组灰度数据进行整体锁存的灰度数据存储单元223；连接指令控制单元221，根据整体锁存指令生成原始灰度调节信号的脉冲宽度调制控制器224；至少一个分别与灰度数据存储单元223一一对应连接，将脉冲宽度调制控制器224生成的原始灰度调节信号与灰度数据存储单元223锁存的各组灰度数据分别进行比较，得到各组灰度数据分别对应的脉冲宽度调制信号并输出，以驱动各发光元件发光的比较器225。

优选地，本实用新型第一实施例中，发光元件是发光二极管，n2位移位缓存器是10位移位缓存器，n2位计数器是10位计数器。

进一步地，本实用新型第一实施例中，同步控制卡对每一显示精度为n1的待显示灰度数据进行处理以得到与每一待显示灰度数据对应的一组显示精度分别为n2的灰度数据并将每一组显示精度分别为n2的灰度数据串行输出给驱动芯片的过程详细为：同步控制卡比较当前的待显示灰度数据的显示精度n1与显示精度n2之间的大小关系，根据步骤S11的比较结果，若显示精度n1等于显示精度n2，则同步控制卡直接将当前的待显示灰度数据输出给驱动芯片，根据步骤S11的比较结果，若显示精度n1大于显示精度n2，则同步控制卡提取当前的待显示灰度数据中的低n1-n2位数据D1，并计算数据D1对应的十进制数据K，同时，若显示精度n1大于显示精度n2，则同步控制卡提取当前的待显示灰度数据中的高n2位数据D2。之后，同步控制卡判断数据D2是否各位均为1，是则将2^n1-n2个数据D2串行输出给驱动芯片，否则将数据D2加1，得到数据D3，之后将K个数据D3，以及2^n1-n2-K个数据D2串行输出给驱动芯片。

根据上述过程，若当前的待显示灰度数据为B_n1-1B_n1-2……B₀，该n1位二进制数据所需显示的占空比为Duty1=（B_n1-1*2^n1-1+B_n1-2*2^n1-2+……+B_0*2⁰）/2ⁿ¹。经过步骤S13后，提取的数据D1为B_n1-n2-1B_n1-n2-2……B₀，数据D1对应的十进制数据K=（B_n1-n2-1*2^n1-n2-1+B_n1-n2-2*2^n1-n2-2+……+B_0*2⁰）；之后，经过步骤S14提取的数据D2为B_n1-1B_n1-2……B_n1-n2；之后，若数据D2中的n1-n2个二进制数据均为1，则执行步骤S18，将2^n1-n2个数据D2串行输出给驱动芯片，若数据D2中的n1-n2个二进制数据不全为1，则执行步骤S16，得到数据D3为B_n1-1B_n1-2……B_n1-n2+1，并在得到数据D3后，执行步骤S17，同步控制卡将K个数据D3和2^n1-n2-K个数据D2串行输出给驱动芯片。其中，数据D3在2ⁿ²个灰度时钟信号周期内，有效的灰度时钟周期个数为B_n1-1*2^n2-1+B_n1-2*2^n2-2+……+B_n1-n2*2⁰+1，数据D2在2ⁿ²个灰度时钟信号周期内，有效的灰度时钟周期个数为B_n1-1*2^n2-1+B_n1-2*2^n2-2+……+B_n1-n2*2⁰，这样，在2ⁿ¹个灰度时钟周期内，有效的灰度时钟周期个数为K*（B_n1-1*2^n2-1+B_n1-2*2^n2-2+……+B_n1-n2*2⁰+1）+（2^n1-n2-K）*（B_n1-1*2^n2-1+B_n1-2*2^n2-2+……+B_n1-n2*2⁰），其所代表的占空比为Duty2=（B_n1-1*2^n1-1+B_n1-2*2^n1-2+……+B_0*2⁰）/2ⁿ¹，即满足Duty2=Duty1。

举例来说，假设n1=16，n2=10，当前的待显示灰度数据为3a35，二进制表示为0011101000110101，其所需展示的占空比为Duty1=14901/65536。经过步骤S13后，提取的数据D1为110101，数据D1对应的十进制数K=53；之后，经过步骤S14，提取的数据D2为0011101000；由于数据D2中的二进制数据不全为1，因此执行步骤S16，得到数据D3为0011101000+1=0011101001；之后，执行步骤S17，同步控制卡将53个数据D3和11个数据D2串行输出给驱动芯片。其中，数据D3中在2¹⁰个灰度时钟信号周期内，有效的灰度时钟信号周期个数为Lighth=233，数据D2在2¹⁰个灰度时钟信号周期内，有效的灰度时钟信号周期个数为Lightl=232，这样，在2¹⁶个灰度时钟信号周期内，有效的灰度时钟信号周期个数为Lighth+Lightl=53*233+11*232=14901，其代表的占空比Duty2=14901/65536，满足Duty2=Duty1。

由于在实际应用中，级联的驱动芯片的个数最优为12个，每个驱动芯片的端口数一般为16个，若驱动芯片超过12个则会造成资源的浪费，因此，本发明第一实施例中，为了能够在灰度时钟信号周期内传输完相应个数的灰度数据，需要，n2优选为10，以使得刷新率得以提高的同时，具有最优的级联驱动芯片个数。当然，在具体情况下，n2也可以是取9或11。

本实用新型第一实施例中，驱动芯片即可在数据时钟信号的上升沿或下降沿采样同步控制卡或上一级联的驱动芯片输出的精度为n2的灰度数据，也可在数据时钟信号的上升沿和下降沿均采样同步控制卡或上一级联的驱动芯片输出的精度为n2的灰度数据。

本实用新型第二实施例还提供了一种如上所述的驱动芯片，在此不赘述。

进一步地，当n2=10时，如图3所示，触发沿处理单元212可以包括：第一延时电路2121，第一延时电路2121的输入端连接数据时钟接口DCLK'；两输入的异或门XOR，异或门XOR的一个输入引脚连接第一延时电路2121的输出端，异或门XOR的另一个输入引脚连接数据时钟接口DCLK'，异或门XOR的输出引脚连接n2位移位缓存器211。

其中，第一延时电路2121用于产生延时，在数据时钟DCLK'的每次上升沿/下降沿动作时，均产生延时。数据时钟DCLK'经过第一延时电路2121后，相对数据时钟DCLK'本身而言，仅在上升沿/下降沿时有差异，因此，DCLK'_2在数据时钟DCLK'上升沿/下降沿时输出高脉冲，其余时间为0。

更进一步地，当n2=10时，如图4所示，n2位移位缓存器211可以包括：10个串联连接的D型触发器DFF，用于将经由串行数据输入接口SDI'输入的串行数据转换成并行数据后输出。其中，首个D型触发器DFF的数据输入引脚D连接串行数据输入接口SDI'，10个D型触发器DFF的时钟引脚CLK共同连接异或门XOR的输出引脚。

进一步地，当n2=10时，如图5所示，n2位计数器222可以包括：10个串联连接的D型触发器DFF1，10个串联连接的加法器FA，每一D型触发器DFF1的数据输入引脚D连接对应的一加法器FA的和输出引脚，10个串联连接的D型触发器DFF1的时钟引脚CLK共同连接灰度时钟接口GCLK'。n2位计数器222用于对经由灰度时钟接口GCLK'输入的灰度时钟进行计数。其Q9～Q0变化为以1个灰度时钟GCLK'周期为单位逐次加1。譬如Q9～Q0变化以16进制表示为：000→001→002→……3FE→3FF→000。

进一步地，当n2=10时，如图6所示，脉冲宽度调制控制器224可以包括：9个与门AND，1个缓冲器BUF，7个或非门NOR，1个非门INV；8个与门AND分别的第一输入端连接n2位计数器222，8个与门AND分别的第二输入端连接对应或非门NOR的输出引脚；1个与门AND的第一输入端连接n2位计数器222，1个与门AND的第二输入端连接非门INV的输出端，非门INV的输入端与缓冲器BUF的输入端共同连接n2位计数器222；9个与门AND的输出端和缓冲器BUF的输出端共同连接比较器225。脉冲宽度调制控制器224脉冲宽度调制控制器224用于对n2位计数器222的输出进行处理，便于比较器225的比较。

进一步地，当n2=10时，如图7所示，比较器225可以包括：10个与门AND1和1个或门OR。10个与门AND1分别的第一输入端连接灰度数据存储单元223，10个与门AND1分别的第二输入端连接脉冲宽度调制控制器224，10个与门AND1分别的输出端连接或门OR的输入端，或门OR的输出端OUT作为输出驱动接口OUT。比较器225用于将灰度数据存储单元223的输出与脉冲宽度调制控制器224的输出进行比较，得到与灰度数据相对应的占空比。值得说明的是，脉冲宽度调制控制器224与比较器225的实现，会因为OUT输出的PWM方式而变化。

进一步地，当n2=10时，如图8所示，指令控制单元221可以包括：4个串联的加法器FA1，4个串联的D型触发器DFF2，D型触发器DFF3，D型触发器DFF4，第二延时电路2211和第三延时电路2212，非门U1和非门U2。其中，每一加法器FA1的和输出引脚S连接对应的1个D型触发器DFF2的数据输入引脚D；D型触发器DFF2的复位引脚RST均连接锁存接口LE'，D型触发器DFF2的时钟引脚CLK均连接异或门XOR的输出引脚DCLK'_2；D型触发器DFF3的数据输入引脚D连接4个串联的D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚Q3，D型触发器DFF3的时钟引脚CLK连接非门U1的输出端，非门U1的输入端连接锁存接口LE'，D型触发器DFF3的数据输出引脚Q通过第二延时电路2211连接D型触发器DFF3的复位引脚RST；D型触发器DFF4的数据输入引脚D连接4个串联的D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚Q3，D型触发器DFF4的时钟引脚CLK连接非门U2的输出端，非门U2的输入端连接锁存接口LE'，D型触发器DFF4的数据输出引脚Q通过第三延时电路2212连接D型触发器DFF4的复位引脚RST。

指令控制单元221用于对锁存接口LE'的高电平时间内数据时钟DCLK'的上升和/或下降沿计数，根据计数结果，得到相应的指令。该电路实现的是OUT端口的数据锁存(latchi)及整体锁存(latch_global)，分别用于存储某个端口的数据、锁存所有端口数据。

更进一步地，当n2=10时，如图9所示，灰度数据存储单元223可以包括：10个串联的锁存器LATCH1，10个串联的锁存器LATCH。每一锁存器LATCH1的时钟引脚CLK共同连接D型触发器DFF3的数据输出引脚Q，每一锁存器LATCH的时钟引脚CLK共同连接D型触发器DFF4的数据输出引脚Q，每一锁存器LATCH1的数据输出引脚Q连接对应1个锁存器LATCH的数据输入引脚D。灰度数据存储单元223用于将n2位移位缓存器211内的灰度数据，锁存到对应的端口。Latchi对应于OUTi端口的数据锁存，而latch_global是所有端口的数据锁存时钟。

本实用新型提出的支持灰度等级扩展的显示控制系统中，同步控制卡输出显示精度分别为n2的灰度数据，且n2＜16，同步控制卡与驱动芯片之间的数据传输速率提升了16/n2倍，因此，同步控制卡与驱动芯片之间的数据传输速率提升了16/n2倍。而若进一步地，驱动芯片在数据时钟信号的上升沿和下降沿均采样同步控制卡或上一级联的驱动芯片输出的精度为n2的灰度数据，则相对于现有的时钟采样方式，可将同步控制卡与驱动芯片之间的数据传输速率进一步提升2倍，即是说，最优可提升数据传输速率16/n2*2倍。从而相对于现有技术而言，提高了灰度时钟信号GCLK的频率上限，进一步提高了行扫频率，进而提高了画面的刷新率。举例来说，假设最大的数据时钟信号DCLK的频率和最大的灰度时钟信号GCLK的频率均为30MHz，级联的驱动芯片个数为12片，每片驱动芯片有16个驱动端口，显示精度为10，则在1024个灰度时钟周期（即一个显示周期）内，同步控制卡与驱动芯片之间的数据传输量为：灰度数据位数10×驱动芯片个数12×每个驱动芯片的驱动端口数16=1920。驱动芯片在数据时钟信号的上升沿和下降沿均采样精度为10的灰度数据，则需要的数据时钟信号周期个数为1920/2=960，由于960少于灰度时钟周期个数1024，因此灰度时钟信号GCLK的频率上限可达到最大值30MHz，对于8扫描动态屏，行扫频率可达：

相对于现有的1.2KHz，刷新率得到提升，改善了用户体验性。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种支持灰度等级扩展的显示控制系统，包括至少一级级联连接的驱动芯片，其特征在于，所述系统还包括连接所述驱动芯片，对每一显示精度为n1的待显示灰度数据进行处理以得到与每一待显示灰度数据对应的一组显示精度分别为n2的灰度数据并将每一组显示精度分别为n2的灰度数据串行输出给驱动芯片的同步控制卡，其中，所述n1和n2均为正整数，且n2≤n1，n2＜16，同时在2ⁿ¹个灰度时钟信号周期内，一组显示精度分别为n2的灰度数据所代表的占空比与对应的显示精度为n1的待显示灰度数据所需展示的占空比相同，所述驱动芯片包括数据时钟接口、串行数据输入接口、灰度时钟接口、锁存接口、串行数据输出接口、以及至少一个分别连接发光元件的输出驱动接口，所述数据时钟接口、串行数据输入接口、灰度时钟接口、锁存接口分别连接所述同步控制卡，所述串行数据输出接口连接下一级驱动芯片的串行数据输入接口，所述驱动芯片还包括：

连接所述数据时钟接口，通过所述数据时钟接口接收所述同步控制卡发出的数据时钟信号并在所述数据时钟信号的上升沿和/或下降沿输出单稳态脉冲的触发沿处理单元；

连接所述触发沿处理单元和所述串行数据输入接口，根据所述触发沿处理单元输出的所述单稳态脉冲采样所述同步控制卡或上一级联的驱动芯片输出的精度为n2的灰度数据的n2位移位缓存器；

连接所述锁存接口，通过所述锁存接口接收所述同步控制卡发出的端口锁存指令、整体锁存指令和计数指令的指令控制单元；

连接所述灰度时钟接口和所述指令控制单元，通过所述灰度时钟接口接收所述同步控制卡发出的灰度时钟信号并根据计数指令对灰度时钟信号进行计数的n2位计数器；

至少一个连接所述n2位移位缓存器，根据端口锁存指令在2^n1-n2个分别由2ⁿ²个灰度时钟信号周期组成的显示周期内对所述n2位移位缓存器采样得到的、与相应端口的发光元件对应的一组灰度数据进行锁存并在各发光元件分别对应的各组灰度数据均锁存完毕后根据整体锁存指令对各组灰度数据进行整体锁存的灰度数据存储单元；

连接所述指令控制单元，根据整体锁存指令生成原始灰度调节信号的脉冲宽度调制控制器；

至少一个分别与所述灰度数据存储单元一一对应连接，将所述脉冲宽度调制控制器生成的所述原始灰度调节信号与所述灰度数据存储单元锁存的各组灰度数据分别进行比较并得到各组灰度数据分别对应的脉冲宽度调制信号并输出以驱动各发光元件发光的比较器。

2.如权利要求1所述的支持灰度等级扩展的显示控制系统，其特征在于，所述发光元件是发光二极管。

3.如权利要求1所述的支持灰度等级扩展的显示控制系统，其特征在于，所述触发沿处理单元包括：

第一延时电路，所述第一延时电路的输入端连接所述数据时钟接口；

两输入的异或门，所述异或门的一个输入引脚连接所述第一延时电路的输出端，所述异或门的另一个输入引脚连接所述数据时钟接口，所述异或门的输出引脚连接所述n2位移位缓存器。

4.如权利要求3所述的支持灰度等级扩展的显示控制系统，其特征在于，所述n2位移位缓存器包括：

10个串联连接的D型触发器DFF，首个所述D型触发器DFF的数据输入引脚连接所述串行数据输入接口，10个所述D型触发器DFF的时钟引脚共同连接所述异或门的输出引脚。

5.如权利要求1所述的支持灰度等级扩展的显示控制系统，其特征在于，所述n2位计数器包括：10个串联连接的D型触发器DFF1和10个串联连接的加法器FA；

每一所述D型触发器DFF1的数据输入引脚连接对应的一所述加法器FA的和输出引脚，10个所述D型触发器DFF1的时钟引脚共同连接所述灰度时钟接口。

6.如权利要求1所述的支持灰度等级扩展的显示控制系统，其特征在于，所述脉冲宽度调制控制器包括：9个与门AND，1个缓冲器BUF，7个或非门NOR，1个非门INV；

8个所述与门AND分别的第一输入端连接所述n2位计数器，8个所述与门AND分别的第二输入端连接对应所述或非门NOR的输出引脚；1个所述与门AND的第一输入端连接所述n2位计数器，1个所述与门AND的第二输入端连接所述非门INV的输出端，所述非门INV的输入端与所述缓冲器BUF的输入端共同连接所述n2位计数器；9个所述与门AND的输出端和所述缓冲器BUF的输出端共同连接所述比较器。

7.如权利要求1所述的支持灰度等级扩展的显示控制系统，其特征在于，所述比较器包括：10个与门AND1和1个或门OR；

10个所述与门AND1分别的第一输入端连接所述灰度数据存储单元，10个所述与门AND1分别的第二输入端连接所述脉冲宽度调制控制器，10个所述与门AND1分别的输出端连接所述或门OR的输入端，所述或门OR的输出端作为所述输出驱动接口。

8.如权利要求1所述的支持灰度等级扩展的显示控制系统，其特征在于，所述指令控制单元包括：4个串联的加法器FA1，4个串联的D型触发器DFF2，D型触发器DFF3，D型触发器DFF4，第二延时电路和第三延时电路，非门U1和非门U2；

每一所述加法器FA1的和输出引脚连接对应的1个所述D型触发器DFF2的数据输入引脚；所述D型触发器DFF2的复位引脚均连接所述锁存接口，所述D型触发器DFF2的时钟引脚均连接所述异或门的输出引脚；所述D型触发器DFF3的数据输入引脚连接4个串联的所述D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚，所述D型触发器DFF3的时钟引脚连接所述非门U1的输出端，所述非门U1的输入端连接所述锁存接口，所述D型触发器DFF3的数据输出引脚通过所述第二延时电路连接所述D型触发器DFF3的复位引脚；所述D型触发器DFF4的数据输入引脚连接4个串联的所述D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚，所述D型触发器DFF4的时钟引脚连接所述非门U2的输出端，所述非门U2的输入端连接所述锁存接口，所述D型触发器DFF4的数据输出引脚通过所述第三延时电路连接所述D型触发器DFF4的复位引脚；

所述灰度数据存储单元包括：10个串联的锁存器LATCH1，10个串联的锁存器LATCH；每一所述锁存器LATCH1的时钟引脚共同连接所述D型触发器DFF3的数据输出引脚，每一所述锁存器LATCH的时钟引脚共同连接所述D型触发器DFF4的数据输出引脚，每一所述锁存器LATCH1的数据输出引脚连接对应1个所述锁存器LATCH的数据输入引脚。

9.一种驱动芯片，其特征在于，所述驱动芯片包括数据时钟接口、串行数据输入接口、灰度时钟接口、锁存接口、串行数据输出接口、以及至少一个分别连接发光元件的输出驱动接口，所述数据时钟接口、串行数据输入接口、灰度时钟接口、锁存接口分别连接同步控制卡，所述串行数据输出接口连接下一级驱动芯片的串行数据输入接口，所述驱动芯片还包括：

连接所述数据时钟接口，通过所述数据时钟接口接收同步控制卡发出的数据时钟信号并在所述数据时钟信号的上升沿和/或下降沿输出单稳态脉冲的触发沿处理单元；

连接所述触发沿处理单元和所述串行数据输入接口，根据所述触发沿处理单元输出的所述单稳态脉冲采样同步控制卡或上一级联的驱动芯片输出的精度为n2的灰度数据的n2位移位缓存器，所述n2为正整数，且n2＜16；

连接所述锁存接口，通过所述锁存接口接收同步控制卡发出的端口锁存指令、整体锁存指令和计数指令的指令控制单元；

连接所述灰度时钟接口和所述指令控制单元，通过所述灰度时钟接口接收同步控制卡发出的灰度时钟信号并根据计数指令对灰度时钟信号进行计数的n2位计数器；

至少一个连接所述n2位移位缓存器，根据端口锁存指令在2^n1-n2个分别由2ⁿ²个灰度时钟信号周期组成的显示周期内对所述n2位移位缓存器采样得到的、与相应端口的发光元件对应的一组灰度数据进行锁存并在各发光元件分别对应的各组灰度数据均锁存完毕后根据整体锁存指令对各组灰度数据进行整体锁存的灰度数据存储单元，所述n1为正整数，且n2≤n1；

连接所述指令控制单元，根据同步控制卡发出的整体锁存指令生成原始灰度调节信号的脉冲宽度调制控制器；

至少一个分别与所述灰度数据存储单元一一对应连接，将所述脉冲宽度调制控制器生成的所述原始灰度调节信号与所述灰度数据存储单元锁存的各组灰度数据分别进行比较并得到各组灰度数据分别对应的脉冲宽度调制信号并输出以驱动各发光元件发光的比较器。

10.如权利要求9所述的驱动芯片，其特征在于，所述触发沿处理单元包括：第一延时电路，所述第一延时电路的输入端连接所述数据时钟接口；两输入的异或门，所述异或门的一个输入引脚连接所述第一延时电路的输出端，所述异或门的另一个输入引脚连接所述数据时钟接口，所述异或门的输出引脚连接所述n2位移位缓存器；

所述n2位移位缓存器包括：10个串联连接的D型触发器DFF，首个所述D型触发器DFF的数据输入引脚连接所述串行数据输入接口，10个所述D型触发器DFF的时钟引脚共同连接所述异或门的输出引脚；

所述n2位计数器包括：10个串联连接的D型触发器DFF1和10个串联连接的加法器FA；每一所述D型触发器DFF1的数据输入引脚连接对应的一所述加法器FA的和输出引脚，10个所述D型触发器DFF1的时钟引脚共同连接所述灰度时钟接口；

所述脉冲宽度调制控制器包括：9个与门AND，1个缓冲器BUF，7个或非门NOR，1个非门INV；8个所述与门AND分别的第一输入端连接所述n2位计数器，8个所述与门AND分别的第二输入端连接对应所述或非门NOR的输出引脚；1个所述与门AND的第一输入端连接所述n2位计数器，1个所述与门AND的第二输入端连接所述非门INV的输出端，所述非门INV的输入端与所述缓冲器BUF的输入端共同连接所述n2位计数器；9个所述与门AND的输出端和所述缓冲器BUF的输出端共同连接所述比较器；

所述比较器包括：10个与门AND1和1个或门OR；10个所述与门AND1分别的第一输入端连接所述灰度数据存储单元，10个所述与门AND1分别的第二输入端连接所述脉冲宽度调制控制器，10个所述与门AND1分别的输出端连接所述或门OR的输入端，所述或门OR的输出端作为所述输出驱动接口；

所述指令控制单元包括：4个串联的加法器FA1，4个串联的D型触发器DFF2，D型触发器DFF3，D型触发器DFF4，第二延时电路和第三延时电路，非门U1和非门U2；每一所述加法器FA1的和输出引脚连接对应的1个所述D型触发器DFF2的数据输入引脚；所述D型触发器DFF2的复位引脚均连接所述锁存接口，所述D型触发器DFF2的时钟引脚均连接所述异或门的输出引脚；所述D型触发器DFF3的数据输入引脚连接4个串联的所述D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚，所述D型触发器DFF3的时钟引脚连接所述非门U1的输出端，所述非门U1的输入端连接所述锁存接口，所述D型触发器DFF3的数据输出引脚通过所述第二延时电路连接所述D型触发器DFF3的复位引脚；所述D型触发器DFF4的数据输入引脚连接4个串联的所述D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚，所述D型触发器DFF4的时钟引脚连接所述非门U2的输出端，所述非门U2的输入端连接所述锁存接口，所述D型触发器DFF4的数据输出引脚通过所述第三延时电路连接所述D型触发器DFF4的复位引脚；

所述灰度数据存储单元包括：10个串联的锁存器LATCH1，10个串联的锁存器LATCH；每一所述锁存器LATCH1的时钟引脚共同连接所述D型触发器DFF3的数据输出引脚，每一所述锁存器LATCH的时钟引脚共同连接所述D型触发器DFF4的数据输出引脚，每一所述锁存器LATCH1的数据输出引脚连接对应1个所述锁存器LATCH的数据输入引脚。

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