CN112768595A - 半导体装置与其制造方法 - Google Patents

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semiconductor
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邱楹翔
陈旷举
萧鹏展
刘汉英
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Abstract

本发明提供一种半导体装置。半导体装置包含一基板。半导体装置也包含一半导体层，半导体层设置于基板内。半导体装置还包含一第一介电层，第一介电层设置于半导体层上。半导体装置包含一第二介电层，第二介电层设置于第一介电层上。半导体装置也包含一对热电堆，热电堆设置于第二介电层上。第一介电层与第二介电层形成一腔室。

Description

半导体装置与其制造方法
技术领域
本发明实施例是有关于一种半导体装置与其制造方法，且特别是有关于一种利用掺杂的半导体层与介电层作为反射层的半导体装置与其制造方法。
背景技术
在热感测装置中，常设置腔室(chamber)于热电堆下方进行热隔绝，以增进热感测准确度。然而，一般热感测装置的腔室与热电堆皆设置于操作装置(例如，晶体管)上方，在形成腔室或热电堆时由于装置的整体高度已较高，相关工艺将受到限制。
此外，操作装置中可能包含各种金属材料；更甚者，为了增进热感测准确度，常设置金属反射层于腔室中。由于这些金属材料的熔点较低，为了避免后续工艺中对其造成破坏，将使得后续形成的热电堆材料受到限制。
因此，现行用于形成热感测装置的半导体装置虽大致符合需求，但并非在各方面皆令人满意。
发明内容
本发明实施例是有关于一种利用掺杂的半导体层与介电层作为反射层的半导体装置与其制造方法。由于本发明实施例的反射层并非使用熔点较低的金属材料，可使后续形成的热电堆的材料有更多选择。此外，在本发明的一些实施例中，半导体装置不需要设置于操作装置(例如，晶体管)上方，因此，腔室的厚度将更具弹性，相关工艺也较不易受到限制。
本发明实施例包含一种半导体装置。半导体装置包含一基板。半导体装置也包含一半导体层，半导体层设置于基板内。半导体装置还包含一第一介电层，第一介电层设置于半导体层上。半导体装置包含一第二介电层，第二介电层设置于第一介电层上。半导体装置也包含一对热电堆，热电堆设置于第二介电层上。第一介电层与第二介电层形成一腔室。
本发明实施例包含一种半导体装置。半导体装置包含一基板，基板具有一腔室。半导体装置也包含一介电层，介电层围绕腔室。半导体装置还包含一半导体层，半导体层设置于介电层的底部。半导体装置包含一对热电堆，热电堆设置于介电层上。
本发明实施例包含一种半导体装置的制造方法。此制造方法包含提供一基板。此制造方法也包含在基板中形成一凹槽。此制造方法还包含形成一半导体层于凹槽的底部。此制造方法包含在凹槽中形成一第一介电层。此制造方法也包含形成一填充结构填满凹槽。此制造方法还包含形成一第二介电层于填充结构上。此制造方法包含形成一对热电堆于第二介电层上。此制造方法也包含将填充结构移除以形成一腔室。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地表现出本发明实施例的技术特征。
图1至图6是根据本发明的一些实施例，说明形成图6所示的半导体装置在各个不同工艺阶段的部分示意图。
符号说明
100～半导体装置；
10～基板；
10C～凹槽；
20～半导体层；
30～第一介电层；
40～填充结构；
40C～腔室；
50～第二介电层；
61、63～热电堆；
70～半导体元件；
D1～间距；
T～高度。
具体实施方式
以下的揭露内容提供许多不同的实施例或范例以实施本案的不同特征。以下的揭露内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。
应理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，部分的操作步骤可被取代或省略。
此外，其中可能用到与空间相关用词，例如「在……下方」、「下方」、「较低的」、「在……上方」、「上方」、「较高的」及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)元件或特征部件与另一个(些)元件或特征部件之间的关系，这些空间相关用词包含使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
在说明书中，「约」、「大约」、「大抵」的用语通常表示在一给定值或范围的20％之内，或10％之内，或5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明「约」、「大约」、「大抵」的情况下，仍可隐含「约」、「大约」、「大抵」的含义。
除非另外定义，在此使用的全部用语(包含技术及科学用语)具有与此篇发明所属技术领域的相关技术人员所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。
以下所揭露的不同实施例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
在本发明实施例中，半导体装置可利用掺杂的半导体层与介电层作为反射层。由于本发明实施例的反射层并非使用熔点较低的金属材料，可使热电堆(thermopile)的材料有更多选择，藉此提高半导体装置的性能(例如，感测性)。此外，在本发明的一些实施例中，半导体装置不需要设置于操作装置(例如，晶体管)上方，因此，腔室的厚度将更具弹性，相关工艺也较不易受到限制。
图1至图6是根据本发明的一些实施例，说明形成图6所示的半导体装置100在各个不同工艺阶段的部分示意图。应注意的是，为了便于显示本发明实施例的特征，图1至图6是以剖面的方式绘示半导体装置100，但其不代表半导体装置100的特定剖面。此外，图1至图6中也可能省略部分元件。
参照图1，提供一基板10。在一些实施例中，基板10可包含元素半导体，例如：硅或锗；化合物半导体，例如，碳化硅、氮化镓、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟等；合金半导体，例如：硅锗(silicon germanium)、砷磷化镓(gallium arsenide phosphide)、磷化铝铟(aluminum indium phosphide)、砷化铝镓(aluminum gallium arsenide)、砷化镓铟(gallium indium arsenide)、磷化镓铟(gallium indium phosphide)、砷磷化镓铟(gallium indium arsenide phosphide)等或前述的组合，但本发明实施例并非以此为限。在一些实施例中，基板10可为绝缘层上半导体(semiconductor-on-insulator(SOI))基板。前述绝缘层上半导体基板可包含底板、设置于前述底板上的埋藏氧化层以及设置于前述埋藏氧化层上的半导体层。在一些实施例中，基板10可为一半导体晶片(例如，硅晶片或其他适当的半导体晶片)。
在一些实施例中，基板10可包含各种隔离特征，以分隔基板10中不同的装置区域。举例而言，隔离特征可包含浅沟槽隔离(shallow trench isolation,STI)特征，但本发明实施例并非以此为限。在一些实施例中，形成浅沟槽隔离的步骤可包含于基板10中蚀刻出一沟槽，并于上述沟槽中填入绝缘材料(例如，氧化硅、氮化硅、或氮氧化硅)。所填充的沟槽可具有多层结构(例如，一热氧化衬层以及填充于沟槽的氮化硅)。可进行化学机械抛光(chemical mechanical polishing,CMP)工艺以研磨多余的绝缘材料并平坦化隔离特征的上表面。
在一些实施例中，基板10可包含各种导电特征(例如，导线(conductive line)或引线孔(via))。举例而言，前述导电特征可由铝(Al)、铜(Cu)、钨(W)、其各自的合金、其他适当的导电材料或上述的组合所形成。
接着，参照图1，在基板10中形成一凹槽10C。在一些实施例中，可形成一图案化光阻层(未绘示)于基板10上。举例来说，图案化光阻层可为正型光阻(positivephotoresist)或负型光阻(negative photoresist)。在一些实施例中，图案化光阻层可为单层或多层结构，可通过例如沉积工艺、光微影工艺、其他适当的工艺或前述的组合形成图案化光阻层，但本发明实施例并非以此为限。
在一些实施例中，可执行一蚀刻工艺并通过前述图案化光阻层对基板10进行蚀刻，以形成凹槽10C。在一些实施例中，蚀刻工艺可包含干蚀刻、湿蚀刻、反应性离子蚀刻(reactive ion etching,RIE)及/或其他适当的工艺。然而，本发明实施例并非以此为限。
接着，参照图1，形成一半导体层20于凹槽10C的底部。在一些实施例中，半导体层20可通过一离子注入所形成。举例来说，可通过离子注入及一热工艺(例如，退火工艺)形成浓度大于1E16 cm-3的半导体层20，但本发明实施例并非以此为限。在一些实施例中，半导体层20的材料例如为硅(或锗)，且半导体层20可包含氮、磷、砷、锑、铋的掺杂质，即半导体层20可为一重掺杂N型半导体层；或者，半导体层20可包含如硼、铝、镓、铟、铊的掺杂质，即半导体层20可为一重掺杂P型半导体层，但本发明实施例并非以此为限。
参照图2，在凹槽10C中形成一第一介电层30。更具体而言，在凹槽10C的侧壁与底部以及基板10的顶表面上形成第一介电层30。在一些实施例中，第一介电层30的材料可包含氧化硅、氮化硅、氮氧化硅、高介电常数(high-κ)介电材料、其他任何适合的介电材料或上述的组合，但本发明实施例并非以此为限。在一些实施例中，前述高介电常数介电材料可包含LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其他合适的高介电常数介电材料或上述组合。
在一些实施例中，第一介电层30可通过一沉积工艺所形成。举例来说，第一介电层30可通过化学气相沉积(chemical vapor deposition,CVD)、原子层沉积(atomic layerdeposition,ALD)或旋转涂布所形成，但本发明实施例并非以此为限。在一些实施例中，前述化学气相沉积可为低压化学气相沉积(low pressure chemical vapor deposition,LPCVD)、低温化学气相沉积(low temperature chemical vapor deposition,LTCVD)或电浆辅助化学气相沉积(plasma enhanced chemical vapor deposition,PECVD)。
接着，参照图2，形成一填充结构40填满凹槽10C。在一些实施例中，填充结构40可由多晶硅所形成，但本发明实施例并非以此为限。在一些实施例中，填充结构40可藉由化学气相沉积(CVD)、物理气相沉积(例如：真空蒸镀工艺(vacuum evaporation)或溅镀(sputtering process))、其他适当的工艺或前述的组合所形成，但本发明实施例并非以此为限。
在一些实施例中，半导体层20与第一介电层30位于凹槽10C的最外侧之间的间距D1大于或等于5μm。在此，间距D1定义为半导体层20的最外侧与第一介电层30位于凹槽10C的最外侧在平行于基板10的底面的方向上的最短距离。换言之，半导体层20与第一介电层30位于凹槽10C中的最外侧在平行于基板10的底面的方向上彼此分离。亦即，半导体层20不超过第一介电层30位于凹槽10C的最外侧。
参照图3，形成一第二介电层50于第一介电层30上。更详细而言，形成第二介电层50于填充结构40与部分第一介电层30上。在一些实施例中，第二介电层50可通过热氧化(thermal oxidation)所形成，但本发明实施例并非以此为限。在一些实施例中，第二介电层50的材料可与第一介电层30的材料相同或相似，且第二介电层50也可通过沉积工艺所形成。举例来说，第二介电层50可通过化学气相沉积(CVD)、原子层沉积(ALD)或旋转涂布所形成，但本发明实施例并非以此为限。化学气相沉积的例子可如前方所述，在此不多加赘述，但本发明实施例并非以此为限。
参照图4，形成一对热电堆61、63于第二介电层50上。在一些实施例中，热电堆61、63的材料可分别包含一P型半导体(例如，P型重掺杂多晶硅)与一N型半导体(例如，N型重掺杂多晶硅)，但本发明实施例并非以此为限。举例来说，前述P型半导体可包含如硼、铝、镓、铟、铊的掺杂质，而前述N型半导体可包含氮、磷、砷、锑、铋的掺杂质。
参照图5，形成一半导体元件70于基板10。更具体而言，如图5所示，半导体元件70相邻于热电堆61、63及填充结构40，且半导体元件70通过第一介电层30及第二介电层50与热电堆61、63及填充结构40分离。在一些实施例中，半导体元件70可包含晶体管、光电二极管及/或发光二极管。举例来说，半导体元件70例如为一互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor,CMOS)，但本发明实施例并非以此为限。在一些实施例中，基板10可包含各种以如离子注入及/或扩散工艺所形成的p型掺杂区及/或n型掺杂区，用以形成半导体元件70。
在一些实施例中，半导体元件70可包含源极/漏极。半导体元件70可例如通过离子注入形成布植区，并对布植区进行热工艺(例如，退火工艺)以形成半导体元件70的源极/漏极。在一些实施例中，半导体元件70可包含栅极结构，栅极结构可设置于源极/漏极之间，但本发明实施例并非以此为限。
在一些实施例中，栅极结构可包含栅极介电层以及设置于栅极介电层上的栅极电极。在一些实施例中，可先依序毯覆性(blanket)沉积一介电材料层及位于其上的导电材料层于基板10上，再将此介电材料层及导电材料层经微影与蚀刻工艺图案化以分别形成栅极介电层以及栅极电极。
举例而言，前述介电材料层可包含氧化硅、氮化硅、氮氧化硅、高介电常数(high-κ)介电材料、其他任何适合的介电材料或上述的组合，但本发明实施例并非以此为限。高介电常数介电材料的例子可如前所述，在此不多加赘述，但本发明实施例并非以此为限。在一些实施例中，介电材料层可藉由化学气相沉积(CVD)、原子层沉积(ALD)或旋转涂布所形成，但本发明实施例并非以此为限。化学气相沉积的例子可如前所述，在此不多加赘述，但本发明实施例并非以此为限。
在一些实施例中，前述导电材料层可由多晶硅所形成，但本发明实施例并非以此为限。在一些实施例中，前述导电材料层可由金属(例如，钨、钛、铝、铜、钼、镍、铂、类似的金属材料或前述的组合)、金属合金、金属氮化物(例如，氮化钨、氮化钼、氮化钛、氮化钽、类似的金属氮化物或前述的组合)、金属硅化物(例如，硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒、类似的金属硅化物或前述的组合)、金属氧化物(例如，氧化钌、氧化铟锡、类似的金属氧化物或前述的组合)、其他适当的导电材料或前述的组合所形成。在一些实施例中，导电材料层可藉由化学气相沉积工艺、物理气相沉积工艺(例如：真空蒸镀工艺(vacuumevaporation process)或溅镀工艺(sputtering process))、其他适当的工艺或前述的组合所形成，但本发明实施例并非以此为限。
在一些实施例中，半导体元件70包含隔绝结构，隔绝结构可设置于源极/漏极的外侧，但本发明实施例并非以此为限。在一些实施例中，隔绝结构的材料可包含介电材料，例如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氧化铝(Al2O3)、氮化铝(AlN)、氧化镁(MgO)、氮化镁(Mg3N2)、氧化锌(ZnO)、氧化钛(TiO2)、其他合适的材料或前述的组合，但本发明实施例并非以此为限。
在一些实施例中，可通过沉积工艺、光微影工艺、其他适当的工艺或前述的组合形成隔绝结构，但本发明实施例并非以此为限。举例来说，光微影工艺可包含光阻涂布(例如，旋转涂布(spin-on coating))、软烘烤(soft baking)、光罩对准(mask aligning)、曝光(exposure)、曝光后烘烤(post-exposure baking,PEB)、显影(developing)、清洗(rinsing)、干燥(例如硬烘烤)、其他合适的工艺或前述的组合，但本发明实施例并非以此为限。
参照图6，移除填充结构40以形成一腔室40C。举例来说，可执行一蚀刻工艺并通过特定图案化光阻对热电堆61、63及第二介电层50进行蚀刻，以形成一蚀刻沟槽(未绘示)。蚀刻工艺的例子可如前所述，在此不多加赘述，但本发明实施例并非以此为限。
接着，通过前述蚀刻沟槽将填充结构40移除，以于原先填充结构40所占据的区域形成一腔室40C，以形成半导体装置100。举例来说，可藉由将气体通过蚀刻沟槽以对填充结构40进行电浆蚀刻以形成腔室40C，进而使热电堆61、63形成悬浮结构，但本发明实施例并非以此为限。
如图6所示，在一些实施例中，半导体装置100包含一基板10，基板10具有一腔室40C。在一些实施例中，半导体装置100也包含一介电层(即，第一介电层30与第二介电层50)，介电层围绕腔室40C。更详细而言，介电层包含第一介电层30及第二介电层50，第一介电层30设置于腔室40C的侧壁与底部，而第二介电层50设置于腔室40C的顶部。在一些实施例中，半导体装置100还包含一半导体层20，半导体层20设置于介电层(第一介电层30)的底部。在一些实施例中，半导体装置100包含一对热电堆61、63，热电堆61、63设置于介电层(第二介电层50)上。
在一些实施例中，半导体装置100可作为一热感测装置。如图6所示，由于半导体装置100的腔室40C并非设置于半导体元件70(例如，晶体管)上方，且半导体装置100的热电堆61、63在形成半导体元件70之前便已完成，因此，可降低半导体装置100的整体高度，使相关工艺的难易度降低，并使腔室40C的高度T(如图6所标示)的可调整性提高。
此外，由于半导体层20与第一介电层30位于腔室40C中的最外侧在平行于基板10的底面的方向上彼此分离(亦即，半导体层20不超过第一介电层30位于腔室40C的最外侧)，因此，半导体层20不易对后续形成的半导体元件70造成影响。
再者，本发明实施例的半导体装置100可利用掺杂的半导体层20与第一介电层30作为反射层，且掺杂的半导体层20相较于一般的金属反射层熔点较高，因此，后续形成热电堆61、63的材料不易影响已形成的半导体层20，即热电堆61、63的材料可具有更多选择。
热感测装置的感测性(sensitivity)可由席贝克效应(Seebeck effect)(热电效应)所判断。在席贝克效应中，热感测装置所测得的电压V可由以下公式计算：V＝(αA-αB)×ΔT。其中，αA与αB可分别为热电堆61、63的席贝克系数(Seebeck coefficient)，而ΔT为热电堆61、63相接的位置与其两侧的温差。
下表1列出不同材料的席贝克系数(Seebeck coefficient)。
表1
Figure BDA0002330976170000091
如表1所示，相较于使用金属(例如，铝、铬、金、铜、铂、镍、铋、锑等)作为热电堆61、63的材料，本发明实施例的半导体装置100的热电堆61、63可使用P型半导体(例如，P型硅)与N型半导体(例如，N型硅)为材料，使热电堆61、63的席贝克系数的差较大，因此，即便温差ΔT小，也能得到较大的电压V。亦即，可进一步提升半导体装置100的感测性。
再者，由于热电堆61、63的感测性提高，可进一步缩小热电堆61、63或半导体装置100整体的尺寸，并提升热电堆61、63阵列(array)的尺寸。
本发明实施例中，由于半导体装置100的感测性提升，可应用于更精密的感测装置中。举例来说，本发明实施例的半导体装置100可应用于自驾车、(红外线)摄影机、家用电子装置等，但本发明实施例并非以此为限。
以上概述数个实施例的部件，以便在本发明所属技术领域中的相关技术人员可以更理解本发明实施例的观点。在本发明所属技术领域中的相关技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中的相关技术人员也应该理解到，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视前述的权利要求书范围所界定者为准。另外，虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明。
本说明书对特征、优点或类似语言的引用并非意味可以利用本发明实现的所有特征和优点应该是或者在本发明的任何单个实施例中。相对地，涉及特征和优点的语言被理解为其意味着结合实施例描述的特定特征、优点或特性包含在本发明的至少一个实施例中。因而，在整份说明书中对特征和优点以及类似语言的讨论可以但不一定代表相同的实施例。
再者，在一个或多个实施例中，可以任何合适的方式组合本发明的所描述的特征、优点和特性。根据本文的描述，相关领域的技术人员将意识到，可在没有特定实施例的一个或多个特定特征或优点的情况下实现本发明。在其他情况下，在某些实施例中可辨识附加的特征和优点，这些特征和优点可能不存在于本发明的所有实施例中。

Claims (15)

1.一种半导体装置，其特征在于，包括：
一基板；
一半导体层，设置于所述基板内；
一第一介电层，设置于所述半导体层上；
一第二介电层，设置于所述第一介电层上；以及
一对热电堆，设置于所述第二介电层上；
其中所述第一介电层与所述第二介电层形成一腔室。
2.根据权利要求1所述的半导体装置，其特征在于，所述半导体层为一重掺杂N型半导体层或一重掺杂P型半导体层。
3.根据权利要求2所述的半导体装置，其特征在于，所述半导体层的浓度大于1E16cm-3。
4.根据权利要求1所述的半导体装置，其特征在于，所述对热电堆的材料包括一N型半导体与一P型半导体。
5.一种半导体装置，其特征在于，包括：
一基板，具有一腔室；
一介电层，围绕所述腔室；
一半导体层，设置于所述介电层的底部；以及
一对热电堆，设置于所述介电层上。
6.根据权利要求5所述的半导体装置，其特征在于，所述介电层包括：
一第一介电层，设置于所述腔室的侧壁与底部；及
一第二介电层，设置于所述腔室的顶部。
7.根据权利要求5所述的半导体装置，其特征在于，所述半导体层为一重掺杂N型半导体层或一重掺杂P型半导体层。
8.根据权利要求7所述的半导体装置，其特征在于，所述半导体层的浓度大于1E16cm-3。
9.根据权利要求5所述的半导体装置，其特征在于，所述对热电堆的材料包括一N型半导体与一P型半导体。
10.一种半导体装置的制造方法，其特征在于，包括
提供一基板；
在所述基板中形成一凹槽；
形成一半导体层于所述凹槽的底部；
在所述凹槽中形成一第一介电层；
形成一填充结构填满所述凹槽；
形成一第二介电层于所述填充结构上；
形成一对热电堆于所述第二介电层上；以及
将所述填充结构移除以形成一腔室。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述半导体层通过一离子注入所形成。
12.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述半导体层为一重掺杂N型半导体层或一重掺杂P型半导体层。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，所述半导体层的浓度大于1E16cm-3。
14.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述对热电堆的材料包括一N型半导体与一P型半导体。
15.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述半导体层与所述第一介电层位于所述凹槽中的最外侧在平行于所述基板的底面的一方向上彼此分离。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150380627A1 (en) * 2014-06-27 2015-12-31 Qualcomm Technologies, Inc. Lid assembly for thermopile temperature sensing device in thermal gradient environment
US20160079306A1 (en) * 2014-09-12 2016-03-17 Excelitas Technologies Singapore Pte. Ltd. Surface Micro-Machined Infrared Sensor Using Highly Temperature Stable Interferometric Absorber
CN105576070A (zh) * 2015-12-18 2016-05-11 杭州士兰集成电路有限公司 空腔形成方法、热电堆红外探测器及其制作方法
US20180090657A1 (en) * 2014-12-05 2018-03-29 Shanghai Industrial Μtechnology Research Institute Packaging Method and Semiconductor Device
CN109052306A (zh) * 2017-07-12 2018-12-21 迈瑞迪创新科技有限公司 可扩展的热电式红外探测器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001264441A (ja) * 2000-01-14 2001-09-26 Seiko Instruments Inc カロリーメーターとその製造方法
US6787387B2 (en) * 2002-06-24 2004-09-07 Matsushita Electric Industrial Co., Ltd. Electronic device and method for fabricating the electronic device
US8455828B1 (en) 2011-05-09 2013-06-04 Magnolia Optical Technologies, Inc. Infrared radiation detectors using bundled carbon nanotubes and methods of constructing the same
KR101910575B1 (ko) * 2013-01-10 2018-10-22 삼성전자주식회사 적외선 검출기 및 적외선 이미지 센서
US10199424B1 (en) * 2017-07-19 2019-02-05 Meridian Innovation Pte Ltd Thermoelectric-based infrared detector having a cavity and a MEMS structure defined by BEOL metals lines

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150380627A1 (en) * 2014-06-27 2015-12-31 Qualcomm Technologies, Inc. Lid assembly for thermopile temperature sensing device in thermal gradient environment
US20160079306A1 (en) * 2014-09-12 2016-03-17 Excelitas Technologies Singapore Pte. Ltd. Surface Micro-Machined Infrared Sensor Using Highly Temperature Stable Interferometric Absorber
US20180090657A1 (en) * 2014-12-05 2018-03-29 Shanghai Industrial Μtechnology Research Institute Packaging Method and Semiconductor Device
CN105576070A (zh) * 2015-12-18 2016-05-11 杭州士兰集成电路有限公司 空腔形成方法、热电堆红外探测器及其制作方法
CN109052306A (zh) * 2017-07-12 2018-12-21 迈瑞迪创新科技有限公司 可扩展的热电式红外探测器

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