CN112768579A - 一种半导体外延结构及其制作方法、led芯片 - Google Patents

一种半导体外延结构及其制作方法、led芯片 Download PDF

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Abstract

本发明提供了一种半导体外延结构及其制作方法、LED芯片，通过将靠近所述P型半导体层的势阱层设置为：包括沿生长方向In组分逐渐减少的AlxGayInzN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1；进一步地，沿所述生长方向的最后一层势阱层包括P型掺杂且沿生长方向In组分逐渐减少的AlxGayInzN材料层；可在有源区的边缘储存一定的空穴，从而有利于后续空穴往有源区的迁移，从而提高电子与空穴在有源区空间内的复合效率。

Description

一种半导体外延结构及其制作方法、LED芯片
技术领域
本发明涉及发光二极管领域，尤其涉及一种半导体外延结构及其制作方法、LED芯片。
背景技术
发光二极管(英文：Light Emitting Diode，简称：LED)是一种能发光的半导体电子元件。LED具有效率高、寿命长、体积小、功耗低等优点，可以应用于室内外白光照明、屏幕显示、背光源等领域。在LED产业的发展中，氮化镓(GaN)基材料是V-III族化合物半导体的典型代表，提高GaN基LED的光电性能已成为半导体照明产业的关键。
LED结构的内量子效率对其亮度和发光效率有着决定性的影响，但是，由于载流子的双极性输入，电子和空穴分别集中在靠近N型掺杂区和P型掺杂区的量子阱中，致使载流子在量子阱间不均匀分布，特别是对于低迁移率、高有效质量的空穴，这种不均匀性更加明显。另外，由于GaN基材料固有的极化效应，导致跃迁几率下降、载流子辐射复合几率减少。
目前蓝绿光LED的制备技术已经较为成熟，采用InGaN基多量子阱的LED的输出波长可通过改变InGaN基多量子阱结构的宽度、组份，量子阱的数量或者势垒层的厚度、组份来进行调节。传统的InGaN基多量子阱结构发光二极管，由于受内建极化电场等因素的影响，InGaN基多量子阱结构中载流子的辐射复合几率较低、InGaN基多量子阱结构发光的内量子效率低，导致基于该InGaN基多量子阱结构的发光二极管的发光效率低。
有鉴于此，本发明人专门设计了一种半导体外延结构及其制作方法、LED芯片，本案由此产生。
发明内容
本发明的目的在于提供一种半导体外延结构及其制作方法、LED芯片，以解决有源区内量子效率低的问题。
为了实现上述目的，本发明采用的技术方案如下：
一种半导体外延结构，包括衬底、N型半导体层、有源区及P型半导体层；
所述有源区包括交替堆叠的势垒层和势阱层，且靠近所述P型半导体层的势阱层包括沿生长方向In组分逐渐减少的AlxGayInzN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1；所述生长方向垂直于所述衬底，并由所述衬底指向所述第一型半导体层。
优选地，最靠近所述P型半导体层的势阱层为最后一层势阱层，且最后一层势阱层包括P型掺杂且沿生长方向In组分逐渐减少的AlxGayInzN材料层。
优选地，在所述势阱层中，每一In组分值对应一子AlxGayInzN材料层，且各所述子AlxGayInzN材料层的厚度沿所述生长方向逐渐加厚。
优选地，所述最后一层势阱层包括沿所述生长方向依次堆叠的第一AlGaInN材料层和第二AlGaInN材料层，且所述第一AlGaInN材料层的In组分大于所述第二AlGaInN材料层的In组分。
优选地，所述第二AlGaInN材料层的厚度为所述第一AlGaInN材料层的厚度的5倍及以上。
优选地，最靠近所述P型半导体层的势垒层为最后一层势垒层，所述最后一层势垒层包括非掺且沿所述生长方向Al组分渐变的AlaGabN材料层，其中，0≤a≤1，0≤b≤1。
优选地，Al组分值沿所述最后一层势垒层的中心位置向两端逐渐减小；进一步地，最后一层势垒层的两端的Al组分值可无限接近于0。
优选地，所述最后一层势垒层包括沿所述生长方向依次堆叠的第一AlGaN材料层、第二AlGaN材料层及第三AlGaN材料层，且所述第二AlGaN材料层的Al组分均高于所述第一AlGaN材料层和/或第三AlGaN材料层的Al组分。
优选地，在所述有源区中，除所述In组分渐变的势阱层外，其余各所述势阱层的各组分恒定且不掺杂。
优选地，在所述有源区中，除最后一层势垒层外，其余各所述势垒层的各组分恒定且N型掺杂。
本发明还提供了一种半导体外延结构的制作方法，所述制作方法包括如下步骤：
步骤S01、提供一衬底；
步骤S02、在所述衬底表面依次生长N型半导体层、有源区、P型半导体层；
所述有源区包括交替堆叠的势垒层和势阱层，且靠近所述P型半导体层的势阱层包括沿生长方向In组分逐渐减少的AlxGayInzN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1；所述生长方向垂直于所述衬底，并由所述衬底指向所述第一型半导体层；
进一步地，最靠近所述P型半导体层的势阱层为最后一层势阱层，且最后一层势阱层包括P型掺杂且沿生长方向In组分逐渐减少的AlxGayInzN材料层；每一In组分值对应一子AlxGayInzN材料层，且各所述子AlxGayInzN材料层的厚度沿所述生长方向逐渐加厚；
进一步地，最靠近所述P型半导体层的势垒层为最后一层势垒层，所述最后一层势垒层包括非掺且沿所述生长方向Al组分渐变的AlaGabN材料层，其中，0≤a≤1，0≤b≤1；Al组分值沿所述最后一层势垒层的中心位置向两端逐渐减小；
且，在所述有源区中，除所述In组分渐变的势阱层外，其余各所述势阱层的各组分恒定且不掺杂；除最后一层势垒层外，其余各所述势垒层的各组分恒定且N型掺杂。
优选地，所述In组分渐变的势阱层的生长温度为T2，其余各所述势阱层的生长温度为T1，0≤T2-T1≤50℃。
优选地，所述最后一层势垒层的生长温度为T3，其余各所述势垒层的生长温度为T4，0≤T4-T3≤100℃。
本发明还提供了一种LED芯片，包括外延层、N型电极及P型电极，其特征在于，所述外延层包括上述任一项所述的半导体外延结构。
经由上述的技术方案可知，本发明提供的半导体外延结构，通过将靠近所述P型半导体层的势阱层设置为：包括沿生长方向In组分逐渐减少的AlxGayInzN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1；进一步地，沿所述生长方向的最后一层势阱层包括P型掺杂且沿生长方向In组分逐渐减少的AlxGayInzN材料层；可在有源区的边缘储存一定的空穴，从而有利于后续空穴往有源区的迁移，从而提高电子与空穴在有源区空间内的复合效率。
其次，通过：将靠近所述P型半导体层的势阱层设置为包括沿生长方向In组分逐渐减少的AlxGayInzN材料层；且每一In组分值对应一子AlxGayInzN材料层，各所述子AlxGayInzN材料层的厚度沿所述生长方向逐渐加厚；一方面，有利于将In更好的保留在有源区，避免受后续高温生长导致In大量脱附逃逸的现象；另一方面，各所述子AlxGayInzN材料层的厚度沿所述生长方向逐渐加厚，同样有利于提高有源区的空穴储存容量。
再者，沿所述生长方向的最后一层势垒层包括非掺且沿所述生长方向Al组分渐变的AlaGabN材料层，其中，0≤a≤1，0≤b≤1；Al组分值沿所述最后一层势垒层的中心位置向两端逐渐减小；且除最后一层势垒层外，其余各所述势垒层的各组分恒定且N型掺杂。可有效地减少有源区内因N型掺杂引起的电子往P型半导体层扩散的现象。
经由上述的技术方案可知，本发明提供的半导体外延结构的制作方法，在实现上述半导体外延结构的有益效果的同时，其工艺制作简单便捷，便于生产化。
经由上述的技术方案可知，本发明提供的LED芯片，通过在上述的半导体外延结构的基础上获得，因此其具有上述半导体外延结构的有益效果的同时，其工艺制作简单便捷，便于生产化。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例所提供的半导体外延结构的结构示意图；
图2为本发明实施例所提供的有源区的最后一层势垒层与最后一层势阱层的结构示意图；
图3为本发明实施例所提供的有源区中各组成层的生长温度关系示意图；
图中符号说明：1、衬底，2、N型半导体层，3、有源区，31、势垒层，31.1、第一AlGaN材料层，31.2、第二AlGaN材料层，31.3、第三AlGaN材料层，32、势阱层，32.1、第一AlGaInN材料层，32.2、第二AlGaInN材料层，4、P型半导体层，5、缓冲层。
具体实施方式
为使本发明的内容更加清晰，下面结合附图对本发明的内容作进一步说明。本发明不局限于该具体实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1、图2所示，一种半导体外延结构，包括衬底1、N型半导体层2、有源区3及P型半导体层4；
有源区3包括交替堆叠的势垒层31和势阱层32，且靠近P型半导体层4的势阱层32包括沿生长方向In组分逐渐减少的AlxGayInzN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1；生长方向垂直于衬底1，并由衬底1指向第一型半导体层。
值得一提的是，衬底1的类型在本实施例的半导体外延结构不受限制，例如，衬底1可以是但不限于蓝宝石衬底1、硅衬底1等。另外，N型半导体层2、有源区3、P型半导体层4的具体材料类型在本实施例的半导体外延结构也可以不受限制，例如，N型半导体层2可以是但不限于氮化镓层，相应地，P型半导体层4可以是但不限于氮化镓层。
本实施例中，最靠近P型半导体层4的势阱层32为最后一层势阱层32，且最后一层势阱层32包括P型掺杂且沿生长方向In组分逐渐减少的AlxGayInzN材料层。
本实施例中，在势阱层32中，每一In组分值对应一子AlxGayInzN材料层，且各子AlxGayInzN材料层的厚度沿生长方向逐渐加厚。
本实施例中，最后一层势阱层32包括沿生长方向依次堆叠的第一AlGaInN材料层32.1和第二AlGaInN材料层32.2，且第一AlGaInN材料层32.1的In组分大于第二AlGaInN材料层32.2的In组分。需要说明的是，本实施例仅举例示意了In组分不同的两个子AlxGayInzN材料层，在本发明的其他实施例中，可以是In组分不同的多个子AlxGayInzN材料层，在此不做具体限制。同时，本实施例亦不限定各子AlxGayInzN材料层的具体铟组分值，只要根据具体的材料及其厚度更好地实现将In更好的保留在有源区，避免受后续高温生长导致In大量脱附逃逸的现象即可。
本实施例中，第二AlGaInN材料层32.2的厚度为第一AlGaInN材料层32.1的厚度的5倍及以上。
本实施例中，最靠近P型半导体层4的势垒层31为最后一层势垒层31，最后一层势垒层31包括非掺且沿生长方向Al组分渐变的AlaGabN材料层，其中，0≤a≤1，0≤b≤1。
本实施例中，Al组分值沿最后一层势垒层31的中心位置向两端逐渐减小；进一步地，最后一层势垒层31的两端的Al组分值可无限接近于0。
本实施例中，最后一层势垒层31包括沿生长方向依次堆叠的第一AlGaN材料层31.1、第二AlGaN材料层31.2及第三AlGaN材料层31.3，且第二AlGaN材料层31.2的Al组分均高于第一AlGaN材料层31.1和/或第三AlGaN材料层31.3的Al组分。需要说明的是，本实施例仅举例示意了Al组分渐变的3个子AlaGabN材料层，在本发明的其他实施例中，可以是Al组分渐变的多个子AlxGayInzN材料层，在此不做具体限制。
本实施例中，在有源区3中，除In组分渐变的势阱层32外，其余各势阱层32的各组分恒定且不掺杂。
本实施例中，在有源区3中，除最后一层势垒层31外，其余各势垒层31的各组分恒定且N型掺杂。
在本实施例中，还可在衬底1与第一型半导体层2之间设有缓冲层5。
本实施例还提供了一种半导体外延结构的制作方法，制作方法包括如下步骤：
步骤S01、提供一衬底1；
步骤S02、在衬底1表面依次生长N型半导体层2、有源区3、P型半导体层4；
有源区3包括交替堆叠的势垒层31和势阱层32，且靠近P型半导体层4的势阱层32包括沿生长方向In组分逐渐减少的AlxGayInzN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1；生长方向垂直于衬底1，并由衬底1指向第一型半导体层；
进一步地，最靠近P型半导体层4的势阱层32为最后一层势阱层32，且最后一层势阱层32包括P型掺杂且沿生长方向In组分逐渐减少的AlxGayInzN材料层；每一In组分值对应一子AlxGayInzN材料层，且各子AlxGayInzN材料层的厚度沿生长方向逐渐加厚；
进一步地，最靠近P型半导体层4的势垒层31为最后一层势垒层31，最后一层势垒层31包括非掺且沿生长方向Al组分渐变的AlaGabN材料层，其中，0≤a≤1，0≤b≤1；Al组分值沿最后一层势垒层31的中心位置向两端逐渐减小；
且，在有源区3中，除In组分渐变的势阱层32外，其余各势阱层的各组分恒定且不掺杂；除最后一层势垒层31外，其余各势垒层的各组分恒定且N型掺杂。
如图3所示，本实施例中，In组分渐变的势阱层32的生长温度为T2，其余各势阱层32的生长温度为T1，0≤T2-T1≤50℃。
本实施例中，最后一层势垒层31的生长温度为T3，其余各势垒层31的生长温度为T4，0≤T4-T3≤100℃。
需要说明的是，图3所示为本实施例所提供的有源区3中各组成层的生长温度关系示意图，其仅仅举例示意了有源区3中各组成层的生长温度线性变化的情况，本实施例并不限定势垒层31、第一AlGaN材料层31.1、第二AlGaN材料层31.2、第三AlGaN材料层31.3、势阱层32、第一AlGaInN材料层32.1、第二AlGaInN材料层32.2在生长过程中的具体温度及其变化趋势，其可以是线性或非线性。
本实施例还提供了一种LED芯片，包括外延层、N型电极及P型电极，其特征在于，外延层包括上述任一项的半导体外延结构。
经由上述的技术方案可知，本发明提供的半导体外延结构，通过将靠近P型半导体层4的势阱层32设置为：包括沿生长方向In组分逐渐减少的AlxGayInzN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1；进一步地，沿生长方向的最后一层势阱层32包括P型掺杂且沿生长方向In组分逐渐减少的AlxGayInzN材料层；可在有源区3的边缘储存一定的空穴，从而有利于后续空穴往有源区3的迁移，从而提高电子与空穴在有源区3空间内的复合效率。
其次，通过：将靠近P型半导体层4的势阱层32设置为包括沿生长方向In组分逐渐减少的AlxGayInzN材料层；且每一In组分值对应一子AlxGayInzN材料层，各子AlxGayInzN材料层的厚度沿生长方向逐渐加厚；一方面，有利于将In更好的保留在有源区3，避免受后续高温生长导致In大量脱附逃逸的现象；另一方面，各子AlxGayInzN材料层的厚度沿生长方向逐渐加厚，同样有利于提高有源区3的空穴储存容量。
再者，沿生长方向的最后一层势垒层31包括非掺且沿生长方向Al组分渐变的AlaGabN材料层，其中，0≤a≤1，0≤b≤1；Al组分值沿最后一层势垒层31的中心位置向两端逐渐减小；且除最后一层势垒层31外，其余各势垒层的各组分恒定且N型掺杂。可有效地减少有源区3内因N型掺杂引起的电子往P型半导体层4扩散的现象。
经由上述的技术方案可知，本发明提供的半导体外延结构的制作方法，在实现上述半导体外延结构的有益效果的同时，其工艺制作简单便捷，便于生产化。
经由上述的技术方案可知，本发明提供的LED芯片，通过在上述的半导体外延结构的基础上获得，因此其具有上述半导体外延结构的有益效果的同时，其工艺制作简单便捷，便于生产化。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (14)

1.一种半导体外延结构，包括衬底、N型半导体层、有源区及P型半导体层，其特征在于：
所述有源区包括交替堆叠的势垒层和势阱层，且靠近所述P型半导体层的势阱层包括沿生长方向In组分逐渐减少的AlxGayInzN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1。
2.根据权利要求1所述的半导体外延结构，其特征在于，最靠近所述P型半导体层的势阱层为最后一层势阱层，且最后一层势阱层包括P型掺杂且沿生长方向In组分逐渐减少的AlxGayInzN材料层。
3.根据权利要求1或2所述的半导体外延结构，其特征在于，在所述势阱层中，每一In组分值对应一子AlxGayInzN材料层，且各所述子AlxGayInzN材料层的厚度沿所述生长方向逐渐加厚。
4.根据权利要求2所述的半导体外延结构，其特征在于，所述最后一层势阱层包括沿所述生长方向依次堆叠的第一AlGaInN材料层和第二AlGaInN材料层，且所述第一AlGaInN材料层的In组分大于所述第二AlGaInN材料层的In组分。
5.根据权利要求4所述的半导体外延结构，其特征在于，所述第二AlGaInN材料层的厚度为所述第一AlGaInN材料层的厚度的5倍及以上。
6.根据权利要求1所述的半导体外延结构，其特征在于，最靠近所述P型半导体层的势垒层为最后一层势垒层，所述最后一层势垒层包括非掺且沿所述生长方向Al组分渐变的AlaGabN材料层，其中，0≤a≤1，0≤b≤1。
7.根据权利要求6所述的半导体外延结构，其特征在于，Al组分值沿所述最后一层势垒层的中心位置向两端逐渐减小。
8.根据权利要求6所述的半导体外延结构，其特征在于，所述最后一层势垒层包括沿所述生长方向依次堆叠的第一AlGaN材料层、第二AlGaN材料层及第三AlGaN材料层，且所述第二AlGaN材料层的Al组分均高于所述第一AlGaN材料层和/或第三AlGaN材料层的Al组分。
9.根据权利要求1至所述的半导体外延结构，其特征在于，在所述有源区中，除所述In组分渐变的势阱层外，其余各所述势阱层的各组分恒定且不掺杂。
10.根据权利要求6所述的半导体外延结构，其特征在于，在所述有源区中，除最后一层势垒层外，其余各所述势垒层的各组分恒定且N型掺杂。
11.一种半导体外延结构的制作方法，其特征在于，所述制作方法包括如下步骤：
步骤S01、提供一衬底；
步骤S02、在所述衬底表面依次生长N型半导体层、有源区、P型半导体层；
所述有源区包括交替堆叠的势垒层和势阱层，且靠近所述P型半导体层的势阱层包括沿生长方向In组分逐渐减少的AlxGayInzN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1；
进一步地，最靠近所述P型半导体层的势阱层为最后一层势阱层，且最后一层势阱层包括P型掺杂且沿生长方向In组分逐渐减少的AlxGayInzN材料层；每一In组分值对应一子AlxGayInzN材料层，且各所述子AlxGayInzN材料层的厚度沿所述生长方向逐渐加厚；
进一步地，最靠近所述P型半导体层的势垒层为最后一层势垒层，所述最后一层势垒层包括非掺且沿所述生长方向Al组分渐变的AlaGabN材料层，其中，0≤a≤1，0≤b≤1；Al组分值沿所述最后一层势垒层的中心位置向两端逐渐减小；
且，在所述有源区中，除所述In组分渐变的势阱层外，其余各所述势阱层的各组分恒定且不掺杂；除最后一层势垒层外，其余各所述势垒层的各组分恒定且N型掺杂。
12.根据权利要求11所述的半导体外延结构的制作方法，其特征在于，所述In组分渐变的势阱层的生长温度为T2，其余各所述势阱层的生长温度为T1，0≤T2-T1≤50℃。
13.根据权利要求11所述的半导体外延结构的制作方法，其特征在于，所述最后一层势垒层的生长温度为T3，其余各所述势垒层的生长温度为T4，0≤T4-T3≤100℃。
14.一种LED芯片，包括外延层、N型电极及P型电极，其特征在于，所述外延层包括权利要求1-10任一项所述的半导体外延结构。
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