CN104425668B - 一种led芯片及其制备方法 - Google Patents

一种led芯片及其制备方法 Download PDF

Info

Publication number
CN104425668B
CN104425668B CN201310409722.8A CN201310409722A CN104425668B CN 104425668 B CN104425668 B CN 104425668B CN 201310409722 A CN201310409722 A CN 201310409722A CN 104425668 B CN104425668 B CN 104425668B
Authority
CN
China
Prior art keywords
layer
led chip
components
well layer
barrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310409722.8A
Other languages
English (en)
Other versions
CN104425668A (zh
Inventor
谢春林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BYD Semiconductor Co Ltd
Original Assignee
BYD Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BYD Co Ltd filed Critical BYD Co Ltd
Priority to CN201310409722.8A priority Critical patent/CN104425668B/zh
Publication of CN104425668A publication Critical patent/CN104425668A/zh
Application granted granted Critical
Publication of CN104425668B publication Critical patent/CN104425668B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
    • H01L33/325—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen characterised by the doping materials

Abstract

本发明提供了一种LED芯片及其制备方法，该LED芯片包括：衬底、在衬底上依次形成的缓冲层、N型层、多量子阱层、P型层和导电层，所述多量子阱层由InxGa1‑xN阱层和InaAlbGacN垒层交替层叠形成，所述单个InxGa1‑xN阱层的In组分由下侧至上侧逐渐减小，所述单个InaAlbGacN垒层的In组分由下侧至上侧逐渐增加。该LED芯片阱层和垒层中的In组分采用渐变的方式，调整量子阱能带，以消除极化场所造成的电子和空穴相分离，提高电子和空穴辐射的复合效率，从而提高LED芯片的性能。

Description

一种LED芯片及其制备方法
技术领域
本发明属于半导体领域，尤其涉及一种LED芯片及制备方法。
背景技术
LED（发光二极管）是一种能将电信号转换成光信号的结型电致发光半导体器件，氮化镓基发光二极管作为固态光源一经出现便以其高效率、长寿命、节能环保、体积小等优点成为国际半导体和照明领域研发与产业关注的焦点。
目前，氮化镓基发光二极管结构中多采用InGaN/GaN多量子阱结构作为发光层，其中InGaN为势阱层，GaN为势垒层，发光区域为InGaN势阱层；由于InGaN与GaN之间存在较为严重的晶格失配，在接触面存在严重的压电极化。另一方面InGaN和GaN也存在自发极化现象，使得InGaN/GaN多量子阱结构存在严重的极化场，产生斯塔克效应，导致多量子阱能带分离，电子与空穴在InGaN势阱层中波函数发生分离，直接导致发光效率低下，而未转化为光的部分能量以热能的形式存在于LED结构中，导致结区温度升高，更加影响LED芯片的寿命、光衰、光色等参数，影响发光二极管的性能。
通常，一般在LED芯片中InGaN/GaN多量子阱层上插入电子阻挡层（EBL）以阻挡电子的溢流，从而提高电子和空穴的复合效率，这在一定程度上能起到改善复合效率的作用，但这并不能从根本上解决InGaN/GaN多量子阱区域中波函数相分离现象，氮化镓基发光二极管的内量子效率仍然比较低。
发明内容
本发明为改善现有LED芯片发光效率低的技术问题，提供一种LED芯片及其制备方法，可改善多量子阱层电子和空穴的复合效率，提高LED芯片的发光效率。
本发明提供一种LED芯片，包括：衬底、在衬底上依次形成的缓冲层、N型层、多量子阱层、P型层和导电层，所述多量子阱层由InxGa1-xN阱层和InaAlbGacN垒层交替层叠形成，所述单个InxGa1-xN阱层的In组分由下侧至上侧逐渐减小，所述单个InaAlbGacN垒层的In组分由下侧至上侧逐渐增加。
本发明还提供一种LED芯片的制备方法，包括以下步骤：
S1.提供衬底；
S2.在所述衬底之上形成缓冲层；
S3.在所述缓冲层之上形成N型层；
S4.在所述N型层之上形成多量子阱层，所述多量子阱层由InxGa1-xN阱层和InaAlbGacN垒层交替层叠形成，所述单个InxGa1-xN阱层的In组分由下侧至上侧逐渐减小，所述单个InaAlbGacN垒层的In组分由下侧至上侧逐渐增加；
S5.在所述多量子阱层之上形成P型层；
S6.在所述P型层之上形成导电层。
本发明具有如下的有益效果：
1、多量子阱层中InxGa1-xN阱层和InaAlbGacN垒层中的In组分采用渐变的方式，调整量子阱能带，以消除极化场所造成的电子和空穴相分离，使阱层中电子和空穴的波函数尽可能重叠，提高电子和空穴辐射的复合效率，从而提高LED芯片的性能。
2、本发明采用InaAlbGacN结构作为垒层，InaAlbGacN垒层中Al的加入可提高势垒层的能带高度，增加阱层和垒层之间的能带差，增强对电子的束缚能力，从而提高电子和空穴辐射的复合效率。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1是本发明一个实施例的LED芯片的结构示意图；
图2是本发明另一个实施例的LED芯片的结构示意图；
图3是本发明实施例中LED芯片的多量子阱层的结构示意图；
图4是本发明垂直结构LED芯片的结构示意图。
具体实施方式
为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
如图1、图2及图3所示，本发明提供一种LED芯片，包括：衬底1、在衬底1上依次形成的缓冲层2、N型层3、多量子阱层4、P型层5和导电层6，所所述多量子阱层4由InxGa1-xN阱层41和InaAlbGacN垒层42交替层叠形成，所述单个InxGa1-xN阱层41的In组分由下侧至上侧逐渐减小，所述单个InaAlbGacN垒层42的In组分由下侧至上侧逐渐增加。
本发明在多量子阱层4中InxGa1-xN阱层41和InaAlbGacN垒层42中的In组分采用渐变的方式，调整量子阱能带，以消除极化场所造成的电子和空穴相分离，使阱层中电子和空穴的波函数尽可能重叠，提高电子和空穴辐射的复合效率，从而提高LED芯片的性能。
其次，本发明采用InaAlbGacN结构作为垒层， InaAlbGacN垒层42中Al的加入可提高势垒层的能带高度，增加阱层和垒层之间的能带差，增强对电子的束缚能力，从而提高电子和空穴辐射的复合效率。
所述衬底1优选图形化衬底，有益于生长较好质量的外延层，可以有效减少外延层的位错密度，从而减小多量子阱层4的非辐射复合，提高内量子效率，提高LED芯片性能。衬底的厚度为70~150微米，一般采用湿法蚀刻或者干法蚀刻的方法对衬底进行图形化，图形化衬底具有周期性排列的凹槽，其中凹槽的宽度为2~8微米，凹槽的深度为1.5~5微米，两凹槽之间的凸起宽度为2~10微米。衬底1的材料可为蓝宝石、硅（Si）、碳化硅（SiC）或氧化锌（ZnO）等。
在本发明中，图形化衬底也可采用表面凸起是周期性排列或者非周期性排列的正方形、六边形或圆形等结构，当图形化衬底为周期性排列的正方形、六边形或圆形等结构时，相邻两凸起图形之间的间距不超过8微米。
如图2所示，在本发明的另一实施例中，所述缓冲层2包括：成核层21和形成在成核层21之上的本征层22。其目的在于，为后续外延层的生长提供良好的基础，减少晶体缺陷的产生。
一般地，所述N型层3为N型GaN层，P型层5为P型GaN层，在优选实施例中，所述成核层21及本征层22则分别为氮化镓成核层和本征氮化镓层。
所述成核层21为在500～600℃下生长，其厚度为20~30μm；所述本征层22为在1000～1100℃下生长的本征半导体层，其厚度为2~4μm。
所述多量子阱4的结构为InxGa1-xN/InaAlbGacN（0＜x＜1；0＜a＜1、0＜b＜1、0＜c＜1，a+b+c=1），InxGa1-xN层为阱层，其厚度为2~3纳米，InaAlbGacN为垒层，其厚度为8~15纳米，多量子阱层4的周期为1到10个周期。其中，所述单个InxGa1-xN阱层41的In组分下侧至上侧逐渐减小，所述单个InaAlbGacN垒层42的In组分由下侧至上侧逐渐增加，需要说明的是，“下侧”为靠近衬底的一侧，“上侧”为远离衬底的一侧。
具体地，在生长多量子阱层4的过程中，通过对温度、压强、反应化合物比例等工艺参数的控制使得InxGa1-xN阱层41下侧至上侧的In组分由10%～20%渐变至2%～10%，InaAlbGacN垒层42下侧至上侧的In组分由2%～10%渐变至10%～20%。一般的，多量子阱层4具有多个周期的InxGa1-xN/InaAlbGacN结构，本发明在生长每个周期的阱层和垒层时都分别控制其In组分逐渐减少或增加，通过调整阱层和垒层的In组分，尽可能消除极化效应所导致的阱层和垒层的能带倾斜，提高电子和空穴辐射的复合效率，从而提高LED芯片的性能。
优选地，在多量子阱层4中，InaAlbGacN垒层42的Al组分由下侧至上侧逐渐减少，通过对温度、压强、反应化合物比例等工艺参数的控制，使InaAlbGacN垒层42的Al组分由5%～15%渐变至0%～10%。本发明可通过调整垒层中In、Al的组分来调整垒层的晶格参数，即在控制垒层In组分逐渐增加的同时控制Al组分逐渐减少，以降低垒层和阱层之间的晶格失配，提高多量子阱层4的生长质量。
在本发明的另一实施例中，所述P型层5为P型GaN层，包括镁掺杂P型氮化镓51和重掺杂镁P型氮化铟镓52，重掺杂镁P型氮化铟镓52的生长可以获得空穴浓度更高的P型层5，以便于与后续的导电层6之间形成良好的欧姆接触。
优选的，所述LED芯片还包括形成在多量子阱层4和P型层5之间的电子阻挡层7，一般为AlGaN阻挡层。电子阻挡层7能够有效的阻挡电子从有源区溢出，从而增加有源区电子的数量，提高发光层4中载流子复合效率，提升LED芯片发光效率。
本发明还提供上述LED芯片的制备方法，包括以下步骤：
S1.提供衬底1；
S2.在所述衬底1之上形成缓冲层2；
S3.在所述缓冲层2之上形成N型层3；
S4.在所述N型层3之上形成多量子阱层4，所述多量子阱层4由InxGa1-xN阱层41和InaAlbGacN垒层42交替层叠形成，所述单个InxGa1-xN阱层41的In组分由下侧至上侧逐渐减小，所述单个InaAlbGacN垒层42的In组分由下侧至上侧逐渐增加；
S5.在所述多量子阱层4之上形成P型层5；
S6.在所述P型层5之上形成导电层6。
下面结合附图详细阐述本发明的LED芯片的制备方法，对本发明中LED芯片及其有益效果也会在制备方法中作详细说明，在具体实施过程中，本发明LED外延层的生长采用MOCVD（金属有机化合物化学气相沉积法）的方法。
以水平结构的发光二极管制备方法为例进行说明，该方法包含以下步骤。
S1.提供衬底1
所述衬底1为平面或图形化衬底，优选图形化衬底，有益于生长较好质量的外延层，衬底的厚度为70~150微米，一般采用湿法蚀刻或者干法蚀刻的方法对衬底进行图形化，图形化衬底具有周期性排列的凹槽，其中凹槽的宽度为2~8微米，凹槽的深度为1.5~5微米，两凹槽之间的凸起宽度为2~10微米。衬底的材料可为蓝宝石、硅（Si）、碳化硅（SiC）或氧化锌（ZnO）等。
S2.在所述衬底1之上形成缓冲层2。
一般的，在衬底1上生长缓冲层2，以提高随后外延层的生长质量。
在本发明的另一实施例中，所述缓冲层2包括成核层21和本征层22，具体包括以下步骤：
S21、在衬底1上形成成核层21
S22、在成核层21之上形成本征层22。
具体地，可采用MOCVD（金属有机化合物化学气相沉积法）的方法在衬底1上生长成核层21和本征层22，在生长过程中通过对温度、压强、反应化合物比例等工艺参数的控制来实现缓冲层2的良好生长。如此，可获得晶体质量较好的外延层，为后续外延层的生长提供良好的基础，减少晶体缺陷的产生。
S3.在所述缓冲层2之上形成N型层3。
在本发明实施例中，所述N型层3为N型氮化物层，例如N型GaN层，在优选实施例中，所述成核层21及本征层22则分别为氮化镓成核层和本征氮化镓层。
S4.在所述N型层3之上形成多量子阱层4，所述多量子阱层4由InxGa1-xN阱层41和InaAlbGacN垒层42交替层叠形成，所述单个InxGa1-xN阱层41的In组分由下侧至上侧逐渐减小，所述单个InaAlbGacN垒层42的In组分由下侧至上侧逐渐增加。
具体的，在N型层3上交替生长InxGa1-xN /InaAlbGacN量子阱结构（0＜x＜1；0＜a＜1、0＜b＜1、0＜c＜1，a+b+c=1），量子阱的周期为1~10个周期，量子阱的生长温度为700~850℃。在生长多量子阱层4的过程中，通过对温度、压强、反应化合物比例等工艺参数的控制使得每个周期中InxGa1-xN阱层下侧至上侧的In组分由10%～20%渐变至2%～10%，InaAlbGacN垒层下侧至上侧的In组分由2%～10%渐变至10%～20%。
优选的，可通过调整InaAlbGacN垒层42中In、Al的组分来调整垒层的晶格参数，以降低垒层和阱层之间的晶格失配，提高多量子阱层4的生长质量。在本发明实施例中，通过对温度、压强、反应化合物比例等工艺参数的控制，使InaAlbGacN垒层42的Al组分由下侧至上侧逐渐减少，具体地，单个InaAlbGacN垒层42由下侧至上侧的Al组分由5%～15%渐变至0%～10%。
S5.在所述多量子阱层4之上形成P型层5。
在本发明实施例中，所述P型层5为P型氮化物层，例如P型GaN层。
在本发明的另一实施例中，所述P型层5为P型氮化物层，包括镁掺杂P型氮化镓51和重掺杂镁P型氮化铟镓52，具体包括以下步骤：
S51、在多量子阱层4之上形成镁掺杂P型氮化镓51；
S52、在镁掺杂P型氮化镓51之上形成重掺杂镁P型氮化铟镓52。
在具体实施中，可对生长完成的镁掺杂P型氮化镓51和重掺杂镁P型氮化铟镓52进行活化，活化的方式为在温度为600-800℃的真空或氮气环境下进行快速热退火，也可采用离子束进行轰击。
S6.在所述P型层5之上形成导电层6。
具体地，在P型层5上用蒸镀的方法形成导电层6。所述导电层6的厚度为1~1000nm，导电层6为ITO层，或者是CTO(Cd2SnO4)、ZnO:Al、Ni/Au、Ni/Pd/Au、Pt/Au等合金中的一种。
在本发明的另一实施例中，生长完多量子阱层5之后，继续生长电子阻挡层7，一般为AlGaN阻挡层，电子阻挡层7能够有效的阻挡电子从有源区溢出，从而增加有源区电子的数量，提高多量子阱层的载流子复合效率，提升LED芯片发光效率。
完成电子阻挡层7的生长后，在电子阻挡层7上继续生长P型层5。
在本发明中，形成导电层6后，进行台阶蚀刻，用蒸镀的方法在导电层6上制作P电极8，在蚀刻出的N型层3台阶上制作N电极9。所述P电极8为Ti/Au合金，也可以是Ni、Au、Al、Ti、Pd、Pt、Sn、Cr中任意两种或多种金属的合金，P电极8的厚度为0.2~1微米。所述N电极9为Ti/Al合金，也可以是Ti、Al、Au、Pt、Sn中两种或多种金属的合金， N电极9的厚度为0.2~1微米。
本发明也适用于采用剥离技术剥离掉衬底后制备的垂直结构氮化镓基发光二极管，与水平结构发光二极管的制作方法所不同的是，在导电层6上制作P电极8后，需用激光玻璃的方法剥离掉衬底1、缓冲层2（成核层21和本征层22），再在暴露出的N型层3背面制作N电极9。
综上所述，本发明具有如下的有益效果：
1、多量子阱层中InxGa1-xN阱层和InaAlbGacN垒层中的In组分采用渐变的方式，调整量子阱能带，以消除极化场所造成的电子和空穴相分离，使阱层中电子和空穴的波函数尽可能重叠，提高电子和空穴辐射的复合效率，从而提高LED芯片的性能。
2、本发明采用InaAlbGacN结构作为垒层，InaAlbGacN垒层中Al的加入可提高势垒层的能带高度，增加阱层和垒层之间的能带差，增强对电子的束缚能力，从而电子和空穴辐射的复合效率；另一方面，可通过调整InaAlbGacN垒层中In、Al的组分来调整垒层的晶格参数，以降低垒层和阱层之间的晶格失配，提高多量子阱层的生长质量。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种LED芯片，其特征在于，包括：衬底、在衬底上依次形成的缓冲层、N型层、多量子阱层、P型层和导电层，所述多量子阱层由InxGa1-xN阱层和InaAlbGacN垒层交替层叠形成，所述单个InxGa1-xN阱层的In组分由下侧至上侧逐渐减小，所述InxGa1-xN阱层的In组分由10%～20%渐变至2%～10%，所述单个InaAlbGacN垒层的In组分由下侧至上侧逐渐增加。
2.如权利要求1所述的LED芯片，其特征在于，所述InaAlbGacN垒层的In组分由2%～10%渐变至10%～20%。
3.如权利要求1所述的LED芯片，其特征在于，所述InaAlbGacN垒层的Al组分由下侧至上侧逐渐减少。
4.如权利要求3所述的LED芯片，其特征在于，所述InaAlbGacN垒层的Al组分由5%～15%渐变至0%～10%。
5.如权利要求1所述的LED芯片，其特征在于，还包括：形成在多量子阱层和P型层之间的电子阻挡层。
6.如权利要求1所述的LED芯片，其特征在于，所述缓冲层包括：成核层和形成在成核层之上的本征层。
7.一种LED芯片的制备方法，其特征在于，包括以下步骤：
S1.提供衬底；
S2.在所述衬底之上形成缓冲层；
S3.在所述缓冲层之上形成N型层；
S4.在所述N型层之上形成多量子阱层，所述多量子阱层由InxGa1-xN阱层和InaAlbGacN垒层交替层叠形成，所述单个InxGa1-xN阱层的In组分由下侧至上侧逐渐减小，所述InxGa1-xN阱层的In组分由10%～20%渐变至2%～10%，所述单个InaAlbGacN垒层的In组分由下侧至上侧逐渐增加；
S5.在所述多量子阱层之上形成P型层；
S6.在所述P型层之上形成导电层。
8.如权利要求7所述的LED芯片的制备方法，其特征在于，所述InaAlbGacN垒层的In组分由2%～10%渐变至10%～20%。
9.如权利要求7所述的LED芯片的制备方法，其特征在于，所述InaAlbGacN垒层的Al组分由下侧至上侧逐渐减少。
10.如权利要求9所述的LED芯片，其特征在于，所述InaAlbGacN垒层的Al组分由5%～15%渐变至0%～10%。
11.如权利要求7所述的LED芯片的制备方法，其特征在于，还包括在多量子阱层和P型层之间形成电子阻挡层。
12.如权利要求7所述的LED芯片的制备方法，其特征在于，在衬底上形成缓冲层的具体步骤，包括：
在衬底上形成成核层；
在成核层上形成本征层。
CN201310409722.8A 2013-09-11 2013-09-11 一种led芯片及其制备方法 Active CN104425668B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310409722.8A CN104425668B (zh) 2013-09-11 2013-09-11 一种led芯片及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310409722.8A CN104425668B (zh) 2013-09-11 2013-09-11 一种led芯片及其制备方法

Publications (2)

Publication Number Publication Date
CN104425668A CN104425668A (zh) 2015-03-18
CN104425668B true CN104425668B (zh) 2017-11-17

Family

ID=52974123

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310409722.8A Active CN104425668B (zh) 2013-09-11 2013-09-11 一种led芯片及其制备方法

Country Status (1)

Country Link
CN (1) CN104425668B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109671814A (zh) * 2018-11-21 2019-04-23 华灿光电（浙江）有限公司 一种发光二极管外延片及其制造方法
CN112768579A (zh) * 2021-02-07 2021-05-07 厦门乾照光电股份有限公司 一种半导体外延结构及其制作方法、led芯片
CN114497297B (zh) * 2021-12-21 2023-02-24 重庆康佳光电技术研究院有限公司 红光外延层及其生长方法、红光led芯片及显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1741290A (zh) * 2004-08-27 2006-03-01 中国科学院半导体研究所 蓝光、黄光量子阱堆叠结构白光发光二极管及制作方法
CN102820395A (zh) * 2011-06-07 2012-12-12 山东华光光电子有限公司 一种采用势垒高度渐变量子垒的led结构及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101438808B1 (ko) * 2007-10-08 2014-09-05 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1741290A (zh) * 2004-08-27 2006-03-01 中国科学院半导体研究所 蓝光、黄光量子阱堆叠结构白光发光二极管及制作方法
CN102820395A (zh) * 2011-06-07 2012-12-12 山东华光光电子有限公司 一种采用势垒高度渐变量子垒的led结构及其制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
In组分渐变提高InGaN/GaN多量子阱发光二极管发光性能;朱丽虹等;《物理学报》;20100715;第59卷(第7期);第4996页右栏第6-8行，第4997页左栏第1-19行 *

Also Published As

Publication number Publication date
CN104425668A (zh) 2015-03-18

Similar Documents

Publication Publication Date Title
KR100735496B1 (ko) 수직구조 질화갈륨계 ｌｅｄ 소자의 제조방법
JP5475833B2 (ja) 垂直型発光素子
TWI529962B (zh) 氮化物半導體發光元件及其製造方法
CN102368519B (zh) 一种提高半导体二极管多量子阱发光效率的方法
US7485482B2 (en) Method for manufacturing vertical group III-nitride light emitting device
JP5330040B2 (ja) 半導体素子、半導体装置、半導体ウェーハ及び半導体結晶の成長方法
JP5558454B2 (ja) 窒化物半導体発光素子および窒化物半導体発光素子の製造方法
CN103762286A (zh) 高光萃取效率发光器件
JP2015046598A (ja) 正孔注入層を備える半導体発光素子及びその製造方法
JP2007165613A (ja) 窒化ガリウム系化合物半導体発光素子及びその製造方法
CN203491287U (zh) 一种led芯片
US8138494B2 (en) GaN series light-emitting diode structure
JP2010114159A (ja) 発光素子及びその製造方法
JP2006339427A (ja) 窒化物半導体発光ダイオード用エピタキシャルウエハの製造方法、窒化物半導体発光ダイオード用エピタキシャルウエハ、及び窒化物半導体発光ダイオード
CN104425668B (zh) 一种led芯片及其制备方法
CN110838538B (zh) 一种发光二极管元件及其制备方法
JP3959434B2 (ja) 発光ダイオード素子
JP2016143771A (ja) エピタキシャルウエハ、半導体発光素子、発光装置及びエピタキシャルウエハの製造方法
JP2009049195A (ja) 半導体発光素子及び発光装置
KR20110050212A (ko) 질화물 반도체 발광소자 및 그 제조방법
CN109427932B (zh) 发光二极管外延片及其制造方法
JP2011082248A (ja) 半導体発光素子及びその製造方法、並びにランプ
JP2005136136A (ja) 半導体装置の製造方法およびウエーハの製造方法
CN103887389B (zh) 一种外延片结构及其表面粗化的方法
KR101252558B1 (ko) 수직형 발광 소자의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20191230

Address after: 518119 1 Yanan Road, Kwai Chung street, Dapeng New District, Shenzhen, Guangdong

Patentee after: SHENZHEN BYD MICROELECTRONICS Co.,Ltd.

Address before: BYD 518118 Shenzhen Road, Guangdong province Pingshan New District No. 3009

Patentee before: BYD Co.,Ltd.

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province

Patentee after: BYD Semiconductor Co.,Ltd.

Address before: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province

Patentee before: SHENZHEN BYD MICROELECTRONICS Co.,Ltd.

Address after: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province

Patentee after: BYD Semiconductor Co.,Ltd.

Address before: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province

Patentee before: BYD Semiconductor Co.,Ltd.