CN214254446U

CN214254446U - 一种半导体外延结构及led芯片

Info

Publication number: CN214254446U
Application number: CN202120361318.8U
Authority: CN
Inventors: 林志伟; 陈凯轩; 蔡建九; 卓祥景; 尧刚
Original assignee: Xiamen Changelight Co Ltd
Current assignee: Xiamen Changelight Co Ltd
Priority date: 2021-02-07
Filing date: 2021-02-07
Publication date: 2021-09-21
Anticipated expiration: 2031-02-07

Abstract

本实用新型提供了一种半导体外延结构及LED芯片，通过至少在一势垒层靠近所述第一型半导体层的一侧表面依次设有降温层和深阱层，至少在一势垒层靠近所述第二型半导体层的一侧表面依次设有浅阱层和升温层；其中，所述降温层、升温层用于所述势垒层与势阱层之间的生长温度过渡；所述深阱层、浅阱层用于对所述势垒层的电子限制。通过生长温度的控制，可有效释放势垒层与势阱层之间的应力；同时，在势阱层前后两端进一步形成阱类结构，有利于加强对势垒层的电子限制，从而提高其内量子效率。

Description

一种半导体外延结构及LED芯片

技术领域

本实用新型涉及发光二极管领域，尤其涉及一种半导体外延结构及LED芯片。

背景技术

发光二极管(英文：Light Emitting Diode，简称：LED)是一种能发光的半导体电子元件。LED具有效率高、寿命长、体积小、功耗低等优点，可以应用于室内外白光照明、屏幕显示、背光源等领域。在LED产业的发展中，氮化镓(GaN)基材料是V-III族化合物半导体的典型代表，提高GaN基LED的光电性能已成为半导体照明产业的关键。

外延片是LED制备过程中的初级成品。现有的GaN基LED外延片包括衬底、N型半导体层、有源区和P型半导体层。衬底用于为外延材料提供生长表面，N型半导体层用于提供进行复合发光的电子，P型半导体层用于提供进行复合发光的空穴，有源区用于进行电子和空穴的辐射复合发光。

现有技术中的GaN基半导体发光外延结构，在其量子阱发光层的生长过程中，通常将InGaN阱层通常层叠于GaN垒层，然而由于InGaN和GaN之间存在晶格失配，在GaN垒层的生长InGaN阱层时，会使得InGaN阱层产生位错缺陷，使得整个量子阱发光层的发光效率降低。

有鉴于此，本发明人专门设计了一种半导体外延结构及LED芯片，本案由此产生。

实用新型内容

本实用新型的目的在于提供一种半导体外延结构及LED芯片，以解决因阱层和垒层之间存在较大的晶格失配，以及阱层与第一型半导体层之间亦存在较大的晶格失配，导致因晶格失配累加产生的应力会严重影响电子和空穴在空间的复合效率的问题。

为了实现上述目的，本实用新型采用的技术方案如下：

一种半导体外延结构，包括：

衬底；

在所述衬底表面依次堆叠的第一型半导体层、有源区、第二型半导体层；

所述有源区包括交替堆叠的势垒层和势阱层，且至少在一势垒层靠近所述第一型半导体层的一侧表面依次设有降温层和深阱层，至少在一势垒层靠近所述第二型半导体层的一侧表面依次设有浅阱层和升温层；其中，所述降温层、升温层用于所述势垒层与势阱层之间的生长温度过渡；所述深阱层、浅阱层用于对所述势垒层的电子限制。

优选地，所述深阱层在生长过程中，其生长温度从所述降温层的生长温度降低到低于所述势阱层的生长温度；所述浅阱层在生长过程中，其生长温度从所述势阱层的生长温度升高到所述升温层的生长温度。

优选地，所述升温层的生长温度低于所述势垒层的生长温度。

优选地，所述深阱层与所述浅阱层分别包括In组分渐变的Al_xGa_yIn_zN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1；进一步地，可为AlGaInN材料层或GaInN材料层。

优选地，所述深阱层与所述浅阱层包括禁带宽度渐变的材料层，且所述浅阱层的禁带宽度始终大于所述势阱层的禁带宽度，所述深阱层的局部禁带宽度小于所述势阱层的禁带宽度。

优选地，所述升温层与降温层分别包括非掺的材料层，所述深阱层与所述浅阱层分别包括P型掺杂的材料层，且掺杂浓度不高于5*10¹⁷cm^-3。

优选地，所述升温层与降温层分别包括Al_aGa_bN材料层，其中，0≤a≤1，0≤b≤1；进一步地，可为AlGaN材料层或GaN材料层。

优选地，所述势阱层的厚度为所述深阱层或浅阱层的厚度的3倍及以上。

优选地，所述深阱层与浅阱层的厚度均为0～10nm。

优选地，所述势垒层的厚度为所述升温层或降温层的厚度的4倍及以上。

优选地，所述升温层与降温层的厚度均为0～20nm。

优选地，所述势垒层掺有n型杂质。

本实用新型还提供了一种LED芯片，包括外延层、N型电极及P型电极，所述外延层包括上述任一项所述的半导体外延结构。

经由上述的技术方案可知，本实用新型提供的半导体外延结构，通过至少在一势垒层靠近所述第一型半导体层的一侧表面依次设有降温层和深阱层，至少在一势垒层靠近所述第二型半导体层的一侧表面依次设有浅阱层和升温层；其中，所述降温层、升温层用于所述势垒层与势阱层之间的生长温度过渡；所述深阱层、浅阱层用于对所述势垒层的电子限制；进一步地，所述深阱层在生长过程中，其生长温度从所述降温层的生长温度降低到低于所述势阱层的生长温度；所述浅阱层在生长过程中，其生长温度从所述势阱层的生长温度升高到所述升温层的生长温度。通过生长温度的控制，可有效释放势垒层与势阱层之间的应力；同时，在势阱层前后两端进一步形成阱类结构，有利于加强对势垒层的电子限制，从而提高其内量子效率。

其次，通过：所述升温层与降温层分别包括非掺的材料层，所述深阱层与所述浅阱层分别包括P型掺杂的材料层，且掺杂浓度不高于5*10¹⁷cm^-3所述深阱层与所述浅阱层分别包括P型掺杂的材料层，且掺杂浓度不高于5*10¹⁷cm^-3的设置；一方面，使有源区生长形成的V-pits结构结合深阱层与浅阱层的微掺P型杂质，可有效处理不同晶体界面能，有效释放深阱层、浅阱层的生长过程中与势阱层、势垒层相互之间的应力；另一方面，可有效增加有源区空穴数量，又避免有源区里新增形成内建电场，进而有效提高有源区的内量子效率。

再者，所述势阱层的厚度为所述深阱层或浅阱层的厚度的3倍及以上，所述势垒层的厚度为所述升温层或降温层的厚度的4倍及以上；在避免因势垒层的厚度太小而造成有源区整体的晶体质差的同时；有效释放深阱层、浅阱层的生长过程中与势阱层、势垒层相互之间的应力，并增加有源区空穴数量。

经由上述的技术方案可知，本实用新型提供的LED芯片，通过在上述的半导体外延结构的基础上获得，因此其具有上述半导体外延结构的有益效果的同时，其工艺制作简单便捷，便于生产化。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本实用新型实施例所提供的半导体外延结构的结构示意图；

图2为本实用新型实施例所提供的半导体外延结构的有源区的结构示意图；

图3为本实用新型实施例所提供的有源区中各组成层的生长温度关系示意图；

图4为本实用新型实施例所提供的有源区中各组成层的势垒高度关系示意图；

图中符号说明：1、衬底，2、第一型半导体层，3、有源区，31、降温层，32、深阱层，33、势阱层，34、浅阱层，35、升温层，36、势垒层，4、第二型半导体层，5、缓冲层，Q1、势阱层的势垒高度，Q2、势垒层的势垒高度，T1、势阱层的生长温度，T2、势垒层的生长温度。

具体实施方式

为使本实用新型的内容更加清晰，下面结合附图对本实用新型的内容作进一步说明。本实用新型不局限于该具体实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图1、图2所示，一种半导体外延结构，包括：

衬底1；

在衬底1表面依次堆叠的第一型半导体层2、有源区3、第二型半导体层4；

有源区3包括交替堆叠的势垒层36和势阱层33，且至少在一势垒层36靠近第一型半导体层2的一侧表面依次设有降温层31和深阱层32，至少在一势垒层36靠近第二型半导体层4的一侧表面依次设有浅阱层34和升温层35；其中，降温层31、升温层35用于势垒层36与势阱层33之间的生长温度过渡；深阱层32、浅阱层34用于对势垒层36的电子限制。

值得一提的是，衬底11的类型在本实施例的半导体外延结构不受限制，例如，衬底11可以是但不限于蓝宝石衬底1、硅衬底1等。另外，第一型半导体层22、有源区33、第二型半导体层45的具体材料类型在本实施例的半导体外延结构也可以不受限制，例如，第一型半导体层2可以是但不限于氮化镓层，相应地，第二型半导体层4可以是但不限于氮化镓层。

在本实施例中，还可在衬底1与第一型半导体层2之间设有缓冲层5。

如图3所示，本实施例中，深阱层32在生长过程中，其生长温度从降温层31的生长温度降低到低于势阱层33的生长温度T1；浅阱层34在生长过程中，其生长温度从势阱层33的生长温度T1升高到升温层35的生长温度。

需要说明的是，图3所示为本实施例所提供的有源区3中各组成层的生长温度关系示意图，其仅仅举例示意了有源区3中各组成层的生长温度线性变化的情况，本实施例并不限定降温层31、深阱层32、势阱层33、浅阱层34、升温层35、势垒层36的生长过程中的具体温度及其变化趋势，其可以是线性或非线性。同时，本实施例中并不限定深阱层32与势阱层33的生长温度的温差值，只要实现温差过渡并有效释放势垒层36与势阱层33之间的应力即可。

如图3所示，本实施例中，升温层35的生长温度低于势垒层36的生长温度T2。需要说明的是，本实施例中并不限定升温层35与势垒层36的生长温度的温差值，只要在确保其生长质量的同时，能实现两者之间的生长温度过渡即可。

本实施例中，深阱层32与浅阱层34分别包括In组分渐变的Al_xGa_yIn_zN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1；进一步地，可为AlGaInN材料层或GaInN材料层。

如图4所示，本实施例中，深阱层32与浅阱层34包括禁带宽度渐变的材料层，且浅阱层34的禁带宽度始终大于势阱层33的禁带宽度，深阱层32的局部禁带宽度小于势阱层33的禁带宽度。

需要说明的是，图4所示为本实施例所提供的有源区3中各组成层的势垒高度关系示意图，其仅仅举例示意了有源区3中各组成层的能带关系线性变化的情况，本实施例并不限定降温层31、深阱层32、势阱层33、浅阱层34、升温层35、势垒层36的生长过程中的具体能带值及其变化趋势，其可以是线性或非线性。

本实施例中，升温层35与降温层31分别包括非掺的材料层，深阱层32与浅阱层34分别包括P型掺杂的材料层，且掺杂浓度不高于5*10¹⁷cm^-3。

本实施例中，升温层35与降温层31分别包括Al_aGa_bN材料层，其中，0≤a≤1，0≤b≤1；进一步地，可为AlGaN材料层或GaN材料层。

本实施例中，势阱层33的厚度为深阱层32或浅阱层34的厚度的3倍及以上。

本实施例中，深阱层32与浅阱层34的厚度均为0～10nm。

本实施例中，势垒层36的厚度为升温层35或降温层31的厚度的4倍及以上。

本实施例中，升温层35与降温层31的厚度均为0～20nm。

本实施例中，势垒层36掺有n型杂质。

本实施例还提供一种半导体外延结构的制作方法，制作方法包括如下步骤：

步骤S01、提供一衬底1；

步骤S02、在衬底1表面依次生长缓冲层5、第一型半导体层2、有源区3、第二型半导体层4；

有源区3包括交替堆叠的势垒层36和势阱层33，且至少在一势垒层36靠近第一型半导体层2的一侧表面依次设有降温层31和深阱层32，至少在一势垒层36靠近第二型半导体层4的一侧表面依次设有浅阱层34和升温层35；其中，降温层31、升温层35用于势垒层36与势阱层33之间的生长温度过渡；深阱层32、浅阱层34用于对势垒层36的电子限制；

进一步地，深阱层32与浅阱层34分别包括In组分渐变的Al_xGa_yIn_zN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1；优选地，可为AlGaInN材料层或GaInN材料层；

升温层35与降温层31分别包括Al_aGa_bN材料层，其中，0≤a≤1，0≤b≤1；优选地，可为AlGaN材料层或GaN材料层；

本实施例中，深阱层32在生长过程中，其生长温度从降温层31的生长温度降低到低于势阱层33的生长温度；浅阱层34在生长过程中，其生长温度从势阱层33的生长温度升高到升温层35的生长温度。

本实施例中，升温层35的生长温度低于势垒层36的生长温度。

本实施例还提供了一种LED芯片，包括外延层、N型电极及P型电极，外延层包括上述任一项的半导体外延结构。

经由上述的技术方案可知，本实施例提供的半导体外延结构，通过至少在一势垒层36靠近第一型半导体层2的一侧表面依次设有降温层31和深阱层32，至少在一势垒层36靠近第二型半导体层4的一侧表面依次设有浅阱层34和升温层35；其中，降温层31、升温层35用于势垒层36与势阱层33之间的生长温度过渡；深阱层32、浅阱层34用于对势垒层36的电子限制；进一步地，深阱层32在生长过程中，其生长温度从降温层31的生长温度降低到低于势阱层33的生长温度；浅阱层34在生长过程中，其生长温度从势阱层33的生长温度升高到升温层35的生长温度。通过生长温度的控制，可有效释放势垒层36与势阱层33之间的应力；同时，在势阱层33前后两端进一步形成阱类结构，有利于加强对势垒层36的电子限制，从而提高其内量子效率。

其次，通过：升温层35与降温层31分别包括非掺的材料层，深阱层32与浅阱层34分别包括P型掺杂的材料层，且掺杂浓度不高于5*10¹⁷cm^-3深阱层32与浅阱层34分别包括P型掺杂的材料层，且掺杂浓度不高于5*10¹⁷cm^-3的设置；一方面，使有源区3生长形成的V-pits结构结合深阱层32与浅阱层34的微掺P型杂质，可有效处理不同晶体界面能，有效释放深阱层32、浅阱层34的生长过程中与势阱层33、势垒层36相互之间的应力；另一方面，可有效增加有源区3空穴数量，又避免有源区3里新增形成内建电场，进而有效提高有源区3的内量子效率。

再者，势阱层33的厚度为深阱层32或浅阱层34的厚度的3倍及以上，势垒层36的厚度为升温层35或降温层31的厚度的4倍及以上；在避免因势垒层36的厚度太小而造成有源区3整体的晶体质差的同时；有效释放深阱层32、浅阱层34的生长过程中与势阱层33、势垒层36相互之间的应力，并增加有源区3空穴数量。

经由上述的技术方案可知，本实施例提供的半导体外延结构的制作方法，在实现上述半导体外延结构的有益效果的同时，其工艺制作简单便捷，便于生产化。

经由上述的技术方案可知，本实施例提供的LED芯片，通过在上述的半导体外延结构的基础上获得，因此其具有上述半导体外延结构的有益效果的同时，其工艺制作简单便捷，便于生产化。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

1.一种半导体外延结构，其特征在于，包括：

衬底；

2.根据权利要求1所述的半导体外延结构，其特征在于，所述深阱层在生长过程中，其生长温度从所述降温层的生长温度降低到低于所述势阱层的生长温度；所述浅阱层在生长过程中，其生长温度从所述势阱层的生长温度升高到所述升温层的生长温度。

3.根据权利要求1所述的半导体外延结构，其特征在于，所述升温层的生长温度低于所述势垒层的生长温度。

4.根据权利要求1所述的半导体外延结构，其特征在于，所述深阱层与所述浅阱层分别包括In组分渐变的Al_xGa_yIn_zN材料层，其中，0≤x≤1，0≤y≤1，0≤z≤1。

5.根据权利要求1所述的半导体外延结构，其特征在于，所述深阱层与所述浅阱层包括禁带宽度渐变的材料层，且所述浅阱层的禁带宽度始终大于所述势阱层的禁带宽度，所述深阱层的局部禁带宽度小于所述势阱层的禁带宽度。

6.根据权利要求1所述的半导体外延结构，其特征在于，所述升温层与降温层分别包括Al_aGa_bN材料层，其中，0≤a≤1，0≤b≤1。

7.根据权利要求1所述的半导体外延结构，其特征在于，所述势阱层的厚度为所述深阱层或浅阱层的厚度的3倍及以上。

8.根据权利要求1所述的半导体外延结构，其特征在于，所述深阱层与浅阱层的厚度均为0～10nm。

9.根据权利要求1所述的半导体外延结构，其特征在于，所述势垒层的厚度为所述升温层或降温层的厚度的4倍及以上。

10.根据权利要求1所述的半导体外延结构，其特征在于，所述升温层与降温层的厚度均为0～20nm。

11.一种LED芯片，包括外延层、N型电极及P型电极，其特征在于，所述外延层包括权利要求1-10任一项所述的半导体外延结构。