CN112768577A - 一种半导体外延结构及其制作方法、led芯片 - Google Patents

一种半导体外延结构及其制作方法、led芯片 Download PDF

Info

Publication number
CN112768577A
CN112768577A CN202110079258.5A CN202110079258A CN112768577A CN 112768577 A CN112768577 A CN 112768577A CN 202110079258 A CN202110079258 A CN 202110079258A CN 112768577 A CN112768577 A CN 112768577A
Authority
CN
China
Prior art keywords
layer
layers
energy band
sub
stress
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110079258.5A
Other languages
English (en)
Inventor
林志伟
陈凯轩
蔡建九
卓祥景
程伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xiamen Changelight Co Ltd
Original Assignee
Xiamen Changelight Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiamen Changelight Co Ltd filed Critical Xiamen Changelight Co Ltd
Priority to CN202110079258.5A priority Critical patent/CN112768577A/zh
Priority to PCT/CN2021/079039 priority patent/WO2022156047A1/zh
Publication of CN112768577A publication Critical patent/CN112768577A/zh
Priority to US18/219,035 priority patent/US20230361245A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

本发明提供了一种半导体外延结构及其制作方法、LED芯片，包括在所述衬底表面依次堆叠的第一型半导体层、有源区、第二型半导体层，所述有源区包括n个沿第一方向依次层叠的量子层，各所述量子层包括势垒层和势阱层，且至少在一相邻的两个量子层之间设有应力释放层，以解决因势阱层和势垒层之间、以及势阱层与第一型半导体层之间所同时存在的晶格失配问题，从而避免因累加的晶格失配所产生的应力对电子和空穴在空间的复合效率的影响。

Description

一种半导体外延结构及其制作方法、LED芯片
技术领域
本发明涉及发光二极管领域，尤其涉及一种半导体外延结构及其制作方法、LED芯片。
背景技术
发光二极管(英文：Light Emitting Diode，简称：LED)是一种能发光的半导体电子元件。LED具有效率高、寿命长、体积小、功耗低等优点，可以应用于室内外白光照明、屏幕显示、背光源等领域。在LED产业的发展中，氮化镓(GaN)基材料是V-III族化合物半导体的典型代表，提高GaN基LED的光电性能已成为半导体照明产业的关键。
外延片是LED制备过程中的初级成品。现有的GaN基LED外延片包括衬底、N型半导体层、有源区和P型半导体层。衬底用于为外延材料提供生长表面，N型半导体层用于提供进行复合发光的电子，P型半导体层用于提供进行复合发光的空穴，有源区用于进行电子和空穴的辐射复合发光。
有源区包括多个阱层和多个垒层，多个阱层和多个垒层交替层叠设置，垒层将注入有源区的电子和空穴限定在阱层中进行复合发光。通常阱层的材料采用高铟组分的氮化铟镓(InGaN)，垒层的材料采用氮化镓(GaN)。由于氮化镓的晶格常数为3.181，氮化铟的晶格常数为3.538，因此阱层和垒层之间存在较大的晶格失配，以及阱层与N型半导体层之间亦存在较大的晶格失配，导致因晶格失配累加产生的应力会严重影响电子和空穴在空间的复合效率，使LED的发光效率较低。
有鉴于此，本发明人专门设计了一种半导体外延结构及其制作方法、LED芯片，本案由此产生。
发明内容
本发明的目的在于提供一种半导体外延结构及其制作方法、LED芯片，以解决因阱层和垒层之间存在较大的晶格失配，以及阱层与第一型半导体层之间亦存在较大的晶格失配，导致因晶格失配累加产生的应力会严重影响电子和空穴在空间的复合效率的问题。
为了实现上述目的，本发明采用的技术方案如下：
一种半导体外延结构，包括：
衬底；
在所述衬底表面依次堆叠的第一型半导体层、有源区、第二型半导体层；
所述有源区包括n个沿第一方向依次层叠的量子层，各所述量子层包括势垒层和势阱层，且至少在一相邻的两个量子层之间设有应力释放层；其中，n为正整数；所述第一方向垂直于所述衬底，并由所述衬底指向所述第一型半导体层。
优选地，所述应力释放层的能带不小于所述有源区的能带，且所述应力释放层的晶格常数不大于所述有源区的晶格常数。
优选地，所述应力释放层包括若干个沿所述第一方向依次堆叠的子应力释放层，且各所述子应力释放层以周期结构呈现。
优选地，不同周期结构的子应力释放层的晶格常数沿所述第一方向递增，且各所述子应力释放层的晶格常数均不大于所述有源区的晶格常数；不同周期结构的子应力释放层的能带沿所述第一方向递减，且各所述子应力释放层的能带均不小于所述有源区的能带。
优选地，同一周期结构内的各所述子应力释放层的能带相同或沿所述第一方向递减。
优选地，同一周期结构内的各所述子应力释放层的晶格常数相同或沿所述第一方向递增。
优选地，各所述子应力释放层通过交替循环的高、低能带材料层构成。
优选地，沿所述第一方向的各所述低能带材料层的晶格常数逐渐增大；沿所述第一方向的各所述低能带材料层的能带逐渐减小。
优选地，各所述子应力释放层包括AlxGayIn1-x-yN，且所述高、低能带材料层及其对应的晶格常数与能带关系通过调节Al和或Ga的组分而获得；其中，0≤x＜1，0<y≤1。
优选地，所述应力释放层设置于所述有源区沿所述第一方向的第一量子层至第三量子层之间的交界处。
优选地，所述应力释放层包括3组以第一周期呈现的子应力释放层及5组以第二周期呈现的子应力释放层。
优选地，所述第一周期内的各所述低能带材料层的能带相同或沿所述第一方向递减，所述第二周期内的各所述低能带材料层的能带相同或沿所述第一方向递减，且所述第一周期内的任意一低能带材料层的能带大于所述第二周期内的任意一低能带材料层的能带。
本发明还提供了一种半导体外延结构的制作方法，所述制作方法包括如下步骤：
步骤S01、提供一衬底；
步骤S02、在所述衬底表面依次生长第一型半导体层、有源区、第二型半导体层；
所述有源区包括n个沿第一方向依次层叠的量子层，各所述量子层包括势垒层和势阱层，且至少在一相邻的两个量子层之间设有应力释放层；其中，n为正整数；所述第一方向垂直于所述衬底，并由所述衬底指向所述第一型半导体层；
通过变温的生长方式形成所述应力释放层，所述应力释放层包括若干个沿所述第一方向依次堆叠的子应力释放层，且各所述子应力释放层以周期结构呈现；
其中，不同周期结构的子应力释放层的晶格常数沿所述第一方向递增；不同周期结构的子应力释放层的能带沿所述第一方向递减，且各所述子应力释放层的能带均高于所述有源区的能带；
同一周期结构内的各所述子应力释放层的能带相同或沿所述第一方向递减。
优选地，各所述子应力释放层通过交替循环的高、低能带材料层构成；沿所述第一方向的各所述低能带材料层的晶格常数逐渐增大；沿所述第一方向的各所述低能带材料层的能带逐渐减小；
其中，各所述子应力释放层包括AlxGayIn1-x-yN，且所述高、低能带材料层及其对应的晶格常数与能带关系通过调节Al和或Ga的组分而获得；其中，0≤x＜1，0<y≤1。
本发明还提供了一种LED芯片，包括；
上述任一项所述的半导体外延结构；
N型电极，所述N型电极与所述N型半导体层形成欧姆接触；
P型电极，所述P型电极与所述P型半导体层形成欧姆接触。
经由上述的技术方案可知，本发明提供的半导体外延结构，包括在所述衬底表面依次堆叠的第一型半导体层、有源区、第二型半导体层，所述有源区包括n个沿第一方向依次层叠的量子层，各所述量子层包括势垒层和势阱层，且至少在一相邻的两个量子层之间设有应力释放层，以解决因势阱层和势垒层之间、以及势阱层与第一型半导体层之间所同时存在的晶格失配问题，从而避免因累加的晶格失配所产生的应力对电子和空穴在空间的复合效率的影响。
其次，所述应力释放层的能带高于所述有源区的能带，且所述应力释放层的晶格常数低于所述有源区的晶格常数。其中，所述应力释放层包括若干个沿所述第一方向依次堆叠的子应力释放层，且各所述子应力释放层以周期结构呈现；优选地，不同周期结构的子应力释放层的晶格常数沿所述第一方向递增；不同周期结构的子应力释放层的能带沿所述第一方向递减，且各所述子应力释放层的能带均高于所述有源区的能带；同一周期结构内的各所述子应力释放层的能带相同或沿所述第一方向递减。进一步地使势阱层与势垒层及第一型半导体层三者之间的晶格匹配更加充分，从而可以有效地提高有源区的电子和空穴在空间的复合效率，并获得抑制了位错发生的高品质的第一型半导体层。
然后，通过将所述应力释放层设置于所述有源区沿所述第一方向的第一量子层至第三量子层之间的交界处，在保证所述应力释放层的晶格匹配的有益效果的同时，可更加有效地抑制有源区与第一型半导体层的位错。
经由上述的技术方案可知，本发明提供的半导体外延结构的制作方法，在实现上述半导体外延结构的有益效果的同时，其工艺制作简单便捷，便于生产化。
经由上述的技术方案可知，本发明提供的LED芯片，通过在上述的半导体外延结构的基础上获得，因此其具有上述半导体外延结构的有益效果的同时，其工艺制作简单便捷，便于生产化。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例所提供的半导体外延结构的结构示意图；
图2为本发明实施例所提供的应力释放层与有源区量子层的能带关系示意图；
图3为本发明实施例所提供的应力释放层与有源区量子层的晶格常数关系示意图；
图4为本发明另一实施例所提供的应力释放层与有源区量子层的能带关系示意图；
图5为本发明另一实施例所提供的应力释放层与有源区量子层的晶格常数关系示意图；
图中符号说明：1、衬底，2、第一型半导体层，3、有源区，3.1、势垒层，3.2、势阱层，4、应力释放层，5、第二型半导体层。
具体实施方式
为使本发明的内容更加清晰，下面结合附图对本发明的内容作进一步说明。本发明不局限于该具体实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，一种半导体外延结构，包括：
衬底1；
在衬底1表面依次堆叠的第一型半导体层2、有源区3、第二型半导体层5；
有源区3包括n个沿第一方向依次层叠的量子层，各量子层包括势垒层3.1和势阱层3.2，且至少在一相邻的两个量子层之间设有应力释放层4；其中，n为正整数；第一方向垂直于衬底1，并由衬底1指向第一型半导体层2。
值得一提的是，衬底1的类型在本实施例的半导体外延结构不受限制，例如，衬底1可以是但不限于蓝宝石衬底、硅衬底等。另外，第一型半导体层2、有源区3、第二型半导体层5的具体材料类型在本实施例的半导体外延结构也可以不受限制，例如，第一型半导体层可以是但不限于氮化镓层，相应地，第二型半导体层可以是但不限于氮化镓层。
本发明实施例中，应力释放层4的能带不小于有源区3的能带，且应力释放层4的晶格常数不大于有源区3的晶格常数。
本发明实施例中，应力释放层4包括若干个沿第一方向依次堆叠的子应力释放层4，且各子应力释放层4以周期结构呈现。
本发明实施例中，不同周期结构的子应力释放层4的晶格常数沿第一方向递增，且各子应力释放层4的晶格常数均不大于有源区3的晶格常数；不同周期结构的子应力释放层4的能带沿第一方向递减，且各子应力释放层4的能带均不小于有源区3的能带。
本发明实施例中，同一周期结构内的各子应力释放层4的能带相同或沿第一方向递减。
本发明实施例中，同一周期结构内的各子应力释放层4的晶格常数相同或沿第一方向递增。
本发明实施例中，各子应力释放层4通过交替循环的高、低能带材料层构成。
本发明实施例中，沿第一方向的各低能带材料层的晶格常数逐渐增大；沿第一方向的各低能带材料层的能带逐渐减小。
本发明实施例中，各子应力释放层4包括AlxGayIn1-x-yN，且高、低能带材料层及其对应的晶格常数与能带关系通过调节Al和或Ga的组分而获得；其中，0≤x＜1，0<y≤1。
本发明实施例中，应力释放层4设置于有源区3沿第一方向的第一量子层至第三量子层之间的交界处。
本发明实施例中，如图2所示，应力释放层4包括3组以第一周期呈现的子应力释放层4及5组以第二周期呈现的子应力释放层4。
需要说明的是，图2所示为本发明实施例所提供的应力释放层与有源区量子层的能带关系示意图，其仅是举例示意了以两种周期结构呈现的应力释放层时，同一周期结构内的各所述子应力释放层的能带沿所述第一方向递减；并非对本发明的限制。
需要说明的是，图3所示为本发明实施例所提供的应力释放层与有源区量子层的晶格常数关系示意图，其仅是举例示意了以两种周期结构呈现的应力释放层时，同一周期结构内的各所述子应力释放层的晶格常数沿所述第一方向递增，并非对本发明的限制。
图4所示为本发明其他实施例所提供的应力释放层与有源区量子层的能带关系示意图，其仅是举例示意了以两种周期结构呈现的应力释放层时，同一周期结构内的各所述子应力释放层的能带相同；并非对本发明的限制。
图5所示为本发明其他实施例所提供的应力释放层与有源区量子层的晶格常数关系示意图，其仅是举例示意了以两种周期结构呈现的应力释放层时，同一周期结构内的各所述子应力释放层的晶格常数相同；并非对本发明的限制。
需要说明的是，图2至图5仅举例示意了有源区3的势垒层3.1与应力释放层4的各高能带材料层的能带始终持平，在本发明的其他实施例中，应力释放层4的各高能带材料层的能带可渐变，本发明不对此做具体限定。
本发明实施例中，如图2、图4所示，第一周期内的各低能带材料层的能带相同或沿第一方向递减，第二周期内的各低能带材料层的能带相同或沿第一方向递减，且第一周期内的任意一低能带材料层的能带大于第二周期内的任意一低能带材料层的能带。
本发明实施例还提供了一种半导体外延结构的制作方法，制作方法包括如下步骤：
步骤S01、提供一衬底1；
步骤S02、在衬底1表面依次生长第一型半导体层2、有源区3、第二型半导体层5；
有源区3包括n个沿第一方向依次层叠的量子层，各量子层包括势垒层3.1和势阱层3.2，且至少在一相邻的两个量子层之间设有应力释放层4；其中，n为正整数；第一方向垂直于衬底1，并由衬底1指向第一型半导体层2；
通过变温的生长方式形成应力释放层4，应力释放层4包括若干个沿第一方向依次堆叠的子应力释放层4，且各子应力释放层4以周期结构呈现；
其中，不同周期结构的子应力释放层4的晶格常数沿第一方向递增；不同周期结构的子应力释放层4的能带沿第一方向递减，且各子应力释放层4的能带均高于有源区3的能带；
同一周期结构内的各子应力释放层4的能带相同或沿第一方向递减。
本发明实施例中，各子应力释放层4通过交替循环的高、低能带材料层构成；沿第一方向的各低能带材料层的晶格常数逐渐增大；沿第一方向的各低能带材料层的能带逐渐减小；
其中，各子应力释放层4包括AlxGayIn1-x-yN，且高、低能带材料层及其对应的晶格常数与能带关系通过调节Al和或Ga的组分而获得；其中，0≤x＜1，0<y≤1。
本发明实施例还提供了一种LED芯片，包括；
上述任一项的半导体外延结构；
N型电极，N型电极与N型半导体层形成欧姆接触；
P型电极，P型电极与P型半导体层形成欧姆接触。
经由上述的技术方案可知，本发明实施例提供的半导体外延结构，包括在衬底1表面依次堆叠的第一型半导体层2、有源区3、第二型半导体层5，有源区3包括n个沿第一方向依次层叠的量子层，各量子层包括势垒层3.1和势阱层3.2，且至少在一相邻的两个量子层之间设有应力释放层4，以解决因势阱层3.2和势垒层3.1之间、以及势阱层3.2与第一型半导体层2之间所同时存在的晶格失配问题，从而避免因累加的晶格失配所产生的应力对电子和空穴在空间的复合效率的影响。
其次，应力释放层4的能带高于有源区3的能带，且应力释放层4的晶格常数低于有源区3的晶格常数。其中，应力释放层4包括若干个沿第一方向依次堆叠的子应力释放层4，且各子应力释放层4以周期结构呈现；优选地，不同周期结构的子应力释放层4的晶格常数沿第一方向递增；不同周期结构的子应力释放层4的能带沿第一方向递减，且各子应力释放层4的能带均高于有源区3的能带；同一周期结构内的各子应力释放层4的能带相同或沿第一方向递减。进一步地使势阱层3.2与势垒层3.1及第一型半导体层2三者之间的晶格匹配更加充分，从而可以有效地提高有源区3的电子和空穴在空间的复合效率，并获得抑制了位错发生的高品质的第一型半导体层2。
然后，通过将应力释放层4设置于有源区3沿第一方向的第一量子层至第三量子层之间的交界处，在保证应力释放层4的晶格匹配的有益效果的同时，可更加有效地抑制有源区3与第一型半导体层2的位错。
经由上述的技术方案可知，本发明实施例提供的半导体外延结构的制作方法，在实现上述半导体外延结构的有益效果的同时，其工艺制作简单便捷，便于生产化。
经由上述的技术方案可知，本发明实施例提供的LED芯片，通过在上述的半导体外延结构的基础上获得，因此其具有上述半导体外延结构的有益效果的同时，其工艺制作简单便捷，便于生产化。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (14)

1.一种半导体外延结构，其特征在于，包括：
衬底；
在所述衬底表面依次堆叠的第一型半导体层、有源区、第二型半导体层；
所述有源区包括n个沿第一方向依次层叠的量子层，各所述量子层包括势垒层和势阱层，且至少在一相邻的两个量子层之间设有应力释放层；其中，n为正整数；所述第一方向垂直于所述衬底，并由所述衬底指向所述第一型半导体层。
2.根据权利要求1所述的半导体外延结构，其特征在于，所述应力释放层的能带不小于所述有源区的能带，且所述应力释放层的晶格常数不大于所述有源区的晶格常数。
3.根据权利要求1所述的半导体外延结构，其特征在于，所述应力释放层包括若干个沿所述第一方向依次堆叠的子应力释放层，且各所述子应力释放层以周期结构呈现。
4.根据权利要求3所述的半导体外延结构，其特征在于，不同周期结构的子应力释放层的晶格常数沿所述第一方向递增，且各所述子应力释放层的晶格常数均不大于所述有源区的晶格常数；不同周期结构的子应力释放层的能带沿所述第一方向递减，且各所述子应力释放层的能带均不小于所述有源区的能带。
5.根据权利要求3所述的半导体外延结构，其特征在于，同一周期结构内的各所述子应力释放层的能带相同或沿所述第一方向递减。
6.根据权利要求3所述的半导体外延结构，其特征在于，各所述子应力释放层通过交替循环的高、低能带材料层构成。
7.根据权利要求6所述的半导体外延结构，其特征在于，沿所述第一方向的各所述低能带材料层的晶格常数逐渐增大；沿所述第一方向的各所述低能带材料层的能带逐渐减小。
8.根据权利要求6所述的半导体外延结构，其特征在于，各所述子应力释放层包括AlxGayIn1-x-yN，且所述高、低能带材料层及其对应的晶格常数与能带关系通过调节Al和或Ga的组分而获得；其中，0≤x＜1，0<y≤1。
9.根据权利要求1所述的半导体外延结构，其特征在于，所述应力释放层设置于所述有源区沿所述第一方向的第一量子层至第三量子层之间的交界处。
10.根据权利要求8所述的半导体外延结构，其特征在于，所述应力释放层包括3组以第一周期呈现的子应力释放层及5组以第二周期呈现的子应力释放层。
11.根据权利要求10所述的半导体外延结构，其特征在于，所述第一周期内的各所述低能带材料层的能带相同或沿所述第一方向递减，所述第二周期内的各所述低能带材料层的能带相同或沿所述第一方向递减，且所述第一周期内的任意一低能带材料层的能带大于所述第二周期内的任意一低能带材料层的能带。
12.一种半导体外延结构的制作方法，其特征在于，所述制作方法包括如下步骤：
步骤S01、提供一衬底；
步骤S02、在所述衬底表面依次生长第一型半导体层、有源区、第二型半导体层；
所述有源区包括n个沿第一方向依次层叠的量子层，各所述量子层包括势垒层和势阱层，且至少在一相邻的两个量子层之间设有应力释放层；其中，n为正整数；所述第一方向垂直于所述衬底，并由所述衬底指向所述第一型半导体层；
通过变温的生长方式形成所述应力释放层，所述应力释放层包括若干个沿所述第一方向依次堆叠的子应力释放层，且各所述子应力释放层以周期结构呈现；
其中，不同周期结构的子应力释放层的晶格常数沿所述第一方向递增；不同周期结构的子应力释放层的能带沿所述第一方向递减，且各所述子应力释放层的能带均高于所述有源区的能带；
同一周期结构内的各所述子应力释放层的能带相同或沿所述第一方向递减。
13.根据权利要求12所述的半导体外延结构的制作方法，其特征在于，各所述子应力释放层通过交替循环的高、低能带材料层构成；沿所述第一方向的各所述低能带材料层的晶格常数逐渐增大；沿所述第一方向的各所述低能带材料层的能带逐渐减小；
其中，各所述子应力释放层包括AlxGayIn1-x-yN，且所述高、低能带材料层及其对应的晶格常数与能带关系通过调节Al和或Ga的组分而获得；其中，0≤x＜1，0<y≤1。
14.一种LED芯片，其特征在于，包括；
权利要求1-11任一项所述的半导体外延结构；
N型电极，所述N型电极与所述N型半导体层形成欧姆接触；
P型电极，所述P型电极与所述P型半导体层形成欧姆接触。
CN202110079258.5A 2021-01-21 2021-01-21 一种半导体外延结构及其制作方法、led芯片 Pending CN112768577A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110079258.5A CN112768577A (zh) 2021-01-21 2021-01-21 一种半导体外延结构及其制作方法、led芯片
PCT/CN2021/079039 WO2022156047A1 (zh) 2021-01-21 2021-03-04 一种半导体外延结构及其制作方法、led芯片
US18/219,035 US20230361245A1 (en) 2021-01-21 2023-07-06 Semiconductor epitaxy structure, manufacturing method thereof, and led chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110079258.5A CN112768577A (zh) 2021-01-21 2021-01-21 一种半导体外延结构及其制作方法、led芯片

Publications (1)

Publication Number Publication Date
CN112768577A true CN112768577A (zh) 2021-05-07

Family

ID=75702067

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110079258.5A Pending CN112768577A (zh) 2021-01-21 2021-01-21 一种半导体外延结构及其制作方法、led芯片

Country Status (2)

Country Link
CN (1) CN112768577A (zh)
WO (1) WO2022156047A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115050866B (zh) * 2022-08-16 2022-11-08 江苏第三代半导体研究院有限公司 极化可控的量子点Micro-LED同质外延结构及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103296164A (zh) * 2013-05-30 2013-09-11 光垒光电科技（上海）有限公司 半导体发光结构
CN103746052B (zh) * 2013-12-27 2016-08-17 太原理工大学 一种InGaN基多量子阱结构及其制备方法
CN105789394A (zh) * 2016-04-20 2016-07-20 映瑞光电科技(上海)有限公司 一种GaN基LED外延结构及其制备方法
CN106876531B (zh) * 2017-01-12 2019-08-23 华灿光电（浙江）有限公司 一种发光二极管的外延片及其制备方法
CN109244202A (zh) * 2018-10-16 2019-01-18 太原理工大学 一种含有应变补偿结构的GaN基量子阱LED外延结构

Also Published As

Publication number Publication date
WO2022156047A1 (zh) 2022-07-28

Similar Documents

Publication Publication Date Title
WO2015085803A1 (zh) 氮化物发光二极管及其制备方法
CN115188863B (zh) 发光二极管外延片及其制备方法
CN104681676B (zh) 一种发光二极管外延片
WO2022141791A1 (zh) 一种半导体外延结构及其制作方法、led芯片
CN108110104B (zh) 一种发光二极管及其制备方法
CN114843384A (zh) 一种发光二极管的外延结构及其制备方法
CN214226936U (zh) 一种半导体外延结构及led芯片
CN112768577A (zh) 一种半导体外延结构及其制作方法、led芯片
CN113838954B (zh) 一种led外延及其制造方法
CN213752740U (zh) 一种半导体外延结构、led芯片
CN113013301B (zh) 氮化物发光二极管
KR20100027407A (ko) 질화물 반도체 발광소자
US20230361245A1 (en) Semiconductor epitaxy structure, manufacturing method thereof, and led chip
CN114141917A (zh) 一种低应力GaN基发光二极管外延片及其制备方法
CN206921847U (zh) 一种发光二极管
WO2022165894A1 (zh) 一种半导体外延结构及其制作方法、led芯片
KR101198759B1 (ko) 질화물계 발광 소자
CN214254446U (zh) 一种半导体外延结构及led芯片
CN214254445U (zh) 一种半导体外延结构及led芯片
US20230352623A1 (en) Semiconductor epitaxy structure and manufacturing method therefor, and led chip
CN217933825U (zh) 一种半导体外延结构、led芯片
WO2022165895A1 (zh) 一种半导体外延结构及其制作方法、led芯片
CN220121867U (zh) 一种led外延结构
KR20210005737A (ko) 발광 다이오드
CN115148871A (zh) 一种半导体外延结构及其制作方法、led芯片

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination