CN1127235C - 使用在集成电路中的存储器的总线接口及方法 - Google Patents

使用在集成电路中的存储器的总线接口及方法 Download PDF

Info

Publication number
CN1127235C
CN1127235C CN00100882.XA CN00100882A CN1127235C CN 1127235 C CN1127235 C CN 1127235C CN 00100882 A CN00100882 A CN 00100882A CN 1127235 C CN1127235 C CN 1127235C
Authority
CN
China
Prior art keywords
data
title
packets
memory
useful load
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN00100882.XA
Other languages
English (en)
Other versions
CN1266316A (zh
Inventor
西格弗里德·施魏德尔
托马斯·布鲁内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Deutsche Thomson Brandt GmbH
Original Assignee
Deutsche Thomson Brandt GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Deutsche Thomson Brandt GmbH filed Critical Deutsche Thomson Brandt GmbH
Publication of CN1266316A publication Critical patent/CN1266316A/zh
Application granted granted Critical
Publication of CN1127235C publication Critical patent/CN1127235C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9057—Arrangements for supporting packet reassembly or resequencing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0072—Error control for data other than payload data, e.g. control data
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40052—High-speed IEEE 1394 serial bus
    • H04L12/40058—Isochronous transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40052—High-speed IEEE 1394 serial bus
    • H04L12/40071—Packet processing; Packet format
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9036—Common buffer combined with individual queues
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9084—Reactions to storage capacity overflow
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9084—Reactions to storage capacity overflow
    • H04L49/9089—Reactions to storage capacity overflow replacing packets in a storage arrangement, e.g. pushout

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Communication Control (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Detection And Correction Of Errors (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Small-Scale Networks (AREA)
  • Information Transfer Systems (AREA)
  • Traffic Control Systems (AREA)

Abstract

链路层集成电路(IC)实现与外部应用设备的接口并准备用于送到总线的数据，或者解释从IEEE1394输入的数据信息包。物理层集成电路(IC)实现和总线的直接电连接。根据本发明，为了满足任何特定服务的要求，而将片上存储器的存储空间灵活地划分。进一步说，片上存储器通过在标题数据和其它数据之间做快速CRC校验防止存储含有传输差错的数据信息包。对同步数据信息包和异步数据信息包进行上述CRC校验。

Description

使用在集成电路中的存储器的总线接口及方法
技术领域
本发明涉及一种使用在集成电路中的存储器的总线接口及方法，该集成电路连接总线和由总线控制的应用设备。
背景技术
IEEE1394总线是一种低成本、高性能的串行总线。这种总线具有读/写存储结构和高度复杂的通讯协议。它能以100、200、400Mbit/s的速率接近实时地传送数据，并能实现数据的双向传输。传输地址值的头十位用于与1023个可能的IEEE1324总线群集之一相对应。传输地址值的随后六位与特定群集中的63个接点之一相对应，该接点分配给一个应用设备。接点之间的数据交换不需要主控制器的交互作用。设备可以随时被切断或接入网络，即允许即插即用。
连接接点的标准电缆长度为4.5m，且其含有三对双绞线，其中两对用于传输数据和控制信号，另一对作为8v至40v电压之间的电源线使用。这里使用了三种级别的编码：高(H)、低(L)、和高阻抗(Z)。H优先于L，L优先于Z，其特征阻抗为110Ω。在1995年版的IEEE1394总线规范中，只包含了两对双绞线电缆，而没有说明电源电缆。通信协议具有三层：物理层、链路层、以及事务层(transaction layer)。典型的事务层由固件实现，而其它层则采用芯片组实现。
物理层包括模拟收发器和数字状态机。由它实现总线自动配置和带电插拔。它重定时、重写并重复全部信息包且将全部信息包传输到局部链路层。由它实现信息包成帧，诸如：速度码、前缀、以及信息包结束组合。物理层从局部链路层仲裁并传输信息包。物理层可使用的集成电路(IC)包括：得克萨斯仪器公司(Texas Instrument Co.)生产的TSB11C01、TSB11LV01、TSB21LV03、和TSB41LV03，富士通公司(Fujitsu)生产的MB86611以及IBM公司生产的21S750。
链路层完成全部数字逻辑操作。通过地址识别，链路层识别向接点寻址的信息包并解码信息包标题。链路层将信息包发送到较高的层并由较高的层生成信息包，它或者用于与视听(AV)数据同步使用，或者用于与控制数据异步使用。
在同步模式中，建立了一个具有保用带宽的频道，且定义了一个等待时间。在125μs时间间隔(或周期)内完成传输。信息包的标题块和数据块具有独立的循环冗余码(CRC)。这种模式比异步数据传输模式具有较高的优先权。
异步模式不是实时的，但是安全的。它起到具有占线和重发协议的应答服务作用。它使用了固定地址。当总线空闲时，传输就进行。异步模式处理读请求/应答、写请求/应答及锁定请求/应答。它完成了循环控制、循环冗余码(CRC)生成与确认。链路层可使用的集成电路(IC)的型号有：得克萨斯仪器公司(Texas Instrument Co.)生产的TSB12C01A、TSB12LV21、TSB12LV31、和TSB12LV41，以及菲利普公司(Philips)生产的PDI1394L11。
事务层执行异步总线事务：
·读请求/读应答
·写请求/写应答
·锁定请求/锁应答
以上事务可以通过在微控制器(如SparcLite的1960型)上运行软件实现。还可能有一个视听层(audio video)用于实现设备控制、连接管理、时间标记以及信息打包。
在IEEE1394体系中，通过物理层，链路层作为外部设备与IEEE1394总线之间的接口使用。
外部设备可以是一种消费类设备，诸如：机顶盒、视频磁带录像机(VCR)或者DVD播放器，它们都能发送/接收实时同步数据和非实时异步数据。
异步数据信息包用于控制操作及寄存器读/写/锁操作。同步数据包含有类似声/像的信息项。
为了IEEE1394总线与应用设备的定时去耦，使用片上存储器。由于受到链路层集成电路(IC)片上存储器存储空间的限制，用该存储器进行处理时，重要的是节省存储空间。根据ASIC(特定用途集成电路)有关链路层集成电路(IC)的解决方案，在IEEE1394总线和应用设备之间采用FIFO存储器(先入先出存储器)连接，并组织异步数据信息包和同步数据信息包的处理。
存储空间可以对应异步数据和同步数据划分固定的存储区。但为了满足某种特定功能，而将存储空间灵活地划分是有益的。而将剩余的存储空间用于其它用途，并得到有效管理，以满足速度与寻址的要求。这就出现了在片上存储器中对实时同步数据和非实时同步数据有效管理的问题。
根据本发明，方法避免片上存储器存储含有传输差错的信息包。所有异步数据信息包均具有这种特性；特定情况下，同步数据信息包也存在这种特性。特殊情况，将链路层芯片的FIFO存储器分为三个区：异步接收区、异步传输区和同步数据信息包区。
在异步模式中，IEEE1394总线数据信息包的接收与传输以独立方式完成；而在同步模式中，数据信息包的接收与传输以顺序方式完成；从而使这些数据存入同一个存储区。
在接收模式中，由IEEE1394总线传来的数据信息包被逐字写入相应的存储区。根据IEEE1394总线说明，数据信息包的第一部分定为信息包标题，之后的第二部分定为信息包(用户)数据。
在异步IEEE1394数据信息包中，有两个CRC校验字(循环冗余校验)，第一个校验字附在信息包标题上，第二个校验字附在信息包数据或有效荷载数据上。由于在所接收的信息包数据流中的CRC校验字位于专用字段，因此在将数据信息包写入存储器之前，不可能处理CRC校验字。处理异步数据信息包的方法至少有三种：
a)不作CRC校验，而将全部数据信息包完整地写入存储器；当从存储器读取数据信息包时，应用设备就对全部数据信息包进行标题CRC校验和信息包数据CRC校验，并忽略差错数据信息包。
b)在所有情况下，将一个完整数据信息包写入存储器，从而完成对该数据信息包的立即CRC校验。且如果标题CRC校验和/或信息包数据CRC校验为真，则将它标为“差错的”。当从存储器读取数据信息包时，应用设备就检验所有数据信息包的标记并忽略差错数据信息包。
c)在所有情况下，利用专用的CRC校验装置及其寄存器，对输入的数据信息包快速进行标题CRC校验或同时进行标题CRC校验和信息包数据CRC校验。如果标题数据和/或信息包数据有差错，则输入的数据信息包或者其信息包数据就不存入存储器。然后由第一标题数据字节初始化，并用下一个输入的数据信息包或信息包数据分别对差错数据信息包或差错信息包数据改写。
由于c)最大限度地节省了存储空间，所以选择c)。
同步数据信息包具有类似的结构。在信息包标题后是标题CRC校验字，再后是附有数据CRC校验字的有效荷载数据字段。该有效荷载字段或数据字段在起始位包含一个指称通用同步信息包(CIP)标题的信息字段，用于描述后续数据结构。该信息项不必写入存储器。
源数据信息包可能包含具有已知固定数据长度的数据组，该数据长度和IEEE1394有效荷载数据字段的数据长度不匹配。例如，MPEG传输信息包实际具有一个188字节的标准的数据长度，它与IEEE1394有效荷载数据字段的104个字节长度不同。因此一个MPEG传输信息包可以在一、二、四或八个连续的IEEE1394有效荷载数据字段部分地传输。
处理同步数据信息包的方法至少有六种：
d)在所有情况下，如果认为数据信息包向应用设备寻址，就不作标题CRC校验和数据字段CRC校验而将它完整地写入存储器。从存储器读取数据信息包时，应用设备就对所有数据信息包同时进行两种类型的CRC校验，并忽略差错数据信息包。
e)在所有情况下，将整个数据信息包写入存储器，对该数据信息包进行立即标题CRC校验和/或数据字段CRC校验。如果其标题字段和/或数据字段为真，则将它标为“差错的”。从存储器读取数据信息包时，应用设备就校验所有数据信息包的标记，并忽略差错标题字段和/或数据字段。有时可能出现：数据信息包的一部分是差错的，而另一部分是可用的。
f)在所有情况下，利用专用的CRC校验装置及其寄存器，对输入的数据信息包快速进行标题CRC校验。如果标题有差错，则输入的数据信息包不写入存储器。此外，或者直接判断标题，将数据字段存入具有数据字段CRC的存储器中；或者将标题字段和数据字段写入具有数据字段CRC校验的存储器。之后完成数据字段CRC校验。
g)在所有情况下，利用专用的CRC校验装置及其寄存器，对输入的数据信息包快速进行标题CRC校验。如果标题有差错，则输入的数据信息包就不存入存储器。否则，或者直接判断标题并将数据字段存入具有数据CRC的存储器中，从而进行数据字段CRC校验；或者将标题字段和数据字段写入该存储器从而进行数据字段CRC校验；如果标题和数据字段为真，就将该数据字段标为“差错的”。标记可与数据字段一起存入该存储器。当从存储器读取有效荷载数据字段或标题及有效荷载数据字段时，应用设备将校验标记并忽略相应的差错有效荷载数据字段或差错标题。
h)在所有情况下，利用专用的CRC校验装置及其寄存器(s)，对输入的数据信息包快速进行标题CRC校验和数据字段CRC校验。如果标题和/或数据字段有差错，则输入的数据信息包就不存入存储器。
i)在所有情况下，利用专用的CRC校验装置及其寄存器(S)，对输入的数据信息包快速进行标题CRC校验。如果标题有差错，则输入的数据信息包就不存入存储器。否则，或者直接判断标题并将数据字段中的源数据信息包存入存储器，从而进行数据字段CRC校验；或者将标题字段和数据字段写入该存储器，从而进行数据字段CRC校验；如果标题和数据字段为真，就将源信息包数据或数据字段相应地标为“差错”。此外，上述数据长度也得到了校验。如果源信息包的已知的数据长度没有完成，则该源信息包可标为“差错”。该信息包将被下一个信息包所改写。当从存储器读取标题数据字段和有效荷载数据字段时，应用设备将校验标记并忽略相应的差错有效荷载数据字段或差错标题。
由于i)最大限度地节省了存储空间，且它不仅能够检测传输差错而且能够检测源信息包世承差错，所以选择i)最有利。
发明内容
本发明的一个目的在于说明使用在集成电路中的存储器的方法，该集成电路用于连接所述总线与由总线控制的应用设备。其特征在于所需的存储容量降低到最小。
本发明进一步的目的在于说明采用本发明方法的一种装置。权
原则上，本发明提供一种在集成电路中使用存储器的方法，该集成电路用于连接总线与由总线控制的应用设备，包括步骤：经所述总线向所述应用设备发送异步或同步数据信息包，该数据信息包包含指定有第一防差错码的标题数据和指定有第二防差错码的有效荷载数据，其中所述有效荷载数据要被中途存储到所述的存储器，针对当前接收的数据信息包的每种情况，评估所述第一防差错码，其中如果该评估指示已经有错误地接收了当前数据信息包的标题数据，则至少不将当前数据信息包的有效荷载数据写入所述存储器；如果先前已经将所述当前数据信息包的标题数据写入所述存储器，并且所述第一防差错码或所述第二防差错码的评估分别指示已经有错误地接收了该当前数据信息包的标题数据或有效荷载数据，则用要接收的下一个数据信息包的标题数据改写所述存储器中的当前数据信息包的标题数据。
根据本发明，提供一种总线接口，用于连接IEEE1394总线和由所述IEEE1394总线控制的应用设备，其中异步或同步数据信息包通过所述IEEE1394总线传输到所述应用设备；该数据信息包包含指定有第一防差错码的标题数据和指定有第二防差错码的有效荷载数据；包括：集成电路中的存储器，其中要中途存入所述有效荷载数据；评估装置，其在每种情况下评估所接收的当前数据信息包的所述第一防差错码；其中如果评估结果指示已经有错误地接收了当前数据信息包的标题数据，则至少不将当前数据信息包的有效荷载数据写入所述存储器，和其中在所述当前数据信息包的标题数据已经写入所述存储器，并且来自所述评估装置的、与所述第一防差错码或所述第二防差错码的结果分别指示已经有错误地接收了该当前数据信息包的标题数据或有效荷载数据，存储器地址产生装置控制所述存储器，以使要接收的下一个数据信息包的标题数据改写当前数据信息包的标题数据
附图说明
现参照附图对本发明实施例进行说明：
图1、用于双向实时视频设备的双接点IEEE1394总线；
图2、连接机顶盒、VCD和DVD播放器的IEEE1394总线；
图3、一个控制片上存储器地址的CRC校验装置；
图4、在先前存储的数据被改写之前，已存储了数据的第一数量的片上存储器；
图5、在先前存储的数据被改写之前，已存储了数据的第二数量的片上存储器；
具体实施方式
在图1中，物理层集成电路(IC)PLI与IEEE1394总线电缆B相连。将位于另一侧的PLI与链路层的集成电路(IC)LLI相连，用于数据输入和/或数据输出。将LLI与应用设备APP相连。微控制器μP控制LLI并通过LLI控制PLI。应用设备APP也可以由μP控制。换句话说，PLI和/或APP可以由独立的微控制器控制。μP可以完成上述的CRC校验。
本发明可以用于如图2所示的应用：一台具有接收装置RU、MPEG解码器MDEC和IEEE1394接口1394S的机顶盒STB通过卫星或有线接收数字电视(TV)节目。接收设备的输出信号通过IEEE1394总线传输到具有IEEE1394接口1394V的录像机VCRR用于录像。同时，一台DVD播放器DVDP播放DVD盘片并将DVD数据通过IEEE1394总线接口1394D传输到机顶盒的IEEE1394总线接口1394S，以便MPEG解码器MDEC解码并在电视接收机(TV)上播放。TV还可以有一个模拟信号通过IEEE1394总线接口连到机顶盒。因此机顶盒的IEEE1394总线接点1394S需具备双向功能。
在图3中，向一台CRC校验装置CRC-CHU和一个片上存储器RAM传输IEEE1394的总线数据1394DAT。该存储器存储异步信息包数据或同步信息包数据。CRC校验后，根据其校验结果，CRC_CHU向存储器地址生成装置MADGU发出相应的控制信号CTRL。MADGU向存储器RAM提供相应的地址值，该地址值例如用于改写已存储的差错数据信息包。
图4对存储器RAM的存储内容作了说明。与标题CRC校验和数据CRC校验有关的内容存储在存储器RAM中。在本例中，RAM内存有：
·  信息包#0的标题HP0；
·  用于该标题的CRC码HCRCP0，其状态为“正常”时，表示标题数据已被无差错地接收；
·  信息包#0的数据DATP0；
·  用于信息包#0的CRC码DATCRCP0，当其处于“正常”状态时，表示标题数据已被无差错地接收；
·  信息包#1的标题HP1；
·  用于该信息包数据的CRC码HCRCP1，当其处于“错误”状态时，表示差错标题数据已被接收，结果，数据信息包#1就不写入存储器RAM且信息包数据的CRC码HCRCP1将被信息包#2的标题数据改写；
图5对存储器RAM的存储内容作了说明。存储器RAM存储有与标题CRC校验和数据CRC校验有关的内容。在本例中，RAM内存有：
·  信息包#0的标题HP0；
·  用于该标题的CRC码HCRCP0，其状态为“正常”时，表示标题数据已被无差错地接收；
·  信息包#0的数据DATP0；
·  用于信息包#0数据的CRC码DATCRCP0，当其处于“正常”状态时，表示信息包#0数据已被无差错地接收；
·  信息包#1标题HP1；
·  用于该标题的CRC码HCRCP1，当其处于“正常”状态时，表示标题数据已被无差错接收，
·  信息包#1数据DATP1；
·  用于信息包#1数据的CRC码DATCRCP1，当其处于“错误”状态时，表示差错数据已被接收；结果，信息包#2的标题数据在DATCRCP1之后就不写入存储器RAM，而由MADGUK控制将信息包#1的标题数据HP1改写；
如果无差错标题数据不被写入存储器，则它们在对有效荷载数据写入存储器作向应之前和/或期间作判断。
本发明对异步数据信息包接收具有如下优势：
·  由于CRC校验能由片上的专用CRC校验装置完成，所以对应用设备处理能力没有要求；
·  由于差错信息包数据能改写，所以片上存储器得到了最优利用；
本发明对同步数据信息包接收具有如下优势：
·  由于CRC校验能由片上的专用CRC校验装置完成，所以对应用设备处理能力没有要求；
·  为了使相互间具有固定暂存地址的声/像数据同步，应用设备能判断利用数据字段CRC差错而信息包长度正确的数据信息包；
·  该判断可由软件控制实现；
·  由于差错信息包数据能改写，所以片上存储器得到了最优利用；
除了IEEE1394总线外，任何其它总线象Ethernet或Internet总线也可以使用。除了CRC防差错码外，任何其它防差错码象RS码或奇偶位也可以使用。

Claims (7)

1.一种在集成电路中使用存储器(RAM)的方法，该集成电路用于连接总线(B)与由总线控制的应用设备(APP)，包括步骤：
经所述总线向所述应用设备发送异步或同步数据信息包(1394DAT)，该数据信息包包含指定有第一防差错码(HCRCP0、HCRCP1)的标题数据(HP0、HP1)和指定有第二防差错码(DATCRCP0、CATCRCP1)的有效荷载数据(DATPO，DATP1)，其中所述有效荷载数据(DATPO，DATP1)要被中途存储到所述的存储器，
针对当前接收的数据信息包的每种情况，评估所述第一防差错码(HCRCP0、HCRCP1)，其中如果该评估指示已经有错误地接收了当前数据信息包的标题数据，则至少不将当前数据信息包的有效荷载数据(DATP0，DATP1)写入所述存储器；如果先前已经将所述当前数据信息包的标题数据写入所述存储器，并且所述第一防差错码或所述第二防差错码的评估分别指示已经有错误地接收了该当前数据信息包的标题数据或有效荷载数据，则用要接收的下一个数据信息包的标题数据改写所述存储器中的当前数据信息包的标题数据。
2.根据权利要求1所述的方法，其中所述总线(B)是IEEE1394总线。
3.根据权利要求1所述的方法，其中在异步数据信息包的情况下，用第一标题数据字节初始化所述存储器(RAM)中的改写。
4.根据权利要求1所述的方法，其中在同步数据信息包及数据信息包中的数据组具有已知数据长度的情况下，以及其中所收到的数据组的实际数据长度和所述已知的数据长度不匹配的情况下，要接收的下一个数据信息包的标题数据或有效荷载数据也将改写所述存储器(RAM)中的当前数据信息包的标题数据或有效荷载数据。
5.根据权利要求1所述的方法，其中无差错标题数据不被写入所述存储器，但在将对应的有效荷载数据写入所述存储器之前和/或将对应的有效荷载数据写入所述存储器期间评估无差错标题数据。
6.根据权利要求1所述的方法，其中在当前数据信息包的有效荷载数据(DATP0，DATP1)写入所述存储器之前和/或期间，评估所述第二防差错码(DATCRCP0，DATCRCP1)；且如果为真，则将所述当前数据信息包的有效荷载数据标为“错误的”并将该标记和有效荷载数据一起存入存储器。
7.一种总线接口，用于连接IEEE1394总线(B)和由所述IEEE1394总线控制的应用设备(APP)，其中异步或同步数据信息包(1394DZT)通过所述IEEE1394总线传输到所述应用设备；该数据信息包包含指定有第一防差错码(HCRCP0、HCRCP1)的标题数据(HP0、HP1)和指定有第二防差错码(DATCRCP0、CATCRCP1)的有效荷载数据(DATPO，DATP1)；包括：
集成电路中的存储器(RAM)，其中要中途存入所述有效荷载数据；
评估装置(CRC-CHU)，其在每种情况下评估所接收的当前数据信息包的所述第一防差错码(HP0，HP1)；
其中如果评估结果指示已经有错误地接收了当前数据信息包的标题数据，则至少不将当前数据信息包的有效荷载数据(DATP0，DATP1)写入所述存储器，和其中在所述当前数据信息包的标题数据已经写入所述存储器，并且来自所述评估装置(CRC-CHU)的、与所述第一防差错码或所述第二防差错码的结果分别指示已经有错误地接收了该当前数据信息包的标题数据或有效荷载数据，存储器地址产生装置(MADGU)控制所述存储器，以使要接收的下一个数据信息包的标题数据改写当前数据信息包的标题数据。
CN00100882.XA 1999-03-06 2000-02-18 使用在集成电路中的存储器的总线接口及方法 Expired - Lifetime CN1127235C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP99250067A EP1035682A1 (en) 1999-03-06 1999-03-06 Method and bus interface employing a memory in an integrated circuit for linking a bus with an application device
EP99250067.8 1999-03-06

Publications (2)

Publication Number Publication Date
CN1266316A CN1266316A (zh) 2000-09-13
CN1127235C true CN1127235C (zh) 2003-11-05

Family

ID=8241142

Family Applications (1)

Application Number Title Priority Date Filing Date
CN00100882.XA Expired - Lifetime CN1127235C (zh) 1999-03-06 2000-02-18 使用在集成电路中的存储器的总线接口及方法

Country Status (6)

Country Link
US (1) US6618832B1 (zh)
EP (1) EP1035682A1 (zh)
JP (1) JP4504497B2 (zh)
CN (1) CN1127235C (zh)
AT (1) ATE373356T1 (zh)
DE (1) DE60036317T2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1883148B (zh) * 2003-11-19 2012-05-16 西门子公司 在数据网中传输数字信息分组的方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100667738B1 (ko) 2000-03-29 2007-01-11 삼성전자주식회사 무선 패킷 송수신 장치 및 그 방법
US6684363B1 (en) 2000-10-25 2004-01-27 Sun Microsystems, Inc. Method for detecting errors on parallel links
US6931581B1 (en) * 2000-10-25 2005-08-16 Sun Microsystems, Inc. Method for superimposing a sequence number in an error detection code in a data network
US6735649B2 (en) * 2001-05-03 2004-05-11 Advanced Micro Devices, Inc. Multiple buffers for removing unwanted header information from received data packets
WO2003032000A1 (fr) * 2001-10-05 2003-04-17 Matsushita Electric Industrial Co., Ltd. Procede et systeme de verification d'une lsi, et appareil d'essai de la lsi
EP1331775A1 (en) * 2002-01-25 2003-07-30 Deutsche Thomson-Brandt Gmbh Physical layer circuit and interface circuit
JP3775318B2 (ja) 2002-03-20 2006-05-17 セイコーエプソン株式会社 データ転送制御装置及び電子機器
US7555206B2 (en) * 2004-05-07 2009-06-30 Hong-Chi Chen Apparatus for retrieving data from detachable optical driver
WO2006106476A1 (en) * 2005-04-07 2006-10-12 Koninklijke Philips Electronics N. V. Network-on-chip environment and method for reduction of latency
EP1773043A1 (en) * 2005-10-06 2007-04-11 Dibcom Method and system for storing data packets
EP1835728A1 (en) * 2006-03-15 2007-09-19 Dibcom Method for data transfer and data recovery
EP2015587B1 (fr) * 2007-05-14 2012-01-25 Apple Inc. Procédé de mémorisation d'un objet multimédia, structure de donnée et terminal associé
CN101807967B (zh) * 2009-02-13 2015-07-08 瑞昱半导体股份有限公司 用于物理层的远程控制方法及其相关物理层装置
CN104486036B (zh) * 2014-12-09 2018-10-26 中国航空工业集团公司第六三一研究所 一种满足1394协议要求消息容错处理电路及方法
TWI658364B (zh) 2018-03-20 2019-05-01 慧榮科技股份有限公司 存取快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置
TWI698750B (zh) * 2018-03-20 2020-07-11 慧榮科技股份有限公司 存取快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3428098B2 (ja) * 1993-11-26 2003-07-22 富士電機株式会社 ネットワークにおけるデータ転送方法
US5548598A (en) * 1994-03-28 1996-08-20 Motorola In a data communications systems a method of forward error correction
JPH09294238A (ja) * 1996-04-24 1997-11-11 Sony Corp 画像取り込み装置、画像取り込み方法、画像取り込みシステム、画像表示処理装置、及び記録媒体
EP0804033A3 (en) * 1996-04-26 2003-12-10 Texas Instruments Incorporated Improvements in or relating to electronic devices
JP3165050B2 (ja) * 1996-12-24 2001-05-14 九州日本電気通信システム株式会社 パケットエラー検出方式
US5991912A (en) * 1997-05-15 1999-11-23 Next Level Communications Digital video transport error handling in cell based communications systems
US6263466B1 (en) * 1998-03-05 2001-07-17 Teledesic Llc System and method of separately coding the header and payload of a data packet for use in satellite data communication
KR100363580B1 (ko) * 1998-05-27 2002-12-05 가부시키가이샤 엔.티.티.도코모 에러 보호방법 및 에러보호장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1883148B (zh) * 2003-11-19 2012-05-16 西门子公司 在数据网中传输数字信息分组的方法

Also Published As

Publication number Publication date
CN1266316A (zh) 2000-09-13
JP4504497B2 (ja) 2010-07-14
EP1035682A1 (en) 2000-09-13
ATE373356T1 (de) 2007-09-15
JP2000312237A (ja) 2000-11-07
US6618832B1 (en) 2003-09-09
DE60036317D1 (de) 2007-10-25
DE60036317T2 (de) 2008-01-10

Similar Documents

Publication Publication Date Title
CN1127235C (zh) 使用在集成电路中的存储器的总线接口及方法
CN1210660C (zh) Ieee1394总线与所控制设备间数据双向传送方法和装置
US6366964B1 (en) Method of and apparatus for dynamically enumerating objects representing devices within an IEEE 1394 serial bus networking
CN1148667C (zh) 数据包预处理方法及其中的总线接口和数据处理单元
US6446142B1 (en) Method of and apparatus for dynamically binding subobjects into objects to represent functions and characteristics of a device within an IEEE 1394 serial bus network
US20010032277A1 (en) Transmission method, transmission system, transmission control unit and input unit
KR100464468B1 (ko) 데이터 전송 제어장치 및 전자기기
KR100664634B1 (ko) 전송 장치 및 전송 장치에서의 처리 방법
US6857028B1 (en) Data transfer control device and electronic equipment
KR100649340B1 (ko) 통신 방법, 통신 장치, 통신 시스템 및 제공 매체
KR100311707B1 (ko) 데이타 통신 시스템, 데이타 통신 방법, 데이타 통신 장치 및 디지탈 인터페이스
CN1317867C (zh) 接口电路
KR100464469B1 (ko) 데이터 전송 제어 장치 및 전자기기
CN1309361A (zh) 具有存储格式信息的配置只读存储器的设备
CN111836024A (zh) 一种基于视频传输的混合网络系统设计
CN100334541C (zh) 缓冲存储要通过已建立连接传输的数据分组的方法和设备
US7720821B1 (en) Method of and apparatus for writing and reading time sensitive data within a storage device
EP0932104B1 (en) Method and apparatus for transferring bi-directionally data between an IEEE 1394 bus and a device
EP1037424B1 (en) Method and Bus Interface for linking a bus with an application device
JP4067205B2 (ja) データ処理装置
WO2000023869A1 (en) Dynamic enumeration of device within a network
WO2001035232A1 (en) Device for storing audio/video data and non audio/video data

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant