JP4504497B2 - バスとアプリケーション装置を連結するためメモリを利用する方法及びバスインタフェース - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、バスをバスによって制御されるべきアプリケーション装置に連結するため使用される集積回路内でメモリを利用する方法及びバスインタフェースに関する。
【０００２】
【従来の技術】
IEEE1394バスは、低コスト、高性能のシリアルバスである。このバスは、読み出し／書き込みメモリアーキテクチャと、高度に工夫された通信プロトコルとを有する。１００、２００又は４００Mbit/s（メガビット毎秒）のデータレートが略実時間で伝送され得る。同時に、データは双方向伝送可能である。伝送されたアドレス値の中の最初の10ビットは、最大１０２３個の実現可能なIEEE1394バスクラスタのなかの一つのバスクラスタを指定する。伝送されたアドレス値の中の次の6ビットは、特定のクラスタ内において最大６３個のノードの中でアプリケーション又は装置が割り当てられた一つのノードを指定する。装置は、いつでもネットワークに接続され、或いは、ネットワークから切断することができ、プラグ・アンド・プレイ動作を行う。
【０００３】
ノード用の標準化されたケーブル接続は、４．５ｍの長さを有し、３組の撚り線対を含み、その中の2組の撚り線対はデータ及び制御情報の伝送に用いられ、残りの1組の撚り線対は８V乃至４０Vの電源電圧を伝搬する。高（Ｈ）、低（Ｌ）及び高インピーダンス（Ｚ）の３種類のレベルコーディングが使用される。ＨはＬよりも優先し、ＬはＺよりも優先する。特性インピーダンスは１１０Ωである。 或いは、ケーブルの中の電源電圧を含まない2組の撚り線対だけを使用するIEEE1394-1995版のバス仕様が存在する。
【０００４】
通信プロトコルは、物理レイヤ、リンクレイヤ及びトランザクションレイヤの３レイヤを含む。典型的に、トランザクションレイヤはファームウェアによって実現され、その他のレイヤはチップセットを用いて実現される。
【０００５】
物理レイヤは、アナログ式トランシーバと、デジタル式状態機械とを含む。物理レイヤは、バス自動構成及びホットプラグを処理する。物理レイヤは、全てのパケットを、再同期、再生成、反復し、全てのパケットをローカルリンクレイヤに転送する。物理レイヤは、たとえば、スピード符号、プレフィックス、及び、パケットエンドアセンブリングのようなパケットフレーミングを行う。物理レイヤは、ローカルリンクレイヤからのパケットを調停し、送信する。利用可能なＩＣ型番には、たとえば、Texas Instruments製のTSB11C01、TSB11LV01及びTSB21LV03と、富士通製のMB85611と、IBM製の21S750とが含まれる。
【０００６】
リンクレイヤは、全てのデジタル論理を実行する。リンクレイヤは、アドレス認識によってノード宛てのパケットを認識し、パケットヘッダを復号化する。リンクレイヤは、より上位レイヤにパケットを配送し、上位レイヤからのパケットを発生する。リンクレイヤは、ＡＶデータの使用と同期して動作してもよく、或いは、制御データの使用と非同期的に動作してもよい。
【０００７】
同期モードにおいて、保証帯域幅を有するチャネルが確立される。待ち時間は確定される。伝送は１２５μｓのタイムスロット又はサイクルで行なわれる。パケットのヘッダ及びデータブロックは、別々のＣＲＣ（巡回冗長検査）を有する。このモードは非同期データ転送モードよりも高い優先度がある。
【０００８】
非同期モードは時間的に確定的ではないが、安全性が高い。非同期モードは、ビジー・アンド・リトライ・プロトコルを用いる承認方式サービスとして動作する。固定アドレスが使用される。伝送は、バスがアイドル状態のときに行われる。非同期モードは、読み出し要求／応答、書き込み要求／応答、及び、ロック要求／応答を取り扱う。非同期モードは、サイクル制御、ＣＲＣ発生及び照合を行う。利用可能なリンクレイヤＩＣ型番は、たとえば、Texas Instruments製のTSB12Ｃ01Ａ、TSB1２LV21、TSB12LV31及びTSB12LV41と、Philips製のPDI1394L11とである。
【０００９】
トランザクションレイヤは以下の非同期バストランザクションを実現する。
―読み出し要求／読み出し応答
―書き込み要求／書き込み応答
―ロック要求／ロック応答
既に説明したように、トランザクションレイヤは、SparcLite i960のようなマイクロコントローラ上で動くソフトウェアとして実現される。また、装置制御、コネクション管理、タイムスタンプ及びパケット化を行うＡＶ（オーディオビデオ）レイヤが設けられる。
【００１０】
IEEE1394方式のシステムの場合に、リンクレイヤは、外部アプリケーションとIEEE1394バスの間で（物理レイヤを介して）インタフェースとして動作する。
【００１１】
外部アプリケーションとは、たとえば、セットトップボックス、ＶＣＲ又はＤＶＤプレーヤのような待ち時間の制約が厳しい同期データと待ち時間があまり重要ではない非同期データを送信／受信する消費者機器である。
【００１２】
非同期データパケットは、動作制御又はレジスタの読み出し／書き込み／ロック動作の制御を行うため使用される。非同期データパケットはビデオデータ／オーディオデータのような情報項目を収容する。
【００１３】
【発明が解決しようとする課題】
IEEE1394バスとアプリケーションの切断を同期させるため、オンチップメモリが使用される。リンクレイヤのＩＣのオンチップメモリ容量は非常に制限されているので、このメモリを用いる処理を行うときにメモリ空間を節約することが重要である。リンクレイヤＩＣのためＡＳＩＣの手法が用いられる場合、ＦＩＦＯ（先入れ先出しメモリ）がIEEE1394バスをアプリケーション装置と接続し、非同期データパケット及び同期データパケットの処理を編成するため使用され得る。
【００１４】
メモリ容量を非同期データ用と同期データ用の固定領域に分割してもよい。しかし、メモリ容量は、任意の特定サービスに対する要求を満たすことができるように柔軟性のある方式で分割する方が有利である。他のサービス用に確保されたメモリ容量は、スピードとアドレスの必要条件を満たすように効率的に管理されるべきである。このとき生ずる一つの問題は、待ち時間に厳しい制約のある同期データと、待ち時間に厳しい制約のない非同期データをオンチップメモリ内で効率的に管理することである。
【００１５】
本発明の一つの目的は、バスをバスによって制御されるべきアプリケーション装置に連結するため使用され、要求されるメモリ容量が最小限に抑えられた集積回路のメモリを利用する方法を開示することである。
【００１６】
本発明の更なる目的は、上記本発明の方法を実施する装置を開示することである。
【００１７】
【課題を解決するための手段】
本発明によれば、オンチップメモリは、伝送誤りを含むパケットが伝搬中に記憶されないよう構成される。この特徴は全ての非同期データパケットに対し成立し、特殊なケースでは同期データパケットに対しても成立する。特に、リンクレイヤチップのＦＩＦＯメモリは、非同期受信領域と、非同期送信領域と、同期データパケット領域とに分割される。
【００１８】
非同期モードの場合に、IEEE1394バスデータパケットの受信及び送信は独立した方法で行なわれ、一方、同期モードの場合に、データパケットの受信及び送信は順番に行われるので同じメモリ領域をアクセスする。
【００１９】
受信モードでは、IEEE1394バスから着信したデータパケットは、ワード毎に対応したメモリ領域に書き込まれる。IEEE1394バス仕様に準拠して、データパケットの第1部分はパケットヘッダとして定義され、パケットヘッダの後に第2部分のパケット（ユーザ）データが続く。
【００２０】
非同期IEEE1394データパケットには2種類のＣＲＣ検査ワード（巡回冗長検査）がある。第1の検査ワードはパケットヘッダに追加され、第2の検査ワードはパケット若しくはペイロードデータに追加される。ＣＲＣ検査ワードは受信されたパケットデータストリーム内の特定の位置に収容されるため、データパケットをメモリに書き込む前にＣＲＣ検査ワードを処理することは不可能である。非同期データパケットを処理するための方法には少なくとも以下の３種類がある。
ａ）ＣＲＣ検査を行わずに、全てのデータパケットをメモリに完全に書き込む。メモリからデータパケットを読み出すときに、アプリケーション装置は、全てのデータパケットに関してヘッダＣＲＣ検査及びパケットデータＣＲＣ検査を行ない、誤りのあるデータパケットを飛ばす。
ｂ）完全なデータパケットをメモリに書き込む毎に、このデータパケットに関して中間ＣＲＣ検査を行い、ヘッダＣＲＣ検査及び／又はパケットデータＣＲＣ検査について誤りが見つけられると「誤り」のようにマークされる。メモリからデータパケットを読み出すとき、アプリケーション装置は全てのデータパケットのマークを検査し、誤りのあるデータパケットは飛び越される。
ｃ）着信するデータパケット毎に専用ＣＲＣ検査ユニットを用いてヘッダＣＲＣ検査及びパケットデータＣＲＣ検査を伝搬中に行ない、ヘッダ及び／又はパケットデータに誤りのある場合にはこのデータパケット若しくはパケットデータをメモリに書き込まない。次に、第1のヘッダデータバイトによって初期化され、誤りのあるデータパケット若しくはパケットデータを、それぞれ、次に着信するデータパケット若しくはパケットデータで書き換える。
【００２１】
選択肢ｃ）はできる限り大きいメモリ空間を節約するので、有利的には選択肢ｃ）が実行される。
【００２２】
同期データパケットは類似した構造を有する。パケットヘッダの後に、ヘッダＣＲＣ検査ワードが続き、その後に、ペイロードデータフィールドが続き、データＣＲＣ検査ワードがペイロードデータフィールドに付加される。このペイロードフィールド、すなわち、データフィールドは、先頭に、共通同期パケット（ＣＩＰ）ヘッダと呼ばれる情報フィールドを有し、後続するデータの構造が記述される。この情報項目は必ずしもメモリに書き込まれない。
【００２３】
ソースデータパケットは予め決められた固定データ長を有するデータグループを収容する。この固定データ長は、IEEE1394方式ペイロードデータフィールドの長さと一致しない。たとえば、MPEG方式トランスポートパケットは１８８バイトの標準的な長さを有し、この長さはIEEE1394方式ペイロードデータフィールドの１０４バイトの長さとは異なる。したがって、1個のMPEG方式トランスポートパケットは、1個、2個、4個若しくは８個の連続したIEEE1394方式ペイロードデータフィールド内に区分して伝送される。
【００２４】
同期データパケットを処理するための方法として少なくとも以下の6通りの方法がある。
ｄ）データパケット毎にデータパケットがアプリケーション装置に向けてアドレス指定されるべきであると認められる場合に、データパケットはヘッダＣＲＣ検査及びデータフィールドＣＲＣ検査を行うこと無くメモリに完全に書き込まれる。メモリからデータパケットを読み出す際に、アプリケーション装置は全てのデータパケットに関して両方のタイプのＣＲＣ検査を行う。
ｅ）データパケット毎に完全なデータパケットをメモリに書き込み、このデータパケットに関して中間ヘッダＣＲＣ検査及び／又はデータフィールドＣＲＣ検査を行い、ヘッダ及び／又はデータフィールドについて誤りがある場合にデータパケットは「誤り」としてマークされる。メモリからデータパケットを読み出すときに、アプリケーション装置は全てのデータパケットのマークを検査し、誤りのあるヘッダ及び／又はデータフィールドを読み飛ばす。ある種の場合には、データパケットの一部分は、その他の部分に誤りが含まれていても使用することが可能である。
ｆ）データパケット毎に、専用ＣＲＣ検査ユニット及びレジスタを用いて着信データパケットについて伝搬中にヘッダＣＲＣ検査を行なう。ヘッダに誤りのある場合、着信データパケットはメモリに書き込まれない。ヘッダに誤りのない場合、直ちにヘッダを評価し、データフィールドＣＲＣを含むデータフィールドをメモリに書き込むか、或いは、ヘッダと、データフィールドＣＲＣを含むデータフィールドとをメモリに書き込む。データフィールドＣＲＣ検査は後で行われる。
ｇ）データパケット毎に、専用ＣＲＣ検査ユニット及びレジスタを用いて着信データパケットについて伝搬中にヘッダＣＲＣ検査を行なう。ヘッダに誤りのある場合、着信データパケットはメモリに書き込まれない。ヘッダに誤りのない場合、直ちにヘッダを評価し、データＣＲＣを含むデータフィールドをメモリに書き込むか、或いは、ヘッダ及びデータフィールドをメモリに書き込み、データフィールドＣＲＣ検査を行ない、データフィールドに誤りがある場合、そのデータフィールドを「誤り」としてマークする。マークはデータフィールドと共にメモリに記憶される。ペイロードデータフィールド、又は、ヘッダ及びペイロードデータフィールドをメモリから読み出すとき、アプリケーション装置はマークを検査し、誤りのあるペイロードデータフィールド又はヘッダをそれぞれ読み飛ばす。
ｈ）データパケット毎に、専用ＣＲＣ検査ユニット及びレジスタを用いて着信データパケットについて伝搬中にヘッダＣＲＣ検査及びデータフィールドＣＲＣ検査を行なう。ヘッダ及び／又はデータフィールドに誤りのある場合、着信データパケットをメモリに書き込まない。
ｉ）データパケット毎に、専用ＣＲＣ検査ユニット及びレジスタを用いて着信データパケットについて伝搬通にヘッダＣＲＣ検査を行なう。ヘッダに誤りのある場合、着信データパケットをメモリに書き込まない。ヘッダに誤りのない場合、直ちにヘッダを評価し、データフィールドからのソースパケットデータをメモリに書き込み、データフィールドＣＲＣ検査を行なうか、或いは、ヘッダ及びデータフィールドをメモリに書き込み、データフィールドＣＲＣ検査を行ない、誤りが含まれる場合に、ソースパケットデータ若しくはデータフィールドを対応して「誤り」としてマークする。また、既に説明したデータ長さが検査される。予め決められたソースパケットのデータ長さが得られないとき、このソースパケットは「誤り」としてマークされる。このパケットは、次のパケットによって書き換えられる。メモリからヘッダ及びペイロードフィールドを読み出すとき、アプリケーション装置はマークを検査し、誤りのあるペイロードデータフィールド若しくはヘッダを読み飛ばす。
【００２５】
選択肢ｉ）はできる限りメモリ容量を節約し、伝送誤りを検出するだけではなく、ソースパケット生成誤りを検出するので、有利的には選択肢ｉ）が行なわれる。
【００２６】
バスをバスによって制御されるべきアプリケーション装置に連結するため使用され、要求されるメモリ容量が最小限に抑えられた集積回路のメモリを利用する方法を提供する本発明の目的は請求項１に記載された方法によって達成される。
【００２７】
上記本発明の方法を実施する装置を開示する本発明の更なる目的は請求項８に記載された装置によって達成される。
【００２８】
原理的に、本発明の方法は、バスを上記バスによって制御されるべきアプリケーション装置と連結するため使用される集積回路内のメモリを利用し、第1の誤り保護符号が割り当てられたヘッダデータと、第2の誤り保護符号が割り当てられ上記メモリに中間的に記憶できるように構成されたペイロードデータとを含むデータパケットは上記バスを介して上記アプリケーション装置に送信され、受信された現在のデータパケット毎に上記第1の誤り保護符号が評価され、この評価によって上記現在のデータパケットの上記ヘッダデータが誤って受信されたことが示される場合に、少なくとも上記現在のデータパケットのペイロードデータは上記メモリに書き込まれない。上記現在のデータパケットのヘッダデータが上記メモリに書き込まれ、上記第1の誤り保護符号の評価が上記現在のデータパケットの上記ヘッダデータが誤って受信されたことを示すか、又は、上記第2の誤り保護符号の評価が上記現在のデータパケットの上記ペイロードデータが誤って受信されたことを示す場合に、次に受信されるべきデータパケットのヘッダデータが上記メモリ内の上記現在のデータパケットの上記ヘッダデータを書き換える。
【００２９】
本発明の方法の有利な更なる実施例は請求項１に従属する各請求項に記載されている。
【００３０】
原理的に、本発明のバスインタフェースは、バスを上記バスによって制御されるべきアプリケーション装置と連結するため好適であり、第1の誤り保護符号が割り当てられたヘッダデータと、第2の誤り保護符号が割り当てられたペイロードデータとを含むデータパケットは上記バスを介して上記アプリケーション装置に送信され、
中間的に記憶されるように構成された上記ペイロードデータが記憶される集積回路内のメモリと、
受信された現在のデータパケット毎に上記第1の誤り保護符号を評価する評価手段とを有し、この評価によって上記現在のデータパケットの上記ヘッダデータが誤って受信されたことが示される場合に、少なくとも上記現在のデータパケットのペイロードデータは上記メモリに書き込まれない。
【００３１】
上記現在のデータパケットのヘッダデータが上記メモリに書き込まれ、上記第1の誤り保護符号に関する上記評価手段の評価結果が上記現在のデータパケットの上記ヘッダデータが誤って受信されたことを示すか、又は、上記第2の誤り保護符号に関する上記評価手段の評価結果が上記現在のデータパケットの上記ペイロードデータが誤って受信されたことを示す場合に、メモリアドレス発生手段は次に受信されるべきデータパケットのヘッダデータが上記現在のデータパケットの上記ヘッダデータを書き換えるように上記メモリを制御することができる。
【００３２】
本発明の装置の有利な更なる実施例は請求項８に従属する各請求項に記載されている。
【００３３】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施例を説明する。
【００３４】
図1を参照するに、物理レイヤ集積回路ＰＬＩがIEEE1394方式バスケーブルＢに接続されている。集積回路ＰＬＩは、もう一方側で、データ入力及び／又はデータ出力用のリンクレイヤ集積回路ＬＬＩに連結される。集積回路ＬＬＩはアプリケーション装置ＡＰＰに連結される。集積回路ＬＬＩと、集積回路ＬＬＩを介した集積回路ＰＬＩは、マイクロコントローラμＰにより制御される。アプリケーション装置ＡＰＰもマイクロコントローラμＰによって制御可能である。或いは、集積回路ＰＬＩ及び／又はアプリケーション装置ＡＰＰは、別々のマイクロコントローラによって制御してもよい。マイクロコントローラμＰは上記のＣＲＣ検査を行い得る。
【００３５】
本発明は、たとえば、図2に示されるようなアプリケーションに適用できる。図2において、受信用ユニットＲＵとMPEG方式デコーダＭＤＥＣとIEEE1394方式インタフェース１３９４Ｓとを具備したセットトップボックスＳＴＢは、衛星若しくはケーブルを経由してデジタルテレビジョン番組を受信する。受信用ユニット出力信号は、IEEE1394方式インタフェース１３９４Ｖを備えたビデオレコーダＶＣＲＲに記録する目的のためIEEE1394方式バスを介して送信される。同時に、ＤＶＤプレーヤＤＶＤＰはＤＶＤディスクを再生し、ＤＶＤデータは、ＭＰＥＧ方式デコーダＭＤＥＣによって復号化し、テレビジョン受像機ＴＶのスクリーンに表示させるため、IEEE1394方式バスインタフェース１３９４Ｄを介してセットトップボックスのIEEE1394方式バスインタフェース１３９４Ｓに転送される。テレビジョン受像機ＴＶは、セットトップボックスへの従来通りのアナログ信号接続を具備すると共に、IEEE1394方式バスを介してセットトップボックスＳＴＢに接続される。そのため、セットトップボックスのIEEE1394方式バスノード１３９４Ｓには双方向機能性が必要とされる。
【００３６】
図３を参照するに、ＣＲＣ検査ユニットＣＲＣ＿ＣＨＵ及びオンチップメモリＲＡＭに、IEEE1394方式バスデータ１３９４ＤＡＴが与えられる。このメモリＲＡＭは、非同期パケットデータ若しくは同期パケットデータを記憶する。ＣＲＣ検査の後、ＣＲＣ検査ユニットＣＲＣ＿ＣＨＵは、ＣＲＣ検査の結果に応じて、対応した制御情報ＣＴＲＬをメモリアドレス生成ユニットＭＡＤＧＵに送信する。メモリアドレス生成ユニットＭＡＤＧＵは、たとえば、既に記憶された誤りのあるデータパケットを書き換えるために利用される対応したアドレス値をメモリＲＡＭに与える。
【００３７】
図4には、ヘッダＣＲＣ検査及びデータＣＲＣ検査と関連したメモリＲＡＭの内容が示されている。一例として、メモリＲＡＭには、以下の項目が収容される。
―パケット０番のヘッダＨＰ０
―誤りのないヘッダデータが受信されたことを示す「成功」状態であるヘッダＨＰ０用のＣＲＣ符号ＨＣＲＣＰ０
―パケット０番のデータＤＡＴＰ０
―誤りのないデータが受信されたことを示す「成功」状態であるパケット０番のデータ用のＣＲＣ符号ＤＡＴＣＲＣＰ０
―パケット1番のヘッダＨＰ１
―誤りのあるヘッダデータが受信されたことを示す「失敗」状態であるヘッダＨＰ１用のＣＲＣ符号ＨＣＲＣＰ１
その結果として、パケット1番のデータはメモリＲＡＭに書き込まれず、ＣＲＣ符号ＨＣＲＣＰ１はパケット2番のヘッダデータによって書き換えられる。
【００３８】
図５には、ヘッダＣＲＣ検査及びデータＣＲＣ検査と関連したメモリＲＡＭの内容が示されている。一例として、メモリＲＡＭには、以下の項目が収容される。
―パケット０番のヘッダＨＰ０
―誤りのないヘッダデータが受信されたことを示す「成功」状態であるヘッダＨＰ０用のＣＲＣ符号ＨＣＲＣＰ０
―パケット０番のデータＤＡＴＰ０
―誤りのないデータが受信されたことを示す「成功」状態であるパケット０番のデータ用のＣＲＣ符号ＤＡＴＣＲＣＰ０
―パケット1番のヘッダＨＰ１
―誤りのないヘッダデータが受信されたことを示す「成功」状態であるヘッダＨＰ１用のＣＲＣ符号ＨＣＲＣＰ１
―パケット１番のデータＤＡＴＰ１
―誤りのあるデータが受信されたことを示す「失敗」状態であるパケット１番のデータ用のＣＲＣ符号ＤＡＴＣＲＣＰ１
その結果として、パケット2番のヘッダデータは、ＣＲＣ符号ＤＡＴＣＲＣＰ１の後にメモリＲＡＭに書き込まれず、メモリアドレス生成ユニットＭＡＤＧＵにより制御されてパケット１番のヘッダデータＨＰ１を書き換える。
【００３９】
誤りを含まないヘッダデータがメモリに書き込まれない場合、それらは、対応したペイロードデータがメモリに書き込まれる前及び／又は書き込まれている間に評価される。
【００４０】
【発明の効果】
本発明によれば、非同期データパケット受信に対し以下の利点が得られる。
−ＣＲＣ検査はチップ上の専用ＣＲＣ検査ユニットによって行なわれ得るので、アプリケーション装置の処理パワーは必要とされない。
−誤りのあるパケットデータは書き換えられるので、オンチップメモリの利用は最適化される。
【００４１】
また、本発明によれば、同期データパケットに対し以下の利点が得られる。
−ＣＲＣ検査はチップ上の専用ＣＲＣ検査ユニットによって行なわれ得るので、アプリケーション装置の処理パワーは必要とされない。
−アプリケーション装置は、たとえば、相互に固定した一時的な位置を有するオーディオデータ／ビデオデータの同期を維持するため、ＣＲＣ誤りはあるがパケット長さは正しいデータフィールドを含むデータパケットを利用するよう決定することができる。
−この決定はソフトウェア上で決めることができる。
−誤りのあるパケットデータは書き換えられるので、オンチップメモリの利用は最適化される。
【００４２】
IEEE1394方式バスの代わりに、イーサネット又はインターネットのような他のバスを使用してもよい。ＣＲＣ誤り保護符号の代わりに、リード・ソロモン又はパリティビットのような他の誤り保護符号を使用してもよい。
【図面の簡単な説明】
【図１】双方向実時間ビデオアプリケーション用のIEEE1394方式のダブルノードを示す図である。
【図２】 IEEE1394方式のバス接続されたセットトップボックス、VCR及びＤＶＤプレーヤを示す図である。
【図３】オンチップメモリのアドレスを制御するCRC検査ユニットを示す図である。
【図４】先に記憶されたデータが書き換えられる前に第1の量のデータが記憶されたオンチップメモリの内容の説明図である。
【図５】先に記憶されたデータが書き換えられる前に第２の量のデータが記憶されたオンチップメモリの内容の説明図である。
【符号の説明】
１３９４Ｄ，１３９４Ｓ，１３９４Ｖ IEEE1394方式インタフェース
１３９４ＤＡＴ IEEE1394方式バスデータ
ＡＰＰ アプリケーション装置
Ｂ IEEE1394方式バスケーブル
ＣＲＣ＿ＣＨＵ ＣＲＣ検査ユニット
ＣＴＲＬ 制御情報
ＤＶＤＰ ＤＶＤプレーヤ
ＬＬＩ リンクレイヤ集積回路
ＭＡＤＧＵ メモリアドレス生成ユニット
ＭＤＥＣ ＭＰＥＧ方式デコーダ
ＰＬＩ 物理レイヤ集積回路
ＲＡＭ オンチップメモリ
ＲＵ 受信用ユニット
ＳＴＢ セットトップボックス
ＴＶ テレビジョン受像機
ＶＣＲＲ ビデオレコーダ
μＰ マイクロコントローラ
【発明の属する技術分野】
本発明は、バスをバスによって制御されるべきアプリケーション装置に連結するため使用される集積回路内でメモリを利用する方法及びバスインタフェースに関する。
【０００２】
【従来の技術】
IEEE1394バスは、低コスト、高性能のシリアルバスである。このバスは、読み出し／書き込みメモリアーキテクチャと、高度に工夫された通信プロトコルとを有する。１００、２００又は４００Mbit/s（メガビット毎秒）のデータレートが略実時間で伝送され得る。同時に、データは双方向伝送可能である。伝送されたアドレス値の中の最初の10ビットは、最大１０２３個の実現可能なIEEE1394バスクラスタのなかの一つのバスクラスタを指定する。伝送されたアドレス値の中の次の6ビットは、特定のクラスタ内において最大６３個のノードの中でアプリケーション又は装置が割り当てられた一つのノードを指定する。装置は、いつでもネットワークに接続され、或いは、ネットワークから切断することができ、プラグ・アンド・プレイ動作を行う。
【０００３】
ノード用の標準化されたケーブル接続は、４．５ｍの長さを有し、３組の撚り線対を含み、その中の2組の撚り線対はデータ及び制御情報の伝送に用いられ、残りの1組の撚り線対は８V乃至４０Vの電源電圧を伝搬する。高（Ｈ）、低（Ｌ）及び高インピーダンス（Ｚ）の３種類のレベルコーディングが使用される。ＨはＬよりも優先し、ＬはＺよりも優先する。特性インピーダンスは１１０Ωである。 或いは、ケーブルの中の電源電圧を含まない2組の撚り線対だけを使用するIEEE1394-1995版のバス仕様が存在する。
【０００４】
通信プロトコルは、物理レイヤ、リンクレイヤ及びトランザクションレイヤの３レイヤを含む。典型的に、トランザクションレイヤはファームウェアによって実現され、その他のレイヤはチップセットを用いて実現される。
【０００５】
物理レイヤは、アナログ式トランシーバと、デジタル式状態機械とを含む。物理レイヤは、バス自動構成及びホットプラグを処理する。物理レイヤは、全てのパケットを、再同期、再生成、反復し、全てのパケットをローカルリンクレイヤに転送する。物理レイヤは、たとえば、スピード符号、プレフィックス、及び、パケットエンドアセンブリングのようなパケットフレーミングを行う。物理レイヤは、ローカルリンクレイヤからのパケットを調停し、送信する。利用可能なＩＣ型番には、たとえば、Texas Instruments製のTSB11C01、TSB11LV01及びTSB21LV03と、富士通製のMB85611と、IBM製の21S750とが含まれる。
【０００６】
リンクレイヤは、全てのデジタル論理を実行する。リンクレイヤは、アドレス認識によってノード宛てのパケットを認識し、パケットヘッダを復号化する。リンクレイヤは、より上位レイヤにパケットを配送し、上位レイヤからのパケットを発生する。リンクレイヤは、ＡＶデータの使用と同期して動作してもよく、或いは、制御データの使用と非同期的に動作してもよい。
【０００７】
同期モードにおいて、保証帯域幅を有するチャネルが確立される。待ち時間は確定される。伝送は１２５μｓのタイムスロット又はサイクルで行なわれる。パケットのヘッダ及びデータブロックは、別々のＣＲＣ（巡回冗長検査）を有する。このモードは非同期データ転送モードよりも高い優先度がある。
【０００８】
非同期モードは時間的に確定的ではないが、安全性が高い。非同期モードは、ビジー・アンド・リトライ・プロトコルを用いる承認方式サービスとして動作する。固定アドレスが使用される。伝送は、バスがアイドル状態のときに行われる。非同期モードは、読み出し要求／応答、書き込み要求／応答、及び、ロック要求／応答を取り扱う。非同期モードは、サイクル制御、ＣＲＣ発生及び照合を行う。利用可能なリンクレイヤＩＣ型番は、たとえば、Texas Instruments製のTSB12Ｃ01Ａ、TSB1２LV21、TSB12LV31及びTSB12LV41と、Philips製のPDI1394L11とである。
【０００９】
トランザクションレイヤは以下の非同期バストランザクションを実現する。
―読み出し要求／読み出し応答
―書き込み要求／書き込み応答
―ロック要求／ロック応答
既に説明したように、トランザクションレイヤは、SparcLite i960のようなマイクロコントローラ上で動くソフトウェアとして実現される。また、装置制御、コネクション管理、タイムスタンプ及びパケット化を行うＡＶ（オーディオビデオ）レイヤが設けられる。
【００１０】
IEEE1394方式のシステムの場合に、リンクレイヤは、外部アプリケーションとIEEE1394バスの間で（物理レイヤを介して）インタフェースとして動作する。
【００１１】
外部アプリケーションとは、たとえば、セットトップボックス、ＶＣＲ又はＤＶＤプレーヤのような待ち時間の制約が厳しい同期データと待ち時間があまり重要ではない非同期データを送信／受信する消費者機器である。
【００１２】
非同期データパケットは、動作制御又はレジスタの読み出し／書き込み／ロック動作の制御を行うため使用される。非同期データパケットはビデオデータ／オーディオデータのような情報項目を収容する。
【００１３】
【発明が解決しようとする課題】
IEEE1394バスとアプリケーションの切断を同期させるため、オンチップメモリが使用される。リンクレイヤのＩＣのオンチップメモリ容量は非常に制限されているので、このメモリを用いる処理を行うときにメモリ空間を節約することが重要である。リンクレイヤＩＣのためＡＳＩＣの手法が用いられる場合、ＦＩＦＯ（先入れ先出しメモリ）がIEEE1394バスをアプリケーション装置と接続し、非同期データパケット及び同期データパケットの処理を編成するため使用され得る。
【００１４】
メモリ容量を非同期データ用と同期データ用の固定領域に分割してもよい。しかし、メモリ容量は、任意の特定サービスに対する要求を満たすことができるように柔軟性のある方式で分割する方が有利である。他のサービス用に確保されたメモリ容量は、スピードとアドレスの必要条件を満たすように効率的に管理されるべきである。このとき生ずる一つの問題は、待ち時間に厳しい制約のある同期データと、待ち時間に厳しい制約のない非同期データをオンチップメモリ内で効率的に管理することである。
【００１５】
本発明の一つの目的は、バスをバスによって制御されるべきアプリケーション装置に連結するため使用され、要求されるメモリ容量が最小限に抑えられた集積回路のメモリを利用する方法を開示することである。
【００１６】
本発明の更なる目的は、上記本発明の方法を実施する装置を開示することである。
【００１７】
【課題を解決するための手段】
本発明によれば、オンチップメモリは、伝送誤りを含むパケットが伝搬中に記憶されないよう構成される。この特徴は全ての非同期データパケットに対し成立し、特殊なケースでは同期データパケットに対しても成立する。特に、リンクレイヤチップのＦＩＦＯメモリは、非同期受信領域と、非同期送信領域と、同期データパケット領域とに分割される。
【００１８】
非同期モードの場合に、IEEE1394バスデータパケットの受信及び送信は独立した方法で行なわれ、一方、同期モードの場合に、データパケットの受信及び送信は順番に行われるので同じメモリ領域をアクセスする。
【００１９】
受信モードでは、IEEE1394バスから着信したデータパケットは、ワード毎に対応したメモリ領域に書き込まれる。IEEE1394バス仕様に準拠して、データパケットの第1部分はパケットヘッダとして定義され、パケットヘッダの後に第2部分のパケット（ユーザ）データが続く。
【００２０】
非同期IEEE1394データパケットには2種類のＣＲＣ検査ワード（巡回冗長検査）がある。第1の検査ワードはパケットヘッダに追加され、第2の検査ワードはパケット若しくはペイロードデータに追加される。ＣＲＣ検査ワードは受信されたパケットデータストリーム内の特定の位置に収容されるため、データパケットをメモリに書き込む前にＣＲＣ検査ワードを処理することは不可能である。非同期データパケットを処理するための方法には少なくとも以下の３種類がある。
ａ）ＣＲＣ検査を行わずに、全てのデータパケットをメモリに完全に書き込む。メモリからデータパケットを読み出すときに、アプリケーション装置は、全てのデータパケットに関してヘッダＣＲＣ検査及びパケットデータＣＲＣ検査を行ない、誤りのあるデータパケットを飛ばす。
ｂ）完全なデータパケットをメモリに書き込む毎に、このデータパケットに関して中間ＣＲＣ検査を行い、ヘッダＣＲＣ検査及び／又はパケットデータＣＲＣ検査について誤りが見つけられると「誤り」のようにマークされる。メモリからデータパケットを読み出すとき、アプリケーション装置は全てのデータパケットのマークを検査し、誤りのあるデータパケットは飛び越される。
ｃ）着信するデータパケット毎に専用ＣＲＣ検査ユニットを用いてヘッダＣＲＣ検査及びパケットデータＣＲＣ検査を伝搬中に行ない、ヘッダ及び／又はパケットデータに誤りのある場合にはこのデータパケット若しくはパケットデータをメモリに書き込まない。次に、第1のヘッダデータバイトによって初期化され、誤りのあるデータパケット若しくはパケットデータを、それぞれ、次に着信するデータパケット若しくはパケットデータで書き換える。
【００２１】
選択肢ｃ）はできる限り大きいメモリ空間を節約するので、有利的には選択肢ｃ）が実行される。
【００２２】
同期データパケットは類似した構造を有する。パケットヘッダの後に、ヘッダＣＲＣ検査ワードが続き、その後に、ペイロードデータフィールドが続き、データＣＲＣ検査ワードがペイロードデータフィールドに付加される。このペイロードフィールド、すなわち、データフィールドは、先頭に、共通同期パケット（ＣＩＰ）ヘッダと呼ばれる情報フィールドを有し、後続するデータの構造が記述される。この情報項目は必ずしもメモリに書き込まれない。
【００２３】
ソースデータパケットは予め決められた固定データ長を有するデータグループを収容する。この固定データ長は、IEEE1394方式ペイロードデータフィールドの長さと一致しない。たとえば、MPEG方式トランスポートパケットは１８８バイトの標準的な長さを有し、この長さはIEEE1394方式ペイロードデータフィールドの１０４バイトの長さとは異なる。したがって、1個のMPEG方式トランスポートパケットは、1個、2個、4個若しくは８個の連続したIEEE1394方式ペイロードデータフィールド内に区分して伝送される。
【００２４】
同期データパケットを処理するための方法として少なくとも以下の6通りの方法がある。
ｄ）データパケット毎にデータパケットがアプリケーション装置に向けてアドレス指定されるべきであると認められる場合に、データパケットはヘッダＣＲＣ検査及びデータフィールドＣＲＣ検査を行うこと無くメモリに完全に書き込まれる。メモリからデータパケットを読み出す際に、アプリケーション装置は全てのデータパケットに関して両方のタイプのＣＲＣ検査を行う。
ｅ）データパケット毎に完全なデータパケットをメモリに書き込み、このデータパケットに関して中間ヘッダＣＲＣ検査及び／又はデータフィールドＣＲＣ検査を行い、ヘッダ及び／又はデータフィールドについて誤りがある場合にデータパケットは「誤り」としてマークされる。メモリからデータパケットを読み出すときに、アプリケーション装置は全てのデータパケットのマークを検査し、誤りのあるヘッダ及び／又はデータフィールドを読み飛ばす。ある種の場合には、データパケットの一部分は、その他の部分に誤りが含まれていても使用することが可能である。
ｆ）データパケット毎に、専用ＣＲＣ検査ユニット及びレジスタを用いて着信データパケットについて伝搬中にヘッダＣＲＣ検査を行なう。ヘッダに誤りのある場合、着信データパケットはメモリに書き込まれない。ヘッダに誤りのない場合、直ちにヘッダを評価し、データフィールドＣＲＣを含むデータフィールドをメモリに書き込むか、或いは、ヘッダと、データフィールドＣＲＣを含むデータフィールドとをメモリに書き込む。データフィールドＣＲＣ検査は後で行われる。
ｇ）データパケット毎に、専用ＣＲＣ検査ユニット及びレジスタを用いて着信データパケットについて伝搬中にヘッダＣＲＣ検査を行なう。ヘッダに誤りのある場合、着信データパケットはメモリに書き込まれない。ヘッダに誤りのない場合、直ちにヘッダを評価し、データＣＲＣを含むデータフィールドをメモリに書き込むか、或いは、ヘッダ及びデータフィールドをメモリに書き込み、データフィールドＣＲＣ検査を行ない、データフィールドに誤りがある場合、そのデータフィールドを「誤り」としてマークする。マークはデータフィールドと共にメモリに記憶される。ペイロードデータフィールド、又は、ヘッダ及びペイロードデータフィールドをメモリから読み出すとき、アプリケーション装置はマークを検査し、誤りのあるペイロードデータフィールド又はヘッダをそれぞれ読み飛ばす。
ｈ）データパケット毎に、専用ＣＲＣ検査ユニット及びレジスタを用いて着信データパケットについて伝搬中にヘッダＣＲＣ検査及びデータフィールドＣＲＣ検査を行なう。ヘッダ及び／又はデータフィールドに誤りのある場合、着信データパケットをメモリに書き込まない。
ｉ）データパケット毎に、専用ＣＲＣ検査ユニット及びレジスタを用いて着信データパケットについて伝搬通にヘッダＣＲＣ検査を行なう。ヘッダに誤りのある場合、着信データパケットをメモリに書き込まない。ヘッダに誤りのない場合、直ちにヘッダを評価し、データフィールドからのソースパケットデータをメモリに書き込み、データフィールドＣＲＣ検査を行なうか、或いは、ヘッダ及びデータフィールドをメモリに書き込み、データフィールドＣＲＣ検査を行ない、誤りが含まれる場合に、ソースパケットデータ若しくはデータフィールドを対応して「誤り」としてマークする。また、既に説明したデータ長さが検査される。予め決められたソースパケットのデータ長さが得られないとき、このソースパケットは「誤り」としてマークされる。このパケットは、次のパケットによって書き換えられる。メモリからヘッダ及びペイロードフィールドを読み出すとき、アプリケーション装置はマークを検査し、誤りのあるペイロードデータフィールド若しくはヘッダを読み飛ばす。
【００２５】
選択肢ｉ）はできる限りメモリ容量を節約し、伝送誤りを検出するだけではなく、ソースパケット生成誤りを検出するので、有利的には選択肢ｉ）が行なわれる。
【００２６】
バスをバスによって制御されるべきアプリケーション装置に連結するため使用され、要求されるメモリ容量が最小限に抑えられた集積回路のメモリを利用する方法を提供する本発明の目的は請求項１に記載された方法によって達成される。
【００２７】
上記本発明の方法を実施する装置を開示する本発明の更なる目的は請求項８に記載された装置によって達成される。
【００２８】
原理的に、本発明の方法は、バスを上記バスによって制御されるべきアプリケーション装置と連結するため使用される集積回路内のメモリを利用し、第1の誤り保護符号が割り当てられたヘッダデータと、第2の誤り保護符号が割り当てられ上記メモリに中間的に記憶できるように構成されたペイロードデータとを含むデータパケットは上記バスを介して上記アプリケーション装置に送信され、受信された現在のデータパケット毎に上記第1の誤り保護符号が評価され、この評価によって上記現在のデータパケットの上記ヘッダデータが誤って受信されたことが示される場合に、少なくとも上記現在のデータパケットのペイロードデータは上記メモリに書き込まれない。上記現在のデータパケットのヘッダデータが上記メモリに書き込まれ、上記第1の誤り保護符号の評価が上記現在のデータパケットの上記ヘッダデータが誤って受信されたことを示すか、又は、上記第2の誤り保護符号の評価が上記現在のデータパケットの上記ペイロードデータが誤って受信されたことを示す場合に、次に受信されるべきデータパケットのヘッダデータが上記メモリ内の上記現在のデータパケットの上記ヘッダデータを書き換える。
【００２９】
本発明の方法の有利な更なる実施例は請求項１に従属する各請求項に記載されている。
【００３０】
原理的に、本発明のバスインタフェースは、バスを上記バスによって制御されるべきアプリケーション装置と連結するため好適であり、第1の誤り保護符号が割り当てられたヘッダデータと、第2の誤り保護符号が割り当てられたペイロードデータとを含むデータパケットは上記バスを介して上記アプリケーション装置に送信され、
中間的に記憶されるように構成された上記ペイロードデータが記憶される集積回路内のメモリと、
受信された現在のデータパケット毎に上記第1の誤り保護符号を評価する評価手段とを有し、この評価によって上記現在のデータパケットの上記ヘッダデータが誤って受信されたことが示される場合に、少なくとも上記現在のデータパケットのペイロードデータは上記メモリに書き込まれない。
【００３１】
上記現在のデータパケットのヘッダデータが上記メモリに書き込まれ、上記第1の誤り保護符号に関する上記評価手段の評価結果が上記現在のデータパケットの上記ヘッダデータが誤って受信されたことを示すか、又は、上記第2の誤り保護符号に関する上記評価手段の評価結果が上記現在のデータパケットの上記ペイロードデータが誤って受信されたことを示す場合に、メモリアドレス発生手段は次に受信されるべきデータパケットのヘッダデータが上記現在のデータパケットの上記ヘッダデータを書き換えるように上記メモリを制御することができる。
【００３２】
本発明の装置の有利な更なる実施例は請求項８に従属する各請求項に記載されている。
【００３３】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施例を説明する。
【００３４】
図1を参照するに、物理レイヤ集積回路ＰＬＩがIEEE1394方式バスケーブルＢに接続されている。集積回路ＰＬＩは、もう一方側で、データ入力及び／又はデータ出力用のリンクレイヤ集積回路ＬＬＩに連結される。集積回路ＬＬＩはアプリケーション装置ＡＰＰに連結される。集積回路ＬＬＩと、集積回路ＬＬＩを介した集積回路ＰＬＩは、マイクロコントローラμＰにより制御される。アプリケーション装置ＡＰＰもマイクロコントローラμＰによって制御可能である。或いは、集積回路ＰＬＩ及び／又はアプリケーション装置ＡＰＰは、別々のマイクロコントローラによって制御してもよい。マイクロコントローラμＰは上記のＣＲＣ検査を行い得る。
【００３５】
本発明は、たとえば、図2に示されるようなアプリケーションに適用できる。図2において、受信用ユニットＲＵとMPEG方式デコーダＭＤＥＣとIEEE1394方式インタフェース１３９４Ｓとを具備したセットトップボックスＳＴＢは、衛星若しくはケーブルを経由してデジタルテレビジョン番組を受信する。受信用ユニット出力信号は、IEEE1394方式インタフェース１３９４Ｖを備えたビデオレコーダＶＣＲＲに記録する目的のためIEEE1394方式バスを介して送信される。同時に、ＤＶＤプレーヤＤＶＤＰはＤＶＤディスクを再生し、ＤＶＤデータは、ＭＰＥＧ方式デコーダＭＤＥＣによって復号化し、テレビジョン受像機ＴＶのスクリーンに表示させるため、IEEE1394方式バスインタフェース１３９４Ｄを介してセットトップボックスのIEEE1394方式バスインタフェース１３９４Ｓに転送される。テレビジョン受像機ＴＶは、セットトップボックスへの従来通りのアナログ信号接続を具備すると共に、IEEE1394方式バスを介してセットトップボックスＳＴＢに接続される。そのため、セットトップボックスのIEEE1394方式バスノード１３９４Ｓには双方向機能性が必要とされる。
【００３６】
図３を参照するに、ＣＲＣ検査ユニットＣＲＣ＿ＣＨＵ及びオンチップメモリＲＡＭに、IEEE1394方式バスデータ１３９４ＤＡＴが与えられる。このメモリＲＡＭは、非同期パケットデータ若しくは同期パケットデータを記憶する。ＣＲＣ検査の後、ＣＲＣ検査ユニットＣＲＣ＿ＣＨＵは、ＣＲＣ検査の結果に応じて、対応した制御情報ＣＴＲＬをメモリアドレス生成ユニットＭＡＤＧＵに送信する。メモリアドレス生成ユニットＭＡＤＧＵは、たとえば、既に記憶された誤りのあるデータパケットを書き換えるために利用される対応したアドレス値をメモリＲＡＭに与える。
【００３７】
図4には、ヘッダＣＲＣ検査及びデータＣＲＣ検査と関連したメモリＲＡＭの内容が示されている。一例として、メモリＲＡＭには、以下の項目が収容される。
―パケット０番のヘッダＨＰ０
―誤りのないヘッダデータが受信されたことを示す「成功」状態であるヘッダＨＰ０用のＣＲＣ符号ＨＣＲＣＰ０
―パケット０番のデータＤＡＴＰ０
―誤りのないデータが受信されたことを示す「成功」状態であるパケット０番のデータ用のＣＲＣ符号ＤＡＴＣＲＣＰ０
―パケット1番のヘッダＨＰ１
―誤りのあるヘッダデータが受信されたことを示す「失敗」状態であるヘッダＨＰ１用のＣＲＣ符号ＨＣＲＣＰ１
その結果として、パケット1番のデータはメモリＲＡＭに書き込まれず、ＣＲＣ符号ＨＣＲＣＰ１はパケット2番のヘッダデータによって書き換えられる。
【００３８】
図５には、ヘッダＣＲＣ検査及びデータＣＲＣ検査と関連したメモリＲＡＭの内容が示されている。一例として、メモリＲＡＭには、以下の項目が収容される。
―パケット０番のヘッダＨＰ０
―誤りのないヘッダデータが受信されたことを示す「成功」状態であるヘッダＨＰ０用のＣＲＣ符号ＨＣＲＣＰ０
―パケット０番のデータＤＡＴＰ０
―誤りのないデータが受信されたことを示す「成功」状態であるパケット０番のデータ用のＣＲＣ符号ＤＡＴＣＲＣＰ０
―パケット1番のヘッダＨＰ１
―誤りのないヘッダデータが受信されたことを示す「成功」状態であるヘッダＨＰ１用のＣＲＣ符号ＨＣＲＣＰ１
―パケット１番のデータＤＡＴＰ１
―誤りのあるデータが受信されたことを示す「失敗」状態であるパケット１番のデータ用のＣＲＣ符号ＤＡＴＣＲＣＰ１
その結果として、パケット2番のヘッダデータは、ＣＲＣ符号ＤＡＴＣＲＣＰ１の後にメモリＲＡＭに書き込まれず、メモリアドレス生成ユニットＭＡＤＧＵにより制御されてパケット１番のヘッダデータＨＰ１を書き換える。
【００３９】
誤りを含まないヘッダデータがメモリに書き込まれない場合、それらは、対応したペイロードデータがメモリに書き込まれる前及び／又は書き込まれている間に評価される。
【００４０】
【発明の効果】
本発明によれば、非同期データパケット受信に対し以下の利点が得られる。
−ＣＲＣ検査はチップ上の専用ＣＲＣ検査ユニットによって行なわれ得るので、アプリケーション装置の処理パワーは必要とされない。
−誤りのあるパケットデータは書き換えられるので、オンチップメモリの利用は最適化される。
【００４１】
また、本発明によれば、同期データパケットに対し以下の利点が得られる。
−ＣＲＣ検査はチップ上の専用ＣＲＣ検査ユニットによって行なわれ得るので、アプリケーション装置の処理パワーは必要とされない。
−アプリケーション装置は、たとえば、相互に固定した一時的な位置を有するオーディオデータ／ビデオデータの同期を維持するため、ＣＲＣ誤りはあるがパケット長さは正しいデータフィールドを含むデータパケットを利用するよう決定することができる。
−この決定はソフトウェア上で決めることができる。
−誤りのあるパケットデータは書き換えられるので、オンチップメモリの利用は最適化される。
【００４２】
IEEE1394方式バスの代わりに、イーサネット又はインターネットのような他のバスを使用してもよい。ＣＲＣ誤り保護符号の代わりに、リード・ソロモン又はパリティビットのような他の誤り保護符号を使用してもよい。
【図面の簡単な説明】
【図１】双方向実時間ビデオアプリケーション用のIEEE1394方式のダブルノードを示す図である。
【図２】 IEEE1394方式のバス接続されたセットトップボックス、VCR及びＤＶＤプレーヤを示す図である。
【図３】オンチップメモリのアドレスを制御するCRC検査ユニットを示す図である。
【図４】先に記憶されたデータが書き換えられる前に第1の量のデータが記憶されたオンチップメモリの内容の説明図である。
【図５】先に記憶されたデータが書き換えられる前に第２の量のデータが記憶されたオンチップメモリの内容の説明図である。
【符号の説明】
１３９４Ｄ，１３９４Ｓ，１３９４Ｖ IEEE1394方式インタフェース
１３９４ＤＡＴ IEEE1394方式バスデータ
ＡＰＰ アプリケーション装置
Ｂ IEEE1394方式バスケーブル
ＣＲＣ＿ＣＨＵ ＣＲＣ検査ユニット
ＣＴＲＬ 制御情報
ＤＶＤＰ ＤＶＤプレーヤ
ＬＬＩ リンクレイヤ集積回路
ＭＡＤＧＵ メモリアドレス生成ユニット
ＭＤＥＣ ＭＰＥＧ方式デコーダ
ＰＬＩ 物理レイヤ集積回路
ＲＡＭ オンチップメモリ
ＲＵ 受信用ユニット
ＳＴＢ セットトップボックス
ＴＶ テレビジョン受像機
ＶＣＲＲ ビデオレコーダ
μＰ マイクロコントローラ
Claims (8)
- バスをバスによって制御されるべきアプリケーション装置と連結するため使用される集積回路において、
第1の誤り保護符号が割り当てられたヘッダデータと、第2の誤り保護符号が割り当てられたペイロードデータとを含むデータパケットが上記バスを介して上記アプリケーション装置に送信され、上記ペイロードデータが中間的に記憶できるようにされているメモリを利用する方法であって、
受信された現在のデータパケット毎に、上記第1の誤り保護符号が評価され、この評価によって上記現在のデータパケットの上記ヘッダデータが誤って受信されたことが示される場合に、少なくとも上記現在のデータパケットのペイロードデータは上記メモリに書き込まれず、
誤りのないヘッダデータは上記メモリに書き込まれないが、対応したペイロードデータが上記メモリに書き込まれる前及び／又は書き込まれる間に評価されることを特徴とする方法。 - 上記現在のデータパケットのヘッダデータが上記メモリに書き込まれ、上記第1の誤り保護符号の評価が上記現在のデータパケットの上記ヘッダデータが誤って受信されたことを示すか、又は、上記第2の誤り保護符号の評価が上記現在のデータパケットの上記ペイロードデータが誤って受信されたことを示す場合に、次に受信されるべきデータパケットのヘッダデータが上記メモリ内の上記現在のデータパケットの上記ヘッダデータを書き換える、請求項1記載の方法。
- 上記バスはIEEE1394バスであり、上記データパケットは非同期データパケット又は同期データパケットである、請求項1又は２記載の方法。
- 上記データパケットが同期データパケットであり、上記データパケット内のデータグループが予め決められたデータ長を有する場合に、受信されたデータグループの実際のデータ長が上記予め決められたデータ長と一致しないならば、次に受信されるべきデータパケットのヘッダデータが上記メモリ内の上記現在のデータパケットのヘッダデータを書き換えるか、又は、次に受信されるべきデータパケットのペイロードデータが上記メモリ内の上記現在のデータパケットのペイロードデータを書き換える、請求項3記載の方法。
- 現在のデータパケットのペイロードデータが上記メモリに書き込まれる前及び／又は書き込まれる間に、上記第2の誤り保護符号が評価され、
上記現在のデータパケットの上記ペイロードデータに誤りがあるならば、上記現在のデータパケットの上記ペイロードデータに誤りのマークが付けられ、
上記マークは上記ペイロードデータと共に上記メモリに記憶される、請求項1乃至４のうちいずれか一項記載の方法。 - バスを上記バスによって制御されるべきアプリケーション装置と連結し、第1の誤り保護符号が割り当てられたヘッダデータと、第2の誤り保護符号が割り当てられたペイロードデータとを含むデータパケットが上記バスを介して上記アプリケーション装置に送信されるバスインタフェースであって、
上記ペイロードデータが中間的に記憶されるように構成された集積回路内のメモリと、
受信された現在のデータパケット毎に上記第1の誤り保護符号を評価する評価手段とを有し、
この評価によって上記現在のデータパケットの上記ヘッダデータが誤って受信されたことが示される場合に、少なくとも上記現在のデータパケットのペイロードデータは上記メモリに書き込まれず、
誤りのないヘッダデータは上記メモリに書き込まれないが、対応したペイロードデータが上記メモリに書き込まれる前及び／又は書き込まれる間に評価されることを特徴とするバスインタフェース。 - 上記現在のデータパケットのヘッダデータが上記メモリに書き込まれ、上記第1の誤り保護符号に関する上記評価手段の評価結果が上記現在のデータパケットの上記ヘッダデータが誤って受信されたことを示すか、又は、上記第2の誤り保護符号に関する上記評価手段の評価結果が上記現在のデータパケットの上記ペイロードデータが誤って受信されたことを示す場合に、次に受信されるべきデータパケットのヘッダデータが上記現在のデータパケットの上記ヘッダデータを書き換えるように上記メモリを制御することができるメモリアドレス発生手段を有する請求項６記載のバスインタフェース。
- 上記バスはIEEE1394バスであり、上記データパケットは非同期データパケット又は同期データパケットである、請求項６又は７記載のバスインタフェース。
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