CN112713898A - 一种噪声整形sar adc以及一种soc - Google Patents

一种噪声整形sar adc以及一种soc Download PDF

Info

Publication number
CN112713898A
CN112713898A CN202011522248.6A CN202011522248A CN112713898A CN 112713898 A CN112713898 A CN 112713898A CN 202011522248 A CN202011522248 A CN 202011522248A CN 112713898 A CN112713898 A CN 112713898A
Authority
CN
China
Prior art keywords
nmos
tube
nmos tube
switch
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011522248.6A
Other languages
English (en)
Other versions
CN112713898B (zh
Inventor
周述
李孝敬
刘鸣凯
胡眺
胡万成
曾许英
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hunan Goke Microelectronics Co Ltd
Original Assignee
Hunan Goke Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hunan Goke Microelectronics Co Ltd filed Critical Hunan Goke Microelectronics Co Ltd
Priority to CN202011522248.6A priority Critical patent/CN112713898B/zh
Publication of CN112713898A publication Critical patent/CN112713898A/zh
Application granted granted Critical
Publication of CN112713898B publication Critical patent/CN112713898B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本申请公开了一种噪声整形SAR ADC，包括：比较器的第一正向输入端与电容式DAC相连，比较器的第二正向输入端与电容的第一端相连，电容的第二端与第一开关的第一端相连，第一开关的第二端与电容式DAC相连，第一开关的第一端与第二开关的第一端相连，第二开关的第二端与第三开关的第一端相连，第三开关的第二端与电容的第一端相连，比较器的输出端与SAR逻辑模块的输入端相连，SAR逻辑模块的输出端与电容式DAC相连；比较器的第一正向输入端、第一负向输入端和第二负向输入端均用于接收目标时序信号。利用该SAR ADC能够在提高SAR ADC转换精度的同时，也可以降低SAR ADC的占地面积和功耗。

Description

一种噪声整形SAR ADC以及一种SOC
技术领域
本发明涉及集成电路技术领域，特别涉及一种噪声整形SAR ADC以及一种SOC。
背景技术
现在SAR ADC(Successive Approximation Register Analog to Converter，逐次逼近式模拟数字转换器)被广泛应用于SOC(System On Chip，系统级芯片)中，但是，随着SAR ADC转换精度的提升，不仅SAR ADC中DAC的面积会呈指数增加，而且，SAR ADC中比较器的功耗也会呈倍数增加。也即，SAR ADC在其转换精度提升的同时，也增加了SAR ADC的占地面积和功耗。目前，针对这一技术问题，还没有较为有效的解决办法。
由此可见，如何能够在提高SAR ADC转换精度的同时，也可以降低SAR ADC的占地面积和功耗，是本领域技术人员亟待解决的技术问题。
发明内容
有鉴于此，本发明的目的在于提供一种噪声整形SAR ADC以及一种SOC，以能够在提高SAR ADC转换精度的同时，也可以降低SAR ADC的占地面积和功耗。其具体方案如下：
一种噪声整形SAR ADC，包括：第一开关、第二开关、第三开关、电容、电容式DAC、比较器和SAR逻辑模块；
其中，所述比较器的第一正向输入端与所述电容式DAC相连，所述比较器的第二正向输入端与所述电容的第一端相连，所述电容的第二端与所述第一开关的第一端相连，所述第一开关的第二端与所述电容式DAC相连，所述第一开关的第一端与所述第二开关的第一端相连，所述第二开关的第二端与所述第三开关的第一端相连，所述第三开关的第二端与所述电容的第一端相连，所述比较器的输出端与所述SAR逻辑模块的输入端相连，所述SAR逻辑模块的输出端与所述电容式DAC相连；所述比较器的第一正向输入端、第一负向输入端和第二负向输入端均用于接收目标时序信号；
所述SAR逻辑模块执行的逻辑动作包括：
当所述电容式DAC处于数据保持阶段时，则控制所述电容式DAC中的最高位电容连接Vref，并控制所述电容式DAC中除去所述最高位电容之外的其它电容接地，以使所述比较器从最高位电容到最低位电容依次确定出所述电容式DAC中每一个电容的输出值；当所述比较器确定出所述最低位电容的输出值时，则关断所述第一开关、导通所述第二开关和所述第三开关，并对所述电容进行复位；当所述电容复位时，则导通所述第一开关、关断所述第二开关和所述第三开关，以使所述电容式DAC内所存储的电荷量通过所述电容转移至所述比较器的第二正输入端，并使所述比较器完成数据转换。
优选的，所述电容式DAC具体为二进制电容阵列。
优选的，所述比较器具体为差分比较器。
优选的，所述差分比较器包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管和第十二NMOS管；
其中，所述第一PMOS管的源极与所述第二PMOS管的源极相连，所述第一PMOS管的栅极分别与所述第一NMOS管的栅极、所述第二NMOS管的栅极、所述第三PMOS管的漏极和所述第三NMOS管的漏极相连，所述第二PMOS管的栅极分别与所述第四NMOS管的栅极、所述第五NMOS管的栅极、所述第四PMOS管的漏极和所述第六NMOS管的漏极相连，所述第一PMOS管的漏极分别与所述第一NMOS管的漏极和所述第五PMOS管的源极相连，所述第一NMOS管的源极接地，所述第二PMOS管的漏极分别与所述第四NMOS管的漏极和所述第六PMOS管的源极相连，所述第四NMOS管源极接地，所述第五PMOS管的栅极和所述第六PMOS管的栅极分别与所述第七NMOS管的栅极和所述第八NMOS管的栅极相连，所述第五PMOS管的漏极和所述第六PMOS管的漏极分别与所述第七NMOS管的漏极和所述第八NMOS管的漏极相连，所述第七NMOS管的源极分别与所述第二NMOS管的源极、所述第八NMOS管的源极和所述第五NMOS管的源极相连，所述第二NMOS管的漏极和所述第七NMOS管的漏极共同构成von端，所述第五NMOS管的漏极和所述第八NMOS管的漏极共同构成vop端，并且，所述第七NMOS管的漏极还与所述第六PMOS管的栅极和所述第八NMOS管的栅极之间的连接线相连，所述第八NMOS管的漏极还与所述第五PMOS管的栅极和所述第七NMOS管的栅极之间的连接线相连；所述第三PMOS管的源极和所述第四PMOS管的源极相连，所述第三PMOS管的栅极和所述第四PMOS管的栅极相连，所述第三NMOS管的栅极和所述第六NMOS管的栅极相连，所述第三NMOS管的源极分别与所述第九NMOS管的漏极和所述第十NMOS管的漏极相连，所述第六NMOS管的源极分别与所述第十一NMOS管的漏极和所述第十二NMOS管的漏极相连，所述第九NMOS管的源极分别与所述第十NMOS管的源极、所述第十一NMOS管的源极和所述第十二NMOS管的源极相连；
相应的，所述第九NMOS管的栅极、所述第十二NMOS管的栅极、所述第十NMOS管的栅极和所述第十一NMOS管的栅极分别为所述差分比较器的第一正向输入端、第二正向输入端、第一负向输入端和所述第二负向输入端。
优选的，所述第十一NMOS管和所述第十二NMOS管的面积能够按照所述差分比较器的输出精度进行调整。
相应的，本发明还公开了一种SOC，包括如前述所公开的一种噪声整形SAR ADC。
因为通过本发明所提供的噪声整形SAR ADC能够将低频噪声推导到高频处，所以，利用该SAR ADC就很容易在数字域对其所输出的数据进行滤波，并由此实现更高的转换精度。而且，相比于现有技术中需要增加SAR ADC中DCA的面积和比较器的功耗才能提高其转换精度而言，在该噪声整形SAR ADC中只是额外新增加了三个开关就可以达到提高SAR ADC转换精度的技术效果。显然，通过此种设置方式就能够在提高SAR ADC转换精度的同时，也可以降低SAR ADC的占地面积和功耗。相应的，本发明所提供的一种SOC同样具有上述有益效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例所提供的一种噪声整形SAR ADC的结构图；
图2为本发明实施例所提供的一种差分比较器的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图1，图1为本发明实施例所提供的一种噪声整形SAR ADC的结构图，该SARADC包括：第一开关K1、第二开关K2、第三开关K3、电容C0、电容式DAC、比较器和SAR逻辑模块；
其中，比较器的第一正向输入端与电容式DAC相连，比较器的第二正向输入端与电容C0的第一端相连，电容C0的第二端与第一开关K1的第一端相连，第一开关K1的第二端与电容式DAC相连，第一开关K1的第一端与第二开关K2的第一端相连，第二开关K2的第二端与第三开关K3的第一端相连，第三开关K3的第二端与电容C0的第一端相连，比较器的输出端与SAR逻辑模块的输入端相连，SAR逻辑模块的输出端与电容式DAC相连；比较器的第一正向输入端、第一负向输入端和第二负向输入端均用于接收目标时序信号；
SAR逻辑模块执行的逻辑动作包括：
当电容式DAC处于数据保持阶段时，则控制电容式DAC中的最高位电容连接Vref，并控制电容式DAC中除去最高位电容之外的其它电容接地，以使比较器从最高位电容到最低位电容依次确定出电容式DAC中每一个电容的输出值；当比较器确定出最低位电容的输出值时，则关断第一开关K1、导通第二开关K2和第三开关K3，并对电容C0进行复位；当电容C0复位时，则导通第一开关K1、关断第二开关K2和第三开关K3，以使电容式DAC内所存储的电荷量通过电容C0转移至比较器的第二正输入端，并使比较器完成数据转换。
在本实施例中，是提供了一种噪声整形SAR ADC，通过该噪声整形SAR ADC能够在提高SAR ADC转换精度的同时，也可以降低SAR ADC的占地面积和功耗。
与传统SAR ADC不同的是，在该噪声整形SAR ADC中是额外增加了三个开关，也即，第一开关K1、第二开关K2和第三开关K3。其中，ph1控制第二开关K2和第三开关K3的导通与关断，ph2控制第一开关K1的导通与关断。结合该SAR ADC的时序图和电路图，可以写出有关该噪声整形SAR ADC电路的传输函数，而SAR ADC的工作过程具体为：
采样阶段：当phs为1，phe为1时，电容式DAC电容的下极板接入输入电压Vin，电容式DAC的上极板接地；
保持阶段：当phs由1变为0，phe由1变为0时，电容式DAC上极板的电压保持为Vin，电容式DAC下极板的电压保持为VCM＝Vref/2，其中，VCM为目标时序信号。同时，通过控制SAR逻辑模块使电容式DAC的最高位电容连接Vref，电容式DAC中的其它电容接地，由电荷守恒定律可知，此时电容式DAC的上极板电压Vx将变为：
(Vx-Vref)Cmsb+Vx(Ctot-Cmsb)＝(VCM-Vin)Ctot；
VxCtot＝(VCM-Vin)Ctot+VrefCmsb；
Figure BDA0002849389850000051
上式中，Vx为电容式DAC的上极板电压，Vref为预设电压，Cmsb为电容式DAC中最高位电容的电容，Ctot为电容式DAC的总电容，Vin为输入电压。
可以理解的是，由于电容式DAC中最高位电容Cmsb为电容式DAC总电容Ctot的一半，可得：Vx＝VCM-Vin+Vref/2，比较器比较Vx和gnd，并根据比较结果输出电容式DAC中最高位电容的输出值，并将最高位电容的输出值反馈给电容式DAC，这样电容式DAC就可以通过改变比较器第一正向输入端的电压进行下一次比较。
按照同样的比较原理，以此类推直至比较器输出最低位电容的输出值。最低位电容比较完毕之后，DAC完成相应的逻辑动作后，电容式DAC的下极板会存储有量化后的余量电压Vres，其中，余量电压Vres包括了量化噪声Q和比较器噪声Vnc。
此时，关断第一开关K1、导通第二开关K2和第三开关K3，并将电容C0复位，此时电容C0上下极板的电压均为gnd，然后，导通第一开关K1、关断第二开关K2和第三开关K3，在此情况下，电容式DAC上极板所保存的余量电压将会通过电容C0完全转移到比较器的第二正输入端。
根据电荷守恒定律可知，比较器的第二正输入端电压为Vres，当SAR ADC进行下一次采样转换时，就会得到以下关系：
Dout(n)＝Vin(n)+vint(n-1)+Q(n)+Vnc(n)；
Vint(n)＝Vres(n)＝-Q(n)-Vnc(n)；
并由此得到Dout(n)＝Vin(n)-Q(n-1)-Vnc(n-1)+Q(n)+Vnc(n)；
将其转换到Z域得到：
Dout(z)＝Vin(z)-Q(z)*z-1-Vnc(z)*z-1+Q(z)+Vnc(z)；
Dout(z)＝Vin(z)+(1-z-1)*[Q(z)+Vnc(z)]；
从上式可以看出，利用该噪声整形SAR ADC对输入信号进行转换时，并没有改变输入信号的传递函数，而量化噪声Q和比较器噪声Vnc经过了一个高通滤波函数(1-z-1)，(1-z-1)将低频的量化噪声Q和比较器噪声Vnc推到高频处，这样就实现了一阶噪声的整形。
可以理解的是，由于该噪声整形SAR ADC可以将低频噪声推导到高频处，很容易地在数字域对电容式DAC的输出进行数字滤波实现一个高精度的SAR ADC。与传统的SAR ADC相比，该噪声整形SAR ADC一方面不需要使用高分辨率的SAR ADC，另一方面不需要使用高噪声性能的比较器，所以，通过此种设置方式就能够在提高SAR ADC转换精度的同时，也可以降低SAR ADC的占地面积和功耗。
因为通过本实施例所提供的噪声整形SAR ADC能够将低频噪声推导到高频处，所以，利用该SAR ADC就很容易在数字域对其所输出的数据进行滤波，并由此实现更高的转换精度。而且，相比于现有技术中需要增加SAR ADC中DCA的面积和比较器的功耗才能提高其转换精度而言，在该噪声整形SAR ADC中只是额外新增加了三个开关就可以达到提高SARADC转换精度的技术效果。显然，通过此种设置方式就能够在提高SAR ADC转换精度的同时，也可以降低SAR ADC的占地面积和功耗。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，电容式DAC具体为二进制电容阵列。
在本实施例中，是将电容式DAC设置为二进制电容阵列，因为二进制电容阵列是实践操作过程中最为常见的一种的DAC，所以，当将电容式DAC设置为此种结构形式时，就可以进一步提高该SAR ADC在实际应用中的普适性。具体的，在图1中电容式DAC中各个电容的电压值为：C1＝Cu，C2＝Cu，C3＝2Cu，C4＝4Cu……，CN＝2N-2Cu。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，比较器具体为差分比较器。
可以理解的是，因为差分比较器相比于其它类型的比较器而言，具有抗干扰能力强、输出精度高的优点，所以，当将比较器设置为差分比较器时，就可以进一步提高该噪声整形SAR ADC的转换精度。
请参见图2，图2为本发明实施例所提供的一种差分比较器的结构图。也即，在本实例中是提供了一种差分比较器的具体设置方式，其中，差分比较器包括：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11和第十二NMOS管N12；
其中，第一PMOS管P1的源极与第二PMOS管P2的源极相连，第一PMOS管P1的栅极分别与第一NMOS管N1的栅极、第二NMOS管N2的栅极、第三PMOS管P3的漏极和第三NMOS管N3的漏极相连，第二PMOS管P2的栅极分别与第四NMOS管N4的栅极、第五NMOS管N5的栅极、第四PMOS管P4的漏极和第六NMOS管N6的漏极相连，第一PMOS管P1的漏极分别与第一NMOS管N1的漏极和第五PMOS管P5的源极相连，第一NMOS管N1的源极接地，第二PMOS管P2的漏极分别与第四NMOS管N4的漏极和第六PMOS管P6的源极相连，第四NMOS管N4源极接地，第五PMOS管P5的栅极和第六PMOS管P6的栅极分别与第七NMOS管N7的栅极和第八NMOS管N8的栅极相连，第五PMOS管P5的漏极和第六PMOS管P6的漏极分别与第七NMOS管N7的漏极和第八NMOS管N8的漏极相连，第七NMOS管N7的源极分别与第二NMOS管N2的源极、第八NMOS管N8的源极和第五NMOS管N5的源极相连，第二NMOS管N2的漏极和第七NMOS管N7的漏极共同构成von端，第五NMOS管N5的漏极和第八NMOS管N8的漏极共同构成vop端，并且，第七NMOS管N7的漏极还与第六PMOS管P6的栅极和第八NMOS管N8的栅极之间的连接线相连，第八NMOS管N8的漏极还与第五PMOS管P5的栅极和第七NMOS管N7的栅极之间的连接线相连；第三PMOS管P3的源极和第四PMOS管P4的源极相连，第三PMOS管P3的栅极和第四PMOS管P4的栅极相连，第三NMOS管N3的栅极和第六NMOS管N6的栅极相连，第三NMOS管N3的源极分别与第九NMOS管N9的漏极和第十NMOS管N10的漏极相连，第六NMOS管N6的源极分别与第十一NMOS管N11的漏极和第十二NMOS管N12的漏极相连，第九NMOS管N9的源极分别与第十NMOS管N10的源极、第十一NMOS管N11的源极和第十二NMOS管N12的源极相连；
相应的，第九NMOS管N9的栅极、第十二NMOS管N12的栅极、第十NMOS管N10的栅极和第十一NMOS管N11的栅极分别为差分比较器的第一正向输入端、第二正向输入端、第一负向输入端和第二负向输入端。
作为一种优选的实施方式，第十一NMOS管N11和第十二NMOS管N12的面积能够按照差分比较器的输出精度进行调整。
在实际应用中，第十一NMOS管N11和第十二NMOS管N12的面积还可以根据差分比较器的输出精度进行适应性调整，也即，通过对高通滤波函数(1-z-1)中z-1乘以相应的校正系数，就可以适应性的对第十一NMOS管N11和第十二NMOS管N12的面积进行缩小，并由此达到进一步降低该噪声整形SAR ADC消耗功率的目的。
相应的，本发明实施例还公开了一种SOC，包括如前述所公开的一种噪声整形SARADC。
本发明实施例所提供的一种SOC，具有前述所公开的一种噪声整形SAR ADC所具有的有益效果。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种噪声整形SAR ADC以及一种SOC进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (6)

1.一种噪声整形SAR ADC，其特征在于，包括：第一开关、第二开关、第三开关、电容、电容式DAC、比较器和SAR逻辑模块；
其中，所述比较器的第一正向输入端与所述电容式DAC相连，所述比较器的第二正向输入端与所述电容的第一端相连，所述电容的第二端与所述第一开关的第一端相连，所述第一开关的第二端与所述电容式DAC相连，所述第一开关的第一端与所述第二开关的第一端相连，所述第二开关的第二端与所述第三开关的第一端相连，所述第三开关的第二端与所述电容的第一端相连，所述比较器的输出端与所述SAR逻辑模块的输入端相连，所述SAR逻辑模块的输出端与所述电容式DAC相连；所述比较器的第一正向输入端、第一负向输入端和第二负向输入端均用于接收目标时序信号；
所述SAR逻辑模块执行的逻辑动作包括：
当所述电容式DAC处于数据保持阶段时，则控制所述电容式DAC中的最高位电容连接Vref，并控制所述电容式DAC中除去所述最高位电容之外的其它电容接地，以使所述比较器从最高位电容到最低位电容依次确定出所述电容式DAC中每一个电容的输出值；当所述比较器确定出所述最低位电容的输出值时，则关断所述第一开关、导通所述第二开关和所述第三开关，并对所述电容进行复位；当所述电容复位时，则导通所述第一开关、关断所述第二开关和所述第三开关，以使所述电容式DAC内所存储的电荷量通过所述电容转移至所述比较器的第二正输入端，并使所述比较器完成数据转换。
2.根据权利要求1所述的噪声整形SAR ADC，其特征在于，所述电容式DAC具体为二进制电容阵列。
3.根据权利要求1所述的噪声整形SAR ADC，其特征在于，所述比较器具体为差分比较器。
4.根据权利要求3所述的噪声整形SAR ADC，其特征在于，所述差分比较器包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管和第十二NMOS管；
其中，所述第一PMOS管的源极与所述第二PMOS管的源极相连，所述第一PMOS管的栅极分别与所述第一NMOS管的栅极、所述第二NMOS管的栅极、所述第三PMOS管的漏极和所述第三NMOS管的漏极相连，所述第二PMOS管的栅极分别与所述第四NMOS管的栅极、所述第五NMOS管的栅极、所述第四PMOS管的漏极和所述第六NMOS管的漏极相连，所述第一PMOS管的漏极分别与所述第一NMOS管的漏极和所述第五PMOS管的源极相连，所述第一NMOS管的源极接地，所述第二PMOS管的漏极分别与所述第四NMOS管的漏极和所述第六PMOS管的源极相连，所述第四NMOS管源极接地，所述第五PMOS管的栅极和所述第六PMOS管的栅极分别与所述第七NMOS管的栅极和所述第八NMOS管的栅极相连，所述第五PMOS管的漏极和所述第六PMOS管的漏极分别与所述第七NMOS管的漏极和所述第八NMOS管的漏极相连，所述第七NMOS管的源极分别与所述第二NMOS管的源极、所述第八NMOS管的源极和所述第五NMOS管的源极相连，所述第二NMOS管的漏极和所述第七NMOS管的漏极共同构成von端，所述第五NMOS管的漏极和所述第八NMOS管的漏极共同构成vop端，并且，所述第七NMOS管的漏极还与所述第六PMOS管的栅极和所述第八NMOS管的栅极之间的连接线相连，所述第八NMOS管的漏极还与所述第五PMOS管的栅极和所述第七NMOS管的栅极之间的连接线相连；所述第三PMOS管的源极和所述第四PMOS管的源极相连，所述第三PMOS管的栅极和所述第四PMOS管的栅极相连，所述第三NMOS管的栅极和所述第六NMOS管的栅极相连，所述第三NMOS管的源极分别与所述第九NMOS管的漏极和所述第十NMOS管的漏极相连，所述第六NMOS管的源极分别与所述第十一NMOS管的漏极和所述第十二NMOS管的漏极相连，所述第九NMOS管的源极分别与所述第十NMOS管的源极、所述第十一NMOS管的源极和所述第十二NMOS管的源极相连；
相应的，所述第九NMOS管的栅极、所述第十二NMOS管的栅极、所述第十NMOS管的栅极和所述第十一NMOS管的栅极分别为所述差分比较器的第一正向输入端、第二正向输入端、第一负向输入端和所述第二负向输入端。
5.根据权利要求4所述的噪声整形SAR ADC，其特征在于，所述第十一NMOS管和所述第十二NMOS管的面积能够按照所述比较器的输出精度进行调整。
6.一种SOC，其特征在于，包括如权利要求1至5任一项所述的一种噪声整形SAR ADC。
CN202011522248.6A 2020-12-21 2020-12-21 一种噪声整形sar adc以及一种soc Active CN112713898B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011522248.6A CN112713898B (zh) 2020-12-21 2020-12-21 一种噪声整形sar adc以及一种soc

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011522248.6A CN112713898B (zh) 2020-12-21 2020-12-21 一种噪声整形sar adc以及一种soc

Publications (2)

Publication Number Publication Date
CN112713898A true CN112713898A (zh) 2021-04-27
CN112713898B CN112713898B (zh) 2022-12-09

Family

ID=75544861

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011522248.6A Active CN112713898B (zh) 2020-12-21 2020-12-21 一种噪声整形sar adc以及一种soc

Country Status (1)

Country Link
CN (1) CN112713898B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070052567A1 (en) * 2005-09-08 2007-03-08 Sehat Sutardja Capacitive digital to analog and analog to digital converters
US8884801B1 (en) * 2013-11-21 2014-11-11 Inphi Corporation High-speed analog-to-digital conversion system with flash assisted parallel SAR architecture
JP2014225729A (ja) * 2013-05-15 2014-12-04 新日本無線株式会社 Δσａｄｃ回路
US20180069564A1 (en) * 2016-09-08 2018-03-08 Mediatek Inc. Analog-to-digital converter with noise shaping
US20180083647A1 (en) * 2016-09-20 2018-03-22 Kabushiki Kaisha Toshiba Successive approximation register analog-to-digital converter
CN109889203A (zh) * 2017-12-06 2019-06-14 三星电子株式会社 半导体器件及其操作方法
US20190305791A1 (en) * 2018-03-27 2019-10-03 Analog Devices, Inc. Calibrating time-interleaved switched-capacitor track-and-hold circuits and amplifiers
CN110535466A (zh) * 2019-08-26 2019-12-03 天津大学 一种基于噪声整形技术和余量读出的过采样sar adc

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070052567A1 (en) * 2005-09-08 2007-03-08 Sehat Sutardja Capacitive digital to analog and analog to digital converters
JP2014225729A (ja) * 2013-05-15 2014-12-04 新日本無線株式会社 Δσａｄｃ回路
US8884801B1 (en) * 2013-11-21 2014-11-11 Inphi Corporation High-speed analog-to-digital conversion system with flash assisted parallel SAR architecture
US20180069564A1 (en) * 2016-09-08 2018-03-08 Mediatek Inc. Analog-to-digital converter with noise shaping
US20180083647A1 (en) * 2016-09-20 2018-03-22 Kabushiki Kaisha Toshiba Successive approximation register analog-to-digital converter
CN109889203A (zh) * 2017-12-06 2019-06-14 三星电子株式会社 半导体器件及其操作方法
US20190305791A1 (en) * 2018-03-27 2019-10-03 Analog Devices, Inc. Calibrating time-interleaved switched-capacitor track-and-hold circuits and amplifiers
CN110535466A (zh) * 2019-08-26 2019-12-03 天津大学 一种基于噪声整形技术和余量读出的过采样sar adc

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
D. OSIPOV, A. GUSEV AND S. PAUL: "《First Order Fully Passive Noise-Shaping SAR ADC Architecture with NTF Zero close to One》", 《2019 17TH IEEE INTERNATIONAL NEW CIRCUITS AND SYSTEMS 》 *
J. FREDENBURG AND M. FLYNN: "《A 90MS/s 11MHz Bandwidth 62dB SNDR》", 《2012 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE》 *
李哲: "《基于噪声整形的逐次逼近模数转换器设计》", 《中国硕博期刊》 *

Also Published As

Publication number Publication date
CN112713898B (zh) 2022-12-09

Similar Documents

Publication Publication Date Title
US6967611B2 (en) Optimized reference voltage generation using switched capacitor scaling for data converters
US11296714B2 (en) Residue transfer loop, successive approximation register analog-to-digital converter, and gain calibration method
CN108306644B (zh) 基于10位超低功耗逐次逼近型模数转换器前端电路
CN109787633B (zh) 带斩波稳定的适用于混合型adc结构的σδadc
CN112564709B (zh) 一种基于误差反馈式的噪声整形逐次逼近模数转换器
KR20060052937A (ko) 공간 효율적 저전력 주기적 ａ／ｄ 변환기
Bashir et al. Analog-to-digital converters: A comparative study and performance analysis
CN111181563A (zh) 一种低功耗逐次逼近型模数转换器和模数转换方法
US11196434B1 (en) Successive approximation register (SAR) analog-to-digital converter (ADC) with noise-shaping property
CN112713898B (zh) 一种噪声整形sar adc以及一种soc
TW202306324A (zh) 訊號轉換裝置、動態元件匹配電路與動態元件匹配方法
CN107483054B (zh) 基于电荷再分配的高速逐次逼近型模数转换器
KR20080075737A (ko) 스위치드 커패시터 회로를 이용한 아날로그 디지털 변환방법 및 장치
TWI622273B (zh) 電荷再分配連續逼近式類比數位轉換器及其控制方法
TWI777464B (zh) 訊號轉換裝置與訊號轉換方法
TWI707547B (zh) 類比數位轉換器裝置與具雜訊整形的數位斜率式類比數位轉換器電路系統
CN112583406B (zh) 模拟数字转换器装置与模拟数字转换器电路系统
TWI707546B (zh) 開關電容電路以及類比轉數位轉換裝置
Yasser et al. A comparative analysis of optimized low-power comparators for biomedical-adcs
CN210986085U (zh) 一种低功耗逐次逼近型模数转换器
CN110266313B (zh) 一种两步式sar adc
CN108199700B (zh) 一种高精度的比较器电路
TWI806234B (zh) 時間交錯式類比數位轉換器
CN220190856U (zh) 一种模数转换器
CN219304823U (zh) 一种全动态的Delta-Sigma调制器电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant