CN112635313B - Io器件栅氧制造方法、终端和存储介质 - Google Patents

Io器件栅氧制造方法、终端和存储介质 Download PDF

Info

Publication number
CN112635313B
CN112635313B CN202011420133.6A CN202011420133A CN112635313B CN 112635313 B CN112635313 B CN 112635313B CN 202011420133 A CN202011420133 A CN 202011420133A CN 112635313 B CN112635313 B CN 112635313B
Authority
CN
China
Prior art keywords
gate oxide
silicon
etching
fabrication method
device gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011420133.6A
Other languages
English (en)
Other versions
CN112635313A (zh
Inventor
周年云
顾嘉威
刘俊文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hua Hong Semiconductor Wuxi Co Ltd
Original Assignee
Hua Hong Semiconductor Wuxi Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hua Hong Semiconductor Wuxi Co Ltd filed Critical Hua Hong Semiconductor Wuxi Co Ltd
Priority to CN202011420133.6A priority Critical patent/CN112635313B/zh
Publication of CN112635313A publication Critical patent/CN112635313A/zh
Application granted granted Critical
Publication of CN112635313B publication Critical patent/CN112635313B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28229—Making the insulator by deposition of a layer, e.g. metal, metal compound or poysilicon, followed by transformation thereof into an insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种IO器件栅氧制造方法，包括：提供一硅衬底；在硅衬底上形成氧化硅层，在氧化硅层上形成氮化硅层，然后刻蚀形成浅沟槽，并填充氧化硅；表面平坦化；对有源区边缘进行氧化；刻蚀去除氮化硅；刻蚀去除硅衬底上的氧化硅层；生长栅氧。本发明通过多次氧化能够避免由于有源区表面和侧面进氧量差异，导致有源区边角出现上翘尖角，边缘栅氧变薄现象，能提高器件的可靠性，利于提高产品的良品率。

Description

IO器件栅氧制造方法、终端和存储介质
技术领域
本发明涉及集成电路制造领域，特别是涉及一种IO器件栅氧制造方法、终端和存储介质。
背景技术
随着芯片应用场景的不断拓展，关键尺寸(CD，Critical Dimension)不断缩小，栅氧化的厚度的精确控制变得比过去更加重要，芯片上IO器件的需求也在不断变化。如在55nm逻辑平台上，除了传统的2.5V，3.3V的IO器件，还会用到5V，6V等中电压的IO器件,甚至大于6V的高电压IO器件。
随着IO器件应用电压的升高，器件栅氧也会随之增厚。当栅氧厚度越来越厚，使用常规方法炉管生长栅氧后，由于有源区表面和侧面进氧量差异，导致有源区边角出现上翘尖角，边缘栅氧变薄现象，如图1所示，对于器件后续的可靠性有极大失效风险，不利于提高产品的良品率。
发明内容
在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现有技术简化，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明要解决的技术问题是提供一种能避免由于有源区表面和侧面进氧量差异，导致有源区边角出现上翘尖角，边缘栅氧变薄现象的IO器件栅氧制造方法。
相应的，本发明还提供了一种执行所述IO器件栅氧制造方法的终端设备和一种实现所述IO器件栅氧制造方法中步骤程序的存储介质。
解决上述技术问题，本发明提供一种IO器件栅氧制造方法，包括以下步骤：
S1，提供一硅衬底；
S2，在硅衬底上形成氧化硅层，在氧化硅层上形成氮化硅层，然后刻蚀形成浅沟槽，并填充氧化硅；
S3，表面平坦化；
S4，对有源区边缘进行氧化；
S5，刻蚀去除氮化硅；
S6，刻蚀去除硅衬底上的氧化硅层；
S7，生长栅氧。
可选择的，进一步改进所述的IO器件栅氧制造方法，步骤S3中，通过CMP工艺进行平坦化。
可选择的，进一步改进所述的IO器件栅氧制造方法，步骤S5中，通过湿法刻蚀去除氮化硅。
可选择的，进一步改进所述的IO器件栅氧制造方法，步骤S6中，通过湿法刻蚀去除硅衬底上的氧化硅层。
可选择的，进一步改进所述的IO器件栅氧制造方法，步骤S4和步骤S7使用不同的炉管氧化。
可选择的，进一步改进所述的IO器件栅氧制造方法，所述IO器件为55nm逻辑平台器件。
可选择的，进一步改进所述的IO器件栅氧制造方法，所述IO器件为大于等于5V的IO器件。
为解决上述技术问题，本发明提供一种终端设备，其用于执行上述任意一项所述IO器件栅氧制造方法。
为解决上述技术问题，本发明提供一种计算机可读存储介质，其存储有计算机程序，所述计算机程序被处理器执行时，实现上述任意一项所述IO器件栅氧制造方法中的步骤。
本发明通过在浅沟槽隔离层平坦化(STI CMP)后保留有源区的氮化硅，经过第一道的炉管让有源区边缘先长一部分氧化硅，然后去除氮化硅和垫层氧化硅，经过第二道炉管，生长IO器件栅氧。通过上述步骤生长的厚栅氧边缘平坦圆润，不再有尖角变薄情况发生，如图7所示。相应的，第一道炉管可以根据传统方法生长的厚栅氧的有源区边缘的尖角和变薄情况选择不同的菜单进行生长，应用于不同厚度栅氧的场景。
综上所述，本发明通过多次氧化能够避免由于有源区表面和侧面进氧量差异，导致有源区边角出现上翘尖角，边缘栅氧变薄现象，能提高器件的可靠性，利于提高产品的良品率。
附图说明
本发明附图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或材料的一般特性，对说明书中的描述进行补充。然而，本发明附图是未按比例绘制的示意图，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，本发明附图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范围。下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有技术厚栅氧在有源区边角出现上翘尖角的结构示意图。
图2是本发明流程示意图。
图3是本发明中间结构示意图一，其显示平坦化后的结构。
图4是本发明中间结构示意图二，其显示有源区边缘氧化后的结构。
图5是本发明中间结构示意图三，去显示刻蚀去除氮化硅后的结构。
图6是本发明中间结构示意图四，去显示刻蚀去除氧化硅后的结构。
图7是本发明中间结构示意图四，去显示生长厚栅氧后的结构。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。本发明下述示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的具体实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性具体实施例的技术方案充分传达给本领域技术人员。
第一实施例；
如图2所示，本发明提供一种IO器件栅氧制造方法，包括以下步骤：
S1，提供一硅衬底；
S2，在硅衬底上形成氧化硅层，在氧化硅层上形成氮化硅层，然后刻蚀形成浅沟槽，并填充氧化硅；
S3，表面平坦化；
S4，对有源区边缘进行氧化；
S5，刻蚀去除氮化硅；
S6，刻蚀去除硅衬底上的氧化硅层；
S7，生长栅氧。
第二实施例；
继续参考图2所示，本发明提供一种IO器件栅氧制造方法，包括以下步骤：
S1，提供一硅衬底；
S2，在硅衬底上形成氧化硅层，在氧化硅层上形成氮化硅层，然后刻蚀形成浅沟槽，并填充氧化硅；
S3，通过CMP工艺进行表面平坦化；
S4，采用第一炉管对有源区边缘进行氧化；
S5，通过湿法刻蚀去除氮化硅；
S6，通过湿法刻蚀去除硅衬底上的氧化硅层；
S7，采用第二炉管生长栅氧。
可选择的，上述第一实施例或第二实施例所述的IO器件栅氧制造方法其能应用于包括但不限于55nm逻辑平台器件。
可选择的，上述第一实施例或第二实施例所述的IO器件栅氧制造方法中所述IO器件为大于等于5V的IO器件。
第三实施例；
本发明提供一种终端设备，其用于执行上述第一实施例或第二实施例所述的IO器件栅氧制造方法。所述终端设备可以是半导体生产机台。
第四实施例；
本发明提供一种计算机可读存储介质，其存储有计算机程序，所述计算机程序被处理器执行时，实现上述第一实施例或第二实施例所述的IO器件栅氧制造方法中的步骤。所述计算机可读存储介质可以应用有半导体生产机台
除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域语境中的意思相一致的意思，而不以理想的或过于正式的含义加以解释。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (9)

1.一种IO器件栅氧制造方法，其特征在于，包括以下步骤：
S1，提供一硅衬底；
S2，在硅衬底上形成氧化硅层，在氧化硅层上形成氮化硅层，然后刻蚀形成浅沟槽，并填充氧化硅；
S3，表面平坦化；
S4，对有源区边缘进行氧化；
S5，刻蚀去除氮化硅；
S6，刻蚀去除硅衬底上的氧化硅层；
S7，生长栅氧。
2.如权利要求1所述的IO器件栅氧制造方法，其特征在于：步骤S3中，通过CMP工艺进行平坦化。
3.如权利要求1所述的IO器件栅氧制造方法，其特征在于：步骤S5中，通过湿法刻蚀去除氮化硅。
4.如权利要求1所述的IO器件栅氧制造方法，其特征在于：步骤S6中，通过湿法刻蚀去除硅衬底上的氧化硅层。
5.如权利要求1所述的IO器件栅氧制造方法，其特征在于：步骤S4和步骤S7使用不同的炉管氧化。
6.如权利要求1-5任意一项所述的IO器件栅氧制造方法，其特征在于：所述IO器件包括但不限于55nm逻辑平台器件。
7.如权利要求1-5任意一项所述的IO器件栅氧制造方法，其特征在于：所述IO器件为大于等于5V的IO器件。
8.一种终端设备，其特征在于：其用于执行权利要求1-5任意一项所述IO器件栅氧制造方法。
9.一种计算机可读存储介质，其存储有计算机程序，其特征在于：所述计算机程序被处理器执行时，实现权利要求1-5任意一项所述IO器件栅氧制造方法中的步骤。
CN202011420133.6A 2020-12-07 2020-12-07 Io器件栅氧制造方法、终端和存储介质 Active CN112635313B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011420133.6A CN112635313B (zh) 2020-12-07 2020-12-07 Io器件栅氧制造方法、终端和存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011420133.6A CN112635313B (zh) 2020-12-07 2020-12-07 Io器件栅氧制造方法、终端和存储介质

Publications (2)

Publication Number Publication Date
CN112635313A CN112635313A (zh) 2021-04-09
CN112635313B true CN112635313B (zh) 2023-03-24

Family

ID=75308524

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011420133.6A Active CN112635313B (zh) 2020-12-07 2020-12-07 Io器件栅氧制造方法、终端和存储介质

Country Status (1)

Country Link
CN (1) CN112635313B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184868A (zh) * 2011-04-25 2011-09-14 上海宏力半导体制造有限公司 提高沟槽栅顶角栅氧可靠性的方法
CN102593038A (zh) * 2011-01-17 2012-07-18 上海华虹Nec电子有限公司 浅沟槽隔离的制造方法
CN104167354A (zh) * 2014-09-18 2014-11-26 上海华力微电子有限公司 通过栅氧的双氧化提高栅氧均匀性的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102593038A (zh) * 2011-01-17 2012-07-18 上海华虹Nec电子有限公司 浅沟槽隔离的制造方法
CN102184868A (zh) * 2011-04-25 2011-09-14 上海宏力半导体制造有限公司 提高沟槽栅顶角栅氧可靠性的方法
CN104167354A (zh) * 2014-09-18 2014-11-26 上海华力微电子有限公司 通过栅氧的双氧化提高栅氧均匀性的方法

Also Published As

Publication number Publication date
CN112635313A (zh) 2021-04-09

Similar Documents

Publication Publication Date Title
KR100297737B1 (ko) 반도체소자의 트렌치 소자 분리 방법
JP2001332614A (ja) トレンチ型素子分離構造の製造方法
KR20100090534A (ko) 유전층의 전기적 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법
US8912073B2 (en) Method of manufacturing semiconductor device
JP2006005313A (ja) 半導体装置及びその製造方法
US7029987B2 (en) Method of manufacturing semiconductor device having shallow trench isolation (STI)
CN103811307B (zh) 半导体器件及其形成方法
US20220139711A1 (en) Manufacturing method for integrating gate dielectric layers of different thicknesses
CN112635313B (zh) Io器件栅氧制造方法、终端和存储介质
US11569252B2 (en) Method for manufacturing semiconductor structure and capable of controlling thicknesses of dielectric layers
CN105633021A (zh) 半导体元件的制造方法
CN109273443B (zh) Sonos器件的制造方法
CN104134627A (zh) 一种浅沟槽隔离结构的制造方法
JP2002246480A (ja) 半導体素子の製造方法
JPH1041291A (ja) 半導体素子の素子分離膜形成方法
US11488837B2 (en) Method for fabricating high-voltage (HV) transistor
CN114864479A (zh) 半导体器件及其制作方法
US9620418B2 (en) Methods for fabricating integrated circuits with improved active regions
CN114743979A (zh) 一种半导体结构的制备方法
JP2008016499A (ja) 半導体装置およびその製造方法
JP5239107B2 (ja) トレンチ絶縁構造形成の間の凹型面形成に関する問題を減少させる方法
US6303467B1 (en) Method for manufacturing trench isolation
US11784087B2 (en) Semiconductor structure having layers in a trench and method of manufacturing the same
JPS61100944A (ja) 半導体装置の製造方法
US20240243004A1 (en) Semiconductor structure and fabrication method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant