CN112599605B - 一种阵列基板及其制备方法、显示装置 - Google Patents

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Abstract

一种阵列基板及其制备方法、显示装置，阵列基板包括：衬底基板；位于所述衬底基板上的氧化物半导体薄膜晶体管，所述氧化物半导体薄膜晶体管包括氧化物半导体有源层，所述氧化物半导体有源层包括沟道区和位于沟道区两侧的源漏极区；与所述源漏极区接触的含氢层，所述含氢层适于向源漏极区中扩散氢。所述阵列基板能够提高可靠性。

Description

一种阵列基板及其制备方法、显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种阵列基板及其制备方法、显示装置。
背景技术
随着信息社会的进步，显示装置得到广泛的应用。显示装置包括液晶显示器装置、等离子体显示面板装置、有机发光二极管显示装置等。
其中，液晶显示器装置和有机发光二极管显示装置包括用于电学连接像素区域的薄膜晶体管。薄膜晶体管用于驱动像素区域以显示图像。所述薄膜晶体管包括有源层、源极、漏极、栅介质层和栅极，其中，所述有源层的材料包括非晶硅、多晶硅、氧化物半导体材料中的一种。当有源层的材料为氧化物半导体材料时的导电性优于有源层的材料为非晶硅时的导电性。其次，有源层的材料为氧化物半导体材料时的制造工艺也较为简单。
然而，现有技术中氧化物半导体薄膜晶体管的可靠性较差。
发明内容
本发明要解决的技术问题在于克服现有技术中氧化物半导体薄膜晶体管可靠性较差的问题。
为了解决上述技术问题，本发明提供一种阵列基板，包括：衬底基板；位于所述衬底基板上的氧化物半导体薄膜晶体管，所述氧化物半导体薄膜晶体管包括氧化物半导体有源层，所述氧化物半导体有源层包括沟道区和位于沟道区两侧的源漏极区；与所述源漏极区接触的含氢层，所述含氢层适于向源漏极区中扩散氢。
可选的，所述含氢层位于所述衬底基板和所述源漏极区之间。
可选的，所述含氢层的材料包括氮化硅。
可选的，所述含氢层的厚度为100纳米~150纳米。
可选的，所述含氢层背向所述衬底基板的一侧表面至衬底基板的距离小于或等于所述沟道区朝向所述衬底基板的表面至所述衬底基板之间的距离。
可选的，所述含氢层在所述氧化物半导体有源层表面的投影与所述沟道区的重叠区域的面积为零。
可选的，所述源漏极区的电阻率为1x10-5欧姆*米~1x10-4欧姆*米。
可选的，所述半导体薄膜晶体管还包括：顶栅介质层，所述顶栅介质层位于所述氧化物半导体有源层背向所述衬底基板的一侧、且延伸至所述氧化物半导体有源层侧部的衬底基板上；位于所述顶栅介质层背向所述衬底基板一侧的顶栅层，且所述顶栅层与所述沟道区相对。
可选的，在沿着所述沟道区的长度的方向上，所述含氢层的边缘至所述顶栅层的边缘之间的间距大于等于0。
可选的，在沿着所述沟道区的长度的方向上，所述含氢层至所述顶栅层的边缘之间的间距为0.5微米~1微米。
可选的，所述顶栅层的侧壁和所述顶栅层朝向所述衬底基板一侧的表面之间的夹角为60度~75度。
可选的，所述阵列基板还包括：位于所述衬底基板和所述顶栅介质层之间的绝缘层，且所述氧化物半导体有源层和所述含氢层位于所述绝缘层背向所述衬底基板的一侧。
可选的，所述半导体薄膜晶体管为单栅结构；优选的，所述绝缘层中具有位于朝向所述源漏极区的凹槽，所述含氢层位于所述凹槽中；优选的，所述含氢层位于所述凹槽的部分区域，或者所述含氢层背向所述衬底基板一侧的表面与含氢层侧部的所述绝缘层背向所述衬底基板一侧的顶面齐平。
可选的，所述半导体薄膜晶体管为双栅结构，所述绝缘层为底栅介质层，所述阵列基板还包括：位于部分所述底栅介质层和部分所述衬底基板之间的底栅层，所述底栅层与所述沟道区相对设置。
可选的，所述阵列基板还包括：层间介质层，所述层间介质层位于所述顶栅层背向所述衬底基板的一侧且覆盖所述顶栅介质层；贯穿所述层间介质层和顶栅介质层且与所述源漏极区电学连接的源漏电极。
可选的，所述半导体薄膜晶体管为单栅结构，所述阵列基板还包括：位于衬底基板一侧的底栅介质层，所述含氢层和所述氧化物半导体有源层位于所述底栅介质层背向所述衬底基板的一侧；位于部分所述底栅介质层和部分所述衬底基板之间的底栅层，所述底栅层与所述沟道区相对设置。
可选的，所述阵列基板还包括：层间介质层，所述层间介质层位于所述氧化物半导体有源层背向所述衬底基板的一侧且覆盖所述底栅介质层；贯穿所述层间介质层且与所述源漏极区电学连接的源漏电极。
可选的，所述底栅介质层包括底栅介质凸起区和位于底栅介质凸起区两侧的底栅介质凹陷区，所述底栅介质凸起区覆盖所述底栅层且与所述沟道区接触，所述含氢层位于所述源漏极区和部分所述底栅介质凹陷区之间且覆盖所述底栅介质凸起区的侧壁。
可选的，在沿着所述沟道区的长度的方向上，所述含氢层的边缘至所述底栅层的边缘之间的间距大于等于0。
可选的，在沿着所述沟道区的长度的方向上，所述含氢层至所述底栅层的边缘之间的间距为0.5微米~1微米。
本发明还提供一种阵列基板的制备方法，包括：提供衬底基板；在所述衬底基板上形成含氢层；在所述衬底基板上形成氧化物半导体薄膜晶体管，所述氧化物半导体薄膜晶体管包括氧化物半导体有源层，所述氧化物半导体有源层包括沟道区和位于沟道区两侧的源漏极区，所述源漏极区与所述含氢层接触；所述含氢层适于向源漏极区中扩散氢。
可选的，形成所述含氢层之后，形成所述氧化物半导体有源层，所述含氢层位于所述衬底基板和所述源漏极区之间。
可选的，所述含氢层的材料包括氮化硅。
可选的，所述含氢层的厚度为100纳米~150纳米。
可选的，所述含氢层背向衬底基板的一侧表面至衬底基板的距离小于或等于所述沟道区朝向所述衬底基板的表面至所述衬底基板之间的距离；优选的，所述含氢层在所述氧化物半导体有源层表面的投影与所述沟道区的重叠区域的面积为零;优选的，所述源漏极区的电阻率为1x10-5欧姆*米~1x10-4欧姆*米。
可选的，形成所述氧化物半导体薄膜晶体管的方法还包括：在所述氧化物半导体有源层背向所述衬底基板的一侧、以及所述氧化物半导体有源层侧部的衬底基板上形成顶栅介质层；在所述顶栅介质层背向所述衬底基板的一侧形成顶栅层，且所述顶栅层与所述沟道区相对。
可选的，所述顶栅层的侧壁和所述顶栅层朝向所述衬底基板一侧的表面之间的夹角为60度~75度。
可选的，所述阵列基板的制备方法还包括：形成所述氧化物半导体有源层之前，在所述衬底基板上形成绝缘层。
可选的，所述半导体薄膜晶体管为单栅结构，所述阵列基板的制备方法还包括：在所述绝缘层中形成凹槽；在所述凹槽中形成所述含氢层。
可选的，形成绝缘层的方法包括：形成含氢层之后，在衬底基板上形成覆盖含氢层的初始绝缘层；去除含氢层背向衬底基板一侧表面的初始绝缘层，使初始绝缘层形成绝缘层。
可选的，所述半导体薄膜晶体管为双栅结构，所述绝缘层为底栅介质层，所述阵列基板的制备方法还包括：在形成所述底栅介质层之前，在部分所述衬底基板上形成底栅层；所述底栅介质层包括底栅介质凸起区和位于底栅介质凸起区两侧的底栅介质凹陷区，所述底栅介质凸起区覆盖所述底栅层；在所述底栅介质凹陷区与所述底栅介质凸起区的拐角处形成所述含氢层；形成所述氧化物半导体有源层之后，所述底栅介质凸起区与所述沟道区接触。
可选的，所述阵列基板的制备方法还包括：在所述顶栅层背向所述衬底基板的一侧形成覆盖所述顶栅介质层的层间介质层；形成贯穿所述层间介质层和顶栅介质层且与所述源漏极区电学连接的源漏电极。
可选的，所述半导体薄膜晶体管为单栅结构，所述阵列基板的制备方法还包括：形成所述氧化物半导体有源层和所述含氢层之前，在部分所述衬底基板上形成底栅层；在所述底栅层背向所述衬底基板的一侧以及底栅层侧部的衬底基板上形成底栅介质层，所述底栅介质层包括底栅介质凸起区和位于底栅介质凸起区两侧的底栅介质凹陷区，所述底栅介质凸起区覆盖所述底栅层；在所述底栅介质凹陷区与所述底栅介质凸起区的拐角处形成所述含氢层；形成所述氧化物半导体有源层之后，所述底栅介质凸起区与所述沟道区接触。
可选的，所述阵列基板的制备方法还包括：在所述氧化物半导体有源层背向所述衬底基板的一侧形成覆盖所述底栅介质层的层间介质层；形成贯穿所述层间介质层且与所述源漏极区电学连接的源漏电极。
本发明还提供一种显示装置，包括本发明的阵列基板。
本发明技术方案，具有如下优点：
1.本发明技术方案提供的阵列基板，包括位于衬底基板上的氧化物半导体薄膜晶体管，所述氧化物半导体薄膜晶体管包括氧化物半导体有源层，氧化物半导体有源层包括沟道区和位于沟道区两侧的源漏极区。所述阵列基板还包括与所述源漏极区接触的含氢层。所述含氢层适于为源漏极区提供氢源。所述含氢层能够向源漏极区中扩散氢而使源漏极区的导电性提高。本发明中，采用含氢层向源漏极区中扩散氢实现源漏极区的导电性满足工艺要求，因此无需采用离子轰击的方式对源漏区作用以达到源漏区的导电性，降低氧化物半导体有源层中沟道区的氧向源漏极区的扩散程度进而改善短沟道效应。其次，本发明也能避免在形成源漏区的过程中对沟道区造成刻蚀影响，避免沟道区受到损伤。综上，提高了氧化物半导体薄膜晶体管的可靠性，提高了阵列基板的可靠性。
2. 进一步，所述含氢层的厚度为100纳米~150纳米。所述含氢层的厚度大于100纳米，使得含氢层为实现源漏极区具体一定的导电性能够提供足够的氢含量；所述含氢层的厚度小于150纳米，使得含氢层中的氢含量不至于过多，降低含氢层中的氢向沟道区扩散的风险。
3. 进一步，所述含氢层背向所述衬底基板的一侧表面至衬底基板的距离小于或等于所述沟道区朝向所述衬底基板的表面至所述衬底基板之间的距离，使得在垂直于衬底基板表面的方向上，所述含氢层至所述沟道区之间的距离增加，这样降低含氢层中的氢向所述沟道区横向扩散的几率，降低氧化物半导体薄膜晶体管的阈值电压的负向漂移的程度。
4. 进一步，由于所述含氢层在所述氧化物半导体有源层表面的投影与所述沟道区的重叠区域的面积为零，也就是说，所述含氢层与所述沟道区不接触，这样能降低含氢层中的氢向所述沟道区扩散的几率，降低氧化物半导体薄膜晶体管的阈值电压的负向漂移的程度。
5. 进一步，所述半导体薄膜晶体管还包括：顶栅介质层，所述顶栅介质层位于所述氧化物半导体有源层背向所述衬底基板的一侧、且延伸至所述氧化物半导体有源层侧部的衬底基板上；位于所述顶栅介质层背向所述衬底基板一侧的顶栅层，且所述顶栅层与所述沟道区相对。由于所述顶栅介质层能将所述氧化物半导体有源层背向所述衬底基板的表面以及氧化物半导体有源层的侧壁覆盖，使得顶栅介质层对氧化物半导体有源层具有更好的保护作用，所述顶栅层形成的过程中不会对氧化物半导体有源层造成刻蚀损伤，避免顶栅层形成的过程中对源漏极区的轰击，降低氧化物半导体有源层中沟道区的氧向源漏区扩散进而改善短沟道效应。
6. 进一步，所述半导体薄膜晶体管为单栅结构，所述绝缘层中具有位于朝向所述源漏极区的凹槽，所述含氢层位于所述凹槽中，这样延长了含氢层中的氢向沟道区的平均扩散路径，降低了含氢层中的氢向沟道区横向扩散的几率，降低氧化物半导体薄膜晶体管的阈值电压的负向漂移的程度。
7. 进一步，所述半导体薄膜晶体管为双栅结构，所述绝缘层为底栅介质层，所述阵列基板还包括：位于所述部分所述底栅介质层和部分所述衬底基板之间的底栅层，所述底栅层与所述沟道区相对设置。双栅结构能够使得氧化物半导体有源层背向衬底基板一侧的表面附近以及朝向衬底基板一侧的表面附近均具有沟道电流路径，增大了氧化物半导体薄膜晶体管的工作电流。
进一步，所述半导体薄膜晶体管为单栅结构，所述阵列基板还包括：位于衬底基板一侧的底栅介质层，所述含氢层和所述氧化物半导体有源层位于所述底栅介质层背向所述衬底基板的一侧；位于部分所述底栅介质层和部分所述衬底基板之间的底栅层，所述底栅层与所述沟道区相对设置。针对单栅结构且包括底栅层的半导体薄膜晶体管，由于无需额外形成金属源漏层，因此避免在对沟道区造成刻蚀影响，避免沟道区受到损伤。
进一步，所述底栅介质层包括底栅介质凸起区和位于底栅介质凸起区两侧的底栅介质凹陷区，所述底栅介质凸起区覆盖所述底栅层且与所述沟道区接触，所述含氢层位于所述源漏极区和部分所述底栅介质凹陷区之间且覆盖所述底栅介质凸起区的侧壁，也就是说，所述含氢层位于所述底栅介质凹陷区和所述底栅介质凸起区的拐角处，这样使得，这样延长了含氢层中的氢向沟道区的平均扩散路径，降低了含氢层中的氢向沟道区横向扩散的几率，降低氧化物半导体薄膜晶体管的阈值电压的负向漂移的程度。
8.本发明提供的阵列基板的制备方法，提供衬底基板；在所述衬底基板上形成含氢层；在所述衬底基板上形成氧化物半导体薄膜晶体管，所述氧化物半导体薄膜晶体管包括氧化物半导体有源层，所述氧化物半导体有源层包括沟道区和位于沟道区两侧的源漏极区，所述源漏极区与所述含氢层接触；所述含氢层能够向源漏极区中扩散氢而使源漏极区的导电性提高。本发明中，采用含氢层向源漏极区中扩散氢实现源漏极区的导电性满足工艺要求，因此无需采用离子轰击的方式对源漏区作用以达到源漏区的导电性，降低氧化物半导体有源层中沟道区的氧向源漏极区的扩散程度进而改善短沟道效应。其次，本发明也能避免在形成源漏区的过程中对沟道区造成刻蚀影响，避免沟道区受到损伤。综上，提高了氧化物半导体薄膜晶体管的可靠性，提高了阵列基板的可靠性。
本发明提供的显示器件，包括本发明的阵列基板，采用含氢层向源漏极区中扩散氢实现源漏极区的导电性满足工艺要求，因此无需采用离子轰击的方式对源漏区作用以达到源漏区的导电性，降低氧化物半导体有源层中沟道区的氧向源漏极区的扩散程度进而改善短沟道效应。其次，本发明也能避免在形成源漏区的过程中对沟道区造成刻蚀影响，避免沟道区受到损伤。综上，提高了氧化物半导体薄膜晶体管的可靠性，提高了阵列基板的可靠性。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中一种阵列基板的结构示意图；
图2为现有技术中另一种阵列基板的结构示意图；
图3至图7为本发明一实施例提供的阵列基板制备过程的示意图；
图7为本发明一实施例提供的阵列基板的结构示意图；
图8至图10为本发明另一实施例提供的阵列基板制备过程的示意图；
图10为本发明另一实施例提供的阵列基板的结构示意图；
图11至图13为本发明又一实施例提供的阵列基板制备过程的示意图；
图13为本发明又一实施例提供的阵列基板的结构示意图；
图14至图15为本发明又一实施例提供的阵列基板制备过程的示意图；
图15为本发明又一实施例提供的阵列基板的结构示意图。
具体实施方式
正如背景技术所述，现有技术中阵列基板的薄膜晶体管的阈值电压会发生严重的负向偏移。
现有技术中的一种阵列基板，参考图1，包括：衬底基板100；位于所述衬底基板100上的绝缘层110；位于部分所述绝缘层110背向所述衬底基板100一侧的薄膜晶体管，薄膜晶体管为顶栅结构，薄膜晶体管包括：有源层121，有源层121的材料为氧化铟镓锌（IGZO），所述有源层121包括沟道区121a和源漏区121b；位于沟道区121a背向所述衬底基板100一侧的顶栅介质层140；位于所述顶栅介质层140背向所述衬底基板100一侧的顶栅层150；层间介质层160和源漏导电连接层170。
针对上的阵列基板，通常形成顶栅介质层140和顶栅层150之后，还需要以所述顶栅介质层140和顶栅层150为掩膜，采用离子轰击的方法对所述顶栅介质层140和顶栅层150侧部的源漏区121b进行轰击，使得顶栅介质层和顶栅层侧部的源漏区121b中的氧被轰击出来， 随之，顶栅介质层140和顶栅层150底部的有源层（也就是沟道区121a）中的氧会扩散至源漏区121b中，导致沟道区121a中的氧元素的含量降低，因此沟道区121a中氧空位浓度增加，导致有效沟道长度降低，其次，导致薄膜晶体管的阈值电压负向漂移，以及薄膜晶体管的关态电流升高，综上，表现出严重的短沟道效应。阵列基板的可靠性较差。
现有技术中另一种阵列基板，参考图2，包括：衬底基板200；位于所述衬底基板200上的薄膜晶体管，薄膜晶体管为底栅结构；薄膜晶体管包括底栅层290；覆盖所述底栅层290的底栅介质层280；位于所述底栅介质层280上的有源层230，有源层230的材料为氧化铟镓锌（IGZO）；覆盖有源层230的边缘以及部分底栅介质层280的金属源漏层250；覆盖所述金属源漏层250、有源层230和所述底栅介质层280的层间介质层260；位于所述层间介质层260中且与金属源漏层250连接的源漏连接层270。
针对图2的阵列基板，由于需要额外形成金属源漏层250，而图形化金属源漏层250的过程中，会对有源层230的沟道区进行刻蚀损伤，导致沟道区中缺陷增加，导致薄膜晶体管的可靠性降低。
在此基础上，本发明实施例提供一种阵列基板，包括：衬底基板；位于所述衬底基板上的氧化物半导体薄膜晶体管，所述氧化物半导体薄膜晶体管包括氧化物半导体有源层，所述氧化物半导体有源层包括沟道区和位于沟道区两侧的源漏极区；与所述源漏极区接触的含氢层，所述含氢层适于向源漏极区中扩散氢。所述阵列基板的可靠性得到提高。
图3至图7为本发明一实施例提供的阵列基板制备过程的结构示意图。
参考图3，提供衬底基板300。
本实施例中，衬底基板300为透明基板，如玻璃基板。在其他实施例中，衬底基板300为半导体衬底基板，如硅基板。衬底基板300为柔性或者刚性的基板。
继续参考图3，在衬底基板300上形成绝缘层310。
所述绝缘层310的材料包括氧化硅。
形成所述绝缘层310的工艺包括沉积工艺。
所述绝缘层310用于作为后续氧化物半导体薄膜晶体管和衬底基板300之间的隔离缓冲层。
参考图4，在部分绝缘层310背向所述衬底基板300一侧形成含氢层320。
所述含氢层320的材料包括氮化硅。所述含氢层320采用的氮化硅中具有大量的硅氢键，所述含氢层320适于为后续的源漏极区提供氢源。
在一个具体的实施例中，所述含氢层320的厚度为100纳米~150纳米。所述含氢层320的厚度大于100纳米，使得含氢层320为实现源漏极区具体一定的导电性能够提供足够的氢含量；所述含氢层320的厚度小于150纳米，使得含氢层中的氢含量不至于过多，降低含氢层中的氢向沟道区扩散的风险。
本实施例中，所述含氢层320与所述绝缘层310接触，且所述含氢层320背离所述衬底基板300一侧的表面至衬底基板300之间的距离大于所述绝缘层310背向所述衬底基板300一侧的整个表面至所述衬底基板300之间的距离。
参考图5，形成所述含氢层320之后，在所述衬底基板300上形成氧化物半导体有源层330，所述氧化物半导体有源层330包括沟道区330a和位于沟道区330a两侧的源漏极区330b。
所述含氢层320位于所述衬底基板300和所述源漏极区330b之间。
所述氧化物半导体有源层330的材料包括氧化铟镓锌(IGZO)。
所述含氢层320与所述源漏极区330b接触。所述含氢层320适于向源漏极区330b中扩散氢而使源漏极区330b的导电率提高并满足一定的工艺要求。具体的，氮化硅中的H扩散到源漏极区330b中，扩散到源漏极区330b中的H取代源漏极区330b的中性氧空位所在的位置并提供一个电子，另外，扩散到源漏极区330b中的H和源漏极区330b中的金属-氧键（M-O）中的氧结合释放出H2O，留下氧空位Vo，氧空位Vo电离提供两个电子：Vo→Vo2++2e。因此，通过H的扩散将源漏极区330b的导电性提高而满足工艺要求。在一个具体的实施例中，所述源漏极区330b的电阻率为1x10-5欧姆*米~1x10-4欧姆*米。
所述沟道区330a的电阻率大于1 x10-4欧姆*米。
具体的，在绝缘层310背向衬底基板300的一侧形成覆盖含氢层320的氧化物半导体有源层330。具体的，所述源漏极区330b覆盖所述含氢层320背向所述衬底基板300一侧的表面以及覆盖所述含氢层320朝向沟道区330a的侧壁。
本实施例中，位于含氢层320背向所述衬底基板300一侧的源漏极区330b至衬底基板300之间的间距大于所述沟道区330a至衬底基板300之间的间距。
在一个具体的实施例中，所述含氢层320在所述氧化物半导体有源层330表面的投影与所述沟道区330a的重叠区域的面积为零。也就是说，所述含氢层320与所述沟道区330a不接触，这样能降低含氢层320中的氢向所述沟道区330a扩散的几率，降低氧化物半导体薄膜晶体管的阈值电压的负向漂移的程度。
参考图6，在所述氧化物半导体有源层330背向所述衬底基板300的一侧、以及所述氧化物半导体有源层330侧部的衬底基板300上形成顶栅介质层340；在所述顶栅介质层340背向所述衬底基板300的一侧形成顶栅层350，且所述顶栅层350与所述沟道区330a相对。
由于所述顶栅介质层340能将所述氧化物半导体有源层330背向所述衬底基板300的表面以及氧化物半导体有源层330的侧壁覆盖，使得顶栅介质层340对氧化物半导体有源层330具有更好的保护作用，所述顶栅层350形成的过程中不会对氧化物半导体有源层330造成刻蚀损伤，避免顶栅层350形成的过程中对源漏极区330b的轰击，降低氧化物半导体有源层中沟道区330a的氧向源漏区330b扩散进而改善短沟道效应。
所述顶栅介质层340与所述氧化物半导体有源层330接触。
所述顶栅介质层340的材料包括氧化硅，所述顶栅层350的材料为金属。
在一个实施例中，在沿着所述沟道区330a的长度的方向上，所述含氢层320的边缘至所述顶栅层350的边缘之间的间距大于等于0。
在一个具体的实施例中，在沿着所述沟道区330a的长度的方向上，所述含氢层320至所述顶栅层350的边缘之间的间距为0.5微米~1微米。若含氢层320至所述顶栅层350的边缘之间的间距小于0.5微米，导致含氢层320向沟道区扩散氢的风险较大；若含氢层320至所述顶栅层350的边缘之间的间距大于1微米，导致氧化物半导体薄膜晶体管的开态电阻较大。
参考图7，在所述顶栅层350背向所述衬底基板300的一侧形成覆盖所述顶栅介质层340的层间介质层360；形成贯穿所述层间介质层360和顶栅介质层340且与所述源漏极区330b电学连接的源漏电极370。
本实施例中，具体的，在所述层间介质层360和顶栅介质层340中形成源漏通孔（未图示），在所述源漏通孔中以及部分层间介质层360背向所述衬底基板300的一侧表面形成源漏电极370。
需要说明的是，本实施例中，不需要刻蚀顶栅介质层340，当层间介质层360覆盖在所述顶栅介质层340和顶栅层350上时，所述层间介质层360需要爬坡的高度较小，因此能够避免层间介质层360在爬坡的位置产生裂缝，避免源漏电极370的材料通过裂缝与顶栅层350短接在一起。
其次，需要进一步说明的是，在改进前的方案中，顶栅层的侧壁和顶栅层朝向所述衬底基板一侧的表面之间的夹角一般设置为30度~50度，才能使得层间介质层的爬坡的高度较小。本申请中，由于层间介质层360需要爬坡的高度较小，因此顶栅层350的侧壁和所述顶栅层350朝向所述衬底基板300一侧的表面之间的夹角能够不必过小，这样降低了顶栅层350的形成的工艺难度。具体的，在一个实施例中，顶栅层350的侧壁和所述顶栅层350朝向所述衬底基板300一侧的表面之间的夹角为60度~75度。
需要说明的是，本实施例中，不需要刻蚀顶栅介质层340，所述顶栅介质层340对所述氧化物半导体有源层330具有较好的保护作用，同时在形成源漏通孔的过程中，能够避免源漏极区330b被刻穿，可避免源漏电极370与源漏极区330b的接触面积降低，避免源漏电极370与源漏极区330b接触不良。
本实施例中，通过含氢层320向源漏极区330b中扩散氢而使源漏极区330b的导电性提高，使得源漏极区330b的位置能更好的控制，这样能够实现更小尺寸的沟道区的同时，降低短沟道效应。
针对具有顶栅层的氧化物半导体薄膜晶体管，现有技术中当沟道区的版图设计尺寸为5微米时，实际的有效沟道长度为3微米左右。而本实施例中，沟道区的版图设计尺寸能够达到4微米左右，实际的有效沟道长度为3微米左右，且短沟道效应得到有效的改善。因此，提高了版图设计的能力。
相应的，本实施例还提供一种阵列基板，请参考图7，包括：衬底基板300；位于所述衬底基板300上的氧化物半导体薄膜晶体管，所述氧化物半导体薄膜晶体管包括氧化物半导体有源层330，所述氧化物半导体有源层330包括沟道区330a和位于沟道区330a两侧的源漏极区330b；与源漏极区330b接触的含氢层320;所述含氢层320适于向源漏极区330b中扩散氢。
所述衬底基板300参考前述内容，不再详述。
所述含氢层320的材料包括氮化硅。所述含氢层320采用的氮化硅中具有大量的硅氢键，所述含氢层320适于为源漏极区330b提供氢源。在一个具体的实施例中，所述含氢层320的厚度为100纳米~150纳米。
本实施例中，所述含氢层320与绝缘层310接触，且含氢层320背离所述衬底基板300一侧的表面至衬底基板300之间的距离大于所述绝缘层310背向所述衬底基板300一侧的整个表面至所述衬底基板300之间的距离。
含氢层320位于衬底基板300和源漏极区330b之间。
在一个具体的实施例中，所述源漏极区330b的导电率为1x10-5欧姆*米~1x10-4欧姆*米。
所述源漏极区330b覆盖所述含氢层320背向所述衬底基板300一侧的表面以及覆盖所述含氢层320朝向沟通区的侧壁。本实施例中，位于含氢层320背向所述衬底基板300一侧的源漏极区330b至衬底基板300之间的间距大于所述沟道区330a至衬底基板300之间的间距。
在一个具体的实施例中，所述含氢层320在所述氧化物半导体有源层330表面的投影与所述沟道区330a的重叠区域的面积为零。也就是说，所述含氢层320与所述沟道区330a不接触，这样能降低含氢层320中的氢向所述沟道区扩散330a的几率，降低氧化物半导体薄膜晶体管的阈值电压的负向漂移的程度。
所述半导体薄膜晶体管还包括：顶栅介质层340，所述顶栅介质层340位于所述氧化物半导体有源层330背向所述衬底基板300的一侧、且延伸至所述氧化物半导体有源层330侧部的衬底基板300上；位于所述顶栅介质层340背向所述衬底基板300一侧的顶栅层350，且所述顶栅层350与所述沟道区330a相对。
在一个实施例中，在沿着所述沟道区330a的长度的方向上，所述含氢层320的边缘至所述顶栅层350的边缘之间的间距大于等于0。
在一个具体的实施例中，在沿着所述沟道区330a的长度的方向上，所述含氢层320至所述顶栅层350的边缘之间的间距为0.5微米~1微米。
在一个实施例中，顶栅层350的侧壁和所述顶栅层350朝向所述衬底基板300一侧的表面之间的夹角为60度~75度。
所述阵列基板还包括：位于所述衬底基板300和所述顶栅介质层340之间的绝缘层310，且所述氧化物半导体有源层330和所述含氢层320位于所述绝缘层310背向所述衬底基板300的一侧。
所述阵列基板还包括：层间介质层360，所述层间介质层360位于所述顶栅层350背向所述衬底基板300的一侧且覆盖所述顶栅介质层340；贯穿所述层间介质层360和顶栅介质层340且与所述源漏极区330b电学连接的源漏电极370。
所述源漏电极370在衬底基板300表面的正投影与所述含氢层320在所述衬底基板300表面的正投影具有重叠区域。
本实施例中，所述氧化物半导体薄膜晶体管为单栅结构。
图8至图10为本发明一实施例提供的阵列基板制备过程的结构示意图。
参考图8，图8为在图3基础上的示意图，在所述绝缘层310中形成凹槽（未图示）；在所述凹槽中形成所述含氢层420。
所述含氢层420的材料、厚度参照含氢层320的材料、厚度。
所述含氢层420位于所述凹槽的部分区域，或者所述含氢层420背向所述衬底基板300一侧的表面与含氢层420侧部的所述绝缘层310背向所述衬底基板300一侧的顶面齐平。这样含氢层420背向所述衬底基板300的一侧表面至衬底基板300的距离，小于或等于含氢层420侧部的所述绝缘层310背向所述衬底基板300的顶面至所述衬底基板300之间的距离。这样延长了含氢层420中的氢向后续沟道区的平均扩散路径，降低了含氢层420中的氢向沟道区横向扩散的几率，降低氧化物半导体薄膜晶体管的阈值电压的负向漂移的程度。
参考图9，形成所述含氢层420之后，在所述衬底基板300上形成氧化物半导体有源层430，所述氧化物半导体有源层430包括沟道区430a和位于沟道区430a两侧的源漏极区430b，所述含氢层420位于所述衬底基板300和所述源漏极区430b之间。
所述氧化物半导体有源层430的材料包括氧化铟镓锌(IGZO)。所述含氢层420与所述源漏极区430b接触。所述含氢层420适于向源漏极区430b中扩散氢而使源漏极区430b的导电性提高。在一个具体的实施例中，源漏极区430b的导电率为1x10-5欧姆*米~1x10-4欧姆*米。
本实施例中，源漏极区430b与所述含氢层420背向所述衬底基板300一侧的表面接触，且所述源漏极区430b与所述含氢层420的侧壁不接触。
本实施例中，所述含氢层420背向所述衬底基板300的一侧表面至衬底基板300的距离小于或等于所述沟道区430a朝向所述衬底基板300的表面至所述衬底基板300之间的距离。
在一个具体的实施例中，所述含氢层420在所述氧化物半导体有源层430表面的投影与所述沟道区430a的重叠区域的面积为零。
需要说明的是，在其他实施例中，形成含氢层和绝缘层的方法包括：在所述衬底基板上形成含氢层；形成含氢层之后，在衬底基板上形成覆盖含氢层的初始绝缘层；去除含氢层背向衬底基板一侧表面的初始绝缘层，使初始绝缘层形成绝缘层。
参考图10，在所述氧化物半导体有源层430背向所述衬底基板300的一侧、以及所述氧化物半导体有源层430侧部的衬底基板300上形成顶栅介质层440；在所述顶栅介质层440背向所述衬底基板300的一侧形成顶栅层450；在所述顶栅层450背向所述衬底基板300的一侧形成覆盖所述顶栅介质层440的层间介质层460；形成贯穿所述层间介质层460和顶栅介质层440且与所述源漏极区430b电学连接的源漏电极470。
所述顶栅介质层440的材料包括氧化硅，所述顶栅层450的材料为金属。
在一个实施例中，在沿着所述沟道区430a的长度的方向上，所述含氢层420的边缘至所述顶栅层450的边缘之间的间距大于等于0。
在一个具体的实施例中，在沿着所述沟道区430a的长度的方向上，所述含氢层420至所述顶栅层450的边缘之间的间距为0.5微米~1微米。
在一个实施例中，顶栅层450的侧壁和所述顶栅层450朝向所述衬底基板300一侧的表面之间的夹角为60度~75度。
关于本实施例与前一实施例相同的内容，不再详述。
相应的，本实施例还提供一种阵列基板，请参考图10，本实施例与前一实施例的阵列基板的区别在于：绝缘层310中具有位于朝向源漏极区430b的凹槽，含氢层420位于所述凹槽中。所述含氢层420位于所述凹槽的部分区域，或者所述含氢层420背向所述衬底基板300一侧的表面与含氢层420侧部的所述绝缘层310背向所述衬底基板300一侧的顶面齐平。本实施例的阵列基板中的氧化物半导体薄膜晶体管为单栅结构。关于本实施例中与前一实施例相同的内容，不再详述。
源漏电极470在衬底基板300表面的正投影与含氢层420在衬底基板300表面的正投影具有重叠区域。
图11至图13为本发明一实施例提供的阵列基板制备过程的结构示意图。
参考图11，提供衬底基板500；在部分所述衬底基板500上形成底栅层590；在所述底栅层590背向所述衬底基板500的一侧以及底栅层590侧部的衬底基板500上形成底栅介质层580。
所述底栅介质层580包括底栅介质凸起区和位于底栅介质凸起区两侧的底栅介质凹陷区，底栅介质凸起区覆盖所述底栅层590。所述底栅层590的材料为金属，底栅介质层580的材料包括氧化硅。
参考图12，在所述衬底基板500上形成含氢层520。
具体的，在所述底栅介质凹陷区580b与所述底栅介质凸起区580a的拐角处形成所述含氢层520。所述含氢层520的材料、厚度参照前述实施例。
继续参考图12，在所述衬底基板300上形成氧化物半导体有源层530，所述氧化物半导体有源层530包括沟道区530a和位于沟道区530a两侧的源漏极区530b，所述源漏极区530b与所述含氢层520接触。
本实施例找中，形成含氢层520之后，形成所述氧化物半导体有源层530，所述含氢层520位于所述衬底基板500和所述源漏极区530b之间。
在一个实施例中，所述含氢层520在所述氧化物半导体有源层530表面的投影与所述沟道区530a的重叠区域的面积为零。
本实施例中，所述底栅介质凸起区580a与所述沟道区530a接触。
在沿着沟道区的长度的方向上，所述含氢层520的边缘至所述底栅层590的边缘之间的间距大于等于0。在一个具体的实施例中，在沿着沟道区的长度的方向上，所述含氢层520至所述底栅层590的边缘之间的间距为0.5微米~1微米。
参考图13，在所述氧化物半导体有源层530背向所述衬底基板500的一侧形成覆盖所述底栅介质层580的层间介质层560；形成贯穿所述层间介质层560且与所述源漏极区530b电学连接的源漏电极570。
本实施例中，所述层间介质层560与所述氧化物半导体有源层530接触。
关于本实施例与前一实施例相同的内容，不再详述。
相应的，本实施例还提供一种阵列基板，本实施例的阵列基板中的氧化物半导体薄膜晶体管为单栅结构且为底栅结构，请参考图13，阵列基板包括：衬底基板500；位于所述衬底基板500上的氧化物半导体薄膜晶体管，所述氧化物半导体薄膜晶体管包括：位于衬底基板500一侧的底栅介质层580；位于部分所述底栅介质层580和部分所述衬底基板500之间的底栅层590；含氢层520和氧化物半导体有源层530。所述氧化物半导体有源层530包括沟道区530a和位于沟道区530a两侧的源漏极区530b。含氢层520适于向源漏极区530b中扩散氢。
底栅介质层580包括底栅介质凸起区和位于底栅介质凸起区两侧的底栅介质凹陷区，所述底栅介质凸起区覆盖所述底栅层590。含氢层520和氧化物半导体有源层530位于所述底栅介质层580背向所述衬底基板500的一侧。所述含氢层520与所述源漏极区530b接触，所述含氢层520位于所述源漏极区530b和部分所述底栅介质凹陷区之间且覆盖所述底栅介质凸起区的侧壁。
所述底栅层590与所述沟道区530a相对设置。所述底栅介质凸起与所述沟道区530a接触。所述含氢层520位于所述底栅介质凹陷区与所述底栅介质凸起区的拐角处。所述含氢层520的材料、厚度参照前述实施例。
在沿着所述沟道区530a的长度的方向上，所述含氢层520的边缘至所述底栅层590的边缘之间的间距大于等于0。在沿着所述沟道区530a的长度的方向上，所述含氢层520至所述底栅层590的边缘之间的间距为0.5微米~1微米。若含氢层520至所述底栅层590的边缘之间的间距小于0.5微米，导致含氢层520向沟道区扩散氢的风险较大；若含氢层520至所述底栅层590的边缘之间的间距大于1微米，导致氧化物半导体薄膜晶体管的开态电阻较大。
所述阵列基板还包括：层间介质层560，所述层间介质层560位于所述氧化物半导体有源层530背向所述衬底基板500的一侧且覆盖所述底栅介质层580；贯穿所述层间介质层560且与所述源漏极区530b电学连接的源漏电极570。
源漏电极570在衬底基板500表面的正投影与含氢层520在衬底基板500表面的正投影具有重叠区域。
关于本实施例与前一实施例相同的内容，不再详述。
图14至图15为本发明又一实施例提供的阵列基板制备过程的示意图。
参考图14，图14为在图12基础上的示意图，在所述氧化物半导体有源层530背向所述衬底基板500的一侧、以及所述氧化物半导体有源层530侧部的衬底基板300上形成顶栅介质层640；在所述顶栅介质层640背向所述衬底基板500的一侧形成顶栅层650，且所述顶栅层650与沟道区530a相对。
在一个实施例中，在沿着沟道区的长度的方向上，含氢层520的边缘至所述顶栅层650的边缘之间的间距大于等于0。在一个具体的实施例中，在沿着沟道区的长度的方向上，所述含氢层520至所述顶栅层650的边缘之间的间距为0.5微米~1微米。
在一个实施例中，顶栅层650的侧壁和所述顶栅层650朝向所述衬底基板500一侧的表面之间的夹角为60度~75度。
参考图15，在所述顶栅层650背向所述衬底基板500的一侧形成覆盖所述顶栅介质层640的层间介质层660；形成贯穿所述层间介质层660和顶栅介质层640且与所述源漏极区530b电学连接的源漏电极670。
相应的，本实施例还提供一种阵列基板，本实施例的阵列基板中的氧化物半导体薄膜晶体管为双栅结构，请参考图15，阵列基板包括：衬底基板500；位于所述衬底基板500上的氧化物半导体薄膜晶体管，所述氧化物半导体薄膜晶体管包括氧化物半导体有源层530，所述氧化物半导体有源层530包括沟道区530a和位于沟道区530a两侧的源漏极区530b；与所述源漏极区530b接触的含氢层520；所述含氢层520适于向源漏极区530b中扩散氢；顶栅介质层640，所述顶栅介质层640位于所述氧化物半导体有源层530背向所述衬底基板500的一侧、且延伸至所述氧化物半导体有源层530侧部的衬底基板500上；位于所述顶栅介质层640背向所述衬底基板500一侧的顶栅层650，且所述顶栅层650与沟道区530a相对；位于衬底基板500上的底栅介质层580；位于部分所述底栅介质层580和部分所述衬底基板500之间的底栅层590，所述底栅层590与所述沟道区530a相对设置。
所述阵列基板还包括：层间介质层660，所述层间介质层660位于所述顶栅层650背向所述衬底基板500的一侧且覆盖所述顶栅介质层640；贯穿所述层间介质层660和顶栅介质层640且与所述源漏极区530b电学连接的源漏电极670。
源漏电极670在衬底基板500表面的正投影与含氢层520在衬底基板500表面的正投影具有重叠区域。
在一个实施例中，在沿着沟道区530a的长度的方向上，含氢层520的边缘至所述顶栅层650的边缘之间的间距大于等于0。在一个具体的实施例中，在沿着沟道区530a的长度的方向上，所述含氢层520至所述顶栅层650的边缘之间的间距为0.5微米~1微米。
在一个实施例中，在沿着沟道区530a的长度的方向上，含氢层520的边缘至所述底栅层590的边缘之间的间距大于等于0。在一个具体的实施例中，在沿着沟道区530a的长度的方向上，所述含氢层520至所述底栅层590的边缘之间的间距为0.5微米~1微米。
在一个实施例中，顶栅层650的侧壁和所述顶栅层650朝向所述衬底基板500一侧的表面之间的夹角为60度~75度。
含氢层520的材料和厚度参照前述实施例的内容，不再详述。
所述含氢层520背向所述衬底基板500的一侧表面至衬底基板500的距离小于或等于所述沟道区530a朝向所述衬底基板500的表面至所述衬底基板500之间的距离。
所述含氢层520在所述氧化物半导体有源层530表面的投影与所述沟道区530a的重叠区域的面积为零。所述源漏极区530b的电阻率为1x10-5欧姆*米~1x10-4欧姆*米。
本实施例中，双栅结构能够使得氧化物半导体有源层背向衬底基板一侧的表面附近以及朝向衬底基板一侧的表面附近均具有沟道电流路径，增大了氧化物半导体薄膜晶体管的工作电流。
在一个实施例中，底栅层590和顶栅层650电学连接，驱动电路同时控制底栅层590和顶栅层650。在另一个实施例中，底栅层590和顶栅层650不连接。
关于本实施例与前一实施例相同的内容，不再详述。
相应的，本发明的又一实施例还提供一种显示装置，包括上述的阵列基板。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (20)

1.一种阵列基板，其特征在于，包括：
衬底基板；
位于所述衬底基板上的氧化物半导体薄膜晶体管，所述氧化物半导体薄膜晶体管包括氧化物半导体有源层，所述氧化物半导体有源层包括沟道区和位于沟道区两侧的源漏极区；
与所述源漏极区接触的含氢层，所述含氢层适于向源漏极区中扩散氢，所述含氢层与所述沟道区不接触，所述含氢层的厚度为100纳米~150纳米；
所述半导体薄膜晶体管还包括：位于所述氧化物半导体薄膜晶体管背向所述衬底基板一侧的顶栅层，且所述顶栅层与所述沟道区相对；在沿着所述沟道区的长度的方向上，所述含氢层至所述顶栅层的边缘之间的间距为0.5微米~1微米；
所述半导体薄膜晶体管为双栅结构，还包括：位于所述衬底基板上的底栅介质层，且所述氧化物半导体有源层和所述含氢层位于所述底栅介质层背向所述衬底基板的一侧；所述底栅介质层包括底栅介质凸起区和位于底栅介质凸起区两侧的底栅介质凹陷区，所述底栅介质凸起区覆盖底栅层且与所述沟道区接触，所述含氢层位于所述源漏极区和部分所述底栅介质凹陷区之间且覆盖所述底栅介质凸起区的侧壁。
2.根据权利要求1所述的阵列基板，其特征在于，所述含氢层位于所述衬底基板和所述源漏极区之间。
3.根据权利要求2所述的阵列基板，其特征在于，所述含氢层的材料包括氮化硅。
4.根据权利要求2所述的阵列基板，其特征在于，所述含氢层背向所述衬底基板的一侧表面至衬底基板的距离小于或等于所述沟道区朝向所述衬底基板的表面至所述衬底基板之间的距离；
所述含氢层在所述氧化物半导体有源层表面的投影与所述沟道区的重叠区域的面积为零。
5.根据权利要求2所述的阵列基板，其特征在于，所述源漏极区的电阻率为1x10-5欧姆*米~1x10-4欧姆*米。
6.根据权利要求2至5任意一项所述的阵列基板，其特征在于，所述半导体薄膜晶体管还包括：顶栅介质层，所述顶栅介质层位于所述氧化物半导体有源层背向所述衬底基板的一侧、且延伸至所述氧化物半导体有源层侧部的衬底基板上；顶栅层位于所述顶栅介质层背向所述衬底基板的一侧。
7.根据权利要求6所述的阵列基板，其特征在于，
所述顶栅层的侧壁和所述顶栅层朝向所述衬底基板一侧的表面之间的夹角为60度~75度。
8.根据权利要求1所述的阵列基板，其特征在于，
还包括：位于部分所述底栅介质层和部分所述衬底基板之间的底栅层，所述底栅层与所述沟道区相对设置。
9.根据权利要求6所述的阵列基板，其特征在于，
所述阵列基板还包括：层间介质层，所述层间介质层位于所述顶栅层背向所述衬底基板的一侧且覆盖所述顶栅介质层；贯穿所述层间介质层和顶栅介质层且与所述源漏极区电学连接的源漏电极。
10.一种阵列基板的制备方法，其特征在于，包括：
提供衬底基板；
在所述衬底基板上形成含氢层，所述含氢层与沟道区不接触，所述含氢层的厚度为100纳米~150纳米；
在所述衬底基板上形成氧化物半导体薄膜晶体管，所述氧化物半导体薄膜晶体管包括氧化物半导体有源层，所述氧化物半导体有源层包括沟道区和位于沟道区两侧的源漏极区，所述源漏极区与所述含氢层接触；在所述氧化物半导体薄膜晶体管背向所述衬底基板一侧形成顶栅层，且所述顶栅层与所述沟道区相对；在沿着所述沟道区的长度的方向上，所述含氢层至所述顶栅层的边缘之间的间距为0.5微米~1微米；
所述含氢层适于向源漏极区中扩散氢；
所述半导体薄膜晶体管为双栅结构，还包括：形成所述氧化物半导体有源层之前，在所述衬底基板上形成底栅介质层；所述底栅介质层包括底栅介质凸起区和位于底栅介质凸起区两侧的底栅介质凹陷区，所述底栅介质凸起区覆盖底栅层；在所述底栅介质凹陷区与所述底栅介质凸起区的拐角处形成所述含氢层；形成所述氧化物半导体有源层之后，所述底栅介质凸起区与所述沟道区接触。
11.根据权利要求10所述的阵列基板的制备方法，其特征在于，形成所述含氢层之后，形成所述氧化物半导体有源层，所述含氢层位于所述衬底基板和所述源漏极区之间。
12.根据权利要求11所述的阵列基板的制备方法，其特征在于，所述含氢层的材料包括氮化硅。
13.根据权利要求11所述的阵列基板的制备方法，其特征在于，
所述含氢层背向衬底基板的一侧表面至衬底基板的距离小于或等于所述沟道区朝向所述衬底基板的表面至所述衬底基板之间的距离。
14.根据权利要求11所述的阵列基板的制备方法，其特征在于，
所述含氢层在所述氧化物半导体有源层表面的投影与所述沟道区的重叠区域的面积为零。
15.根据权利要求11所述的阵列基板的制备方法，其特征在于，
所述源漏极区的电阻率为1x10-5欧姆*米~1x10-4欧姆*米。
16.根据权利要求11至15任意一项所述的阵列基板的制备方法，其特征在于，形成所述氧化物半导体薄膜晶体管的方法还包括：在所述氧化物半导体有源层背向所述衬底基板的一侧、以及所述氧化物半导体有源层侧部的衬底基板上形成顶栅介质层；在所述氧化物半导体薄膜晶体管背向所述衬底基板一侧形成顶栅层的步骤为：在所述顶栅介质层背向所述衬底基板的一侧形成顶栅层。
17.根据权利要求16所述的阵列基板的制备方法，其特征在于，所述顶栅层的侧壁和所述顶栅层朝向所述衬底基板一侧的表面之间的夹角为60度~75度。
18.根据权利要求10所述的阵列基板的制备方法，其特征在于，
还包括：在形成所述底栅介质层之前，在部分所述衬底基板上形成底栅层，所述底栅层与所述沟道区相对设置。
19.根据权利要求16所述的阵列基板的制备方法，其特征在于，
所述阵列基板的制备方法还包括：在所述顶栅层背向所述衬底基板的一侧形成覆盖所述顶栅介质层的层间介质层；形成贯穿所述层间介质层和顶栅介质层且与所述源漏极区电学连接的源漏电极。
20.一种显示装置，其特征在于，包括权利要求1至9任意一项所述的阵列基板。
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