CN112599495A - 半导体熔丝结构以及制造该半导体熔丝结构的方法 - Google Patents

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Abstract

本发明题为“半导体熔丝结构以及制造该半导体熔丝结构的方法”。一种具有熔丝结构的半导体器件包括具有主表面的半导体材料区域。介电区域位于主表面上方。第一熔丝端子位于介电区域的第一部分上方，第二熔丝端子位于介电区域的第二部分上方，并且与第一熔丝端子间隔开以提供间隙区域，并且熔丝主体位于介电区域的第三部分上方，插置在第一熔丝端子与第二熔丝端子之间并且连接到该第一熔丝端子和该第二熔丝端子。虚设结构位于间隙区域中的介电区域上方并位于熔丝主体的第一侧上，虚设结构与熔丝主体、第一熔丝端子和第二熔丝端子间隔开并且电隔离。虚设结构被配置为减少缺陷(诸如可源自熔丝结构的裂缝或空隙)的存在或减少缺陷的影响。

Description

半导体熔丝结构以及制造该半导体熔丝结构的方法
技术领域
本公开整体涉及电子器件，并且更具体地讲，涉及半导体器件以及用于制造该半导体器件的方法。
背景技术
电可编程熔丝(eFUSE)结构已用于半导体器件中，该半导体器件包括作为非易失性存储器设备中的一次性可编程(OTP)元件。其他应用已包括对模拟电路中的电阻器、电容器和其他分立部件的电路保护和微调。通常，eFUSE结构包括多晶硅/硅化物结构，并且电迁移效应已用于将熔丝结构的电阻从低电阻状态改变为高电阻状态。在该方法中，通过跨多晶硅/硅化物熔丝施加电压或电流控制的偏置来对eFUSE进行编程。多晶硅内的硅化物材料和掺杂物通过电子电流和热梯度从熔丝结构的一个区域迁移或移动到另一个区域，从而增加熔丝结构的电阻。在一些应用中，电阻的这种变化由集成在半导体器件内的感测电路监测。尽管eFUSE结构具有期望的特征部，诸如柔性编程和简化的感测电路，但现有eFUSE结构已具有影响其使用的问题。此类问题已包括高电阻偏移，该高电阻偏移已导致良率损失和可靠性问题。
因此，期望具有熔丝结构和形成该熔丝结构的方法，该熔丝结构和形成该熔丝结构的方法克服与现有结构相关联的问题。结构和方法对节省成本以及易于集成到现有半导体器件工艺流程中将是有益的。
附图说明
图1示出了本说明书的熔丝结构的顶视图；
图2示出了沿着基准线2-2截取的图1的熔丝结构的局部剖视图；
图3示出了沿着基准线3-3截取的图1的熔丝结构的局部剖视图；
图4A为结合本说明书的熔丝结构的电路的示意图；并且
图4B为结合本说明书的熔丝结构的电路的示意图。
为使图示简明和清晰，附图中的元件未必按比例绘制，而且不同附图中的相同的参考标号可指示相同的元件。此外，为使描述简明，省略了熟知步骤和元件的描述和细节。为了附图的清晰，器件结构的某些区域诸如掺杂区域或介电区域可以被示为具有大致直线的边缘和精确角度的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不具有精确角度。本文使用的术语“和/或”，包括列出的一个或多个相关联条目的任意组合和所有组合。此外，本文所用的术语仅用于描述特定示例性实施方案的目的，而并非旨在对本公开进行限制。如本文所用，单数形式旨在还包括复数形式，除非语境中另外明确地指出其他情况。还应当理解，当在本说明书中使用术语包含和/或包括时，规定了所述特征、数字、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、数字、步骤、操作、元件、部件和/或它们的组的存在或添加。应当理解，尽管本文可使用术语第一、第二等来描述各种构件、元件、区域、层和/或部段，但这些构件、元件、区域、层和/或部段不应受这些术语限制。这些术语只用来将一种构件、元件、区域、层和/或部段与另一种构件、元件、区域、层和/或部段区分开。所以，在不背离本发明教导内容的前提下，举例来说，下文将讨论的第一构件、第一元件、第一区域、第一层和/或第一部段可被称为第二构件、第二元件、第二区域、第二层和/或第二部段。提到“一个示例”，意味着结合该实施方案描述的特定特征、结构或特性包括在本发明的至少一个示例中。因此，在本说明书通篇内的不同位置出现的短语“在一个示例”，不一定都指同一个示例，但在某些情况下，有可能指同一个示例。此外，如本领域的普通技术人员所清楚的，在一个或多个示例性实施方案中，特定特征、结构或特性可以任何合适的方式结合。另外，短语“在……同时”是指某个动作至少在引发动作持续过程中的一段时间内发生。词语“约”、“大约”或“基本上”，用来表示预期某个元件的值接近声明的值或位置。然而，本领域众所周知，始终存在一些微小偏差妨碍值或位置恰好为声明的值或位置。除非另外指明，否则本文使用的短语“在……上方”或“在……上”涉及指定的元件可直接或间接物理接触的取向、放置位置或彼此的关系。术语“或”是指列表中通过“或”连接的任何一个或多个项目。例如，“x或y”是指三元素组{(x),(y),(x,y)}中的任何元素。又如，“x、y或z”是指七元素组{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任何元素。还应当理解，下文将适当举例说明并描述的示例可具有缺少本文未明确公开的任何元件的示例，并且/或者可在缺少本文未明确公开的任何元件的情况下实施。除非另外指明，否则术语“联接”可用于描述彼此直接接触或通过一个或多个其他元件间接连接的元件的物理或电联接。例如，如果元件A联接到元件B，则元件A可直接接触元件B或通过居间元件C间接连接到元件B。
具体实施方式
除了其他特征外，本说明书还包括半导体器件以及相关方法，该半导体器件以及相关方法包括具有一个或多个添加结构的熔丝结构，该一个或多个添加结构被配置为减少在编程之前和之后在熔丝结构中形成的缺陷的发生率和/或影响。作者通过实验观察到，在现有熔丝结构中发现的高电阻偏移至少部分地由编程之前硅化物膜中的空隙和/或裂纹引起。这种高电阻导致不期望的良率降低。此外，这通常导致不令人满意的编程，包括熔丝结构的物理破坏。
此外，作者通过实验观察到，编程过程可导致介电区域中的与熔丝结构相邻的裂纹。这些介电裂纹可被来自熔丝结构的材料填充，由于来自编程的压力，将该材料挤出到裂纹中。随着介电裂纹扩展，如果熔丝结构应力保持为高的，则可以将更多的材料挤出到裂纹中。另外，介电裂纹中的材料可像楔形件一样起作用，并且通过热加热和冷却，材料局部增加应力并继续驱动裂纹扩展。该材料可为到相邻结构(诸如逻辑或其他电路和/或其他熔丝结构)的电短路提供不期望的导电路径。此外，观察到介电裂纹缺陷迁移到其上形成熔丝结构的基板中并迁移到周围的介电结构中。
由于上述原因，发生了结果错误、功能故障和泄露增加。还观察到，裂纹缺陷将在产品的寿命内继续扩展，直到相关联的应力松弛到低于熔丝结构周围的介电材料和半导体材料的材料强度的能级。
在下文所述的一些示例中，熔丝结构包括由熔丝主体连接的一对熔丝端子。熔丝主体可包括半导体材料和硅化物材料。根据本说明书，为了解决上述困难，将辅助结构诸如虚设结构设置成与熔丝主体相邻但与其分开。在其他示例中，将虚设结构布置在熔丝主体的相对的两侧上。在一些示例中，将虚设结构设置在由熔丝端子限定的外围边界内。在另外的示例中，将虚设结构设置成与熔丝主体横向重叠并且可通过介电结构与熔丝主体分开。在另外的实施方案中，熔丝主体的一个或多个端部可包括扩口部分，其中熔丝主体与熔丝端子相交。在其他示例中，阴极熔丝端子的至少一部分不设置有接触结构以增强编程期间的材料迁移/转移。在另一个示例中，在熔丝结构的至少熔丝主体下方的半导体材料区域内提供掺杂阱结构。此外，阱区可设置在熔丝端子的至少部分下方。通过实验观察到这些特征部以减少空隙和裂纹的存在和/或减少/包含空隙和裂纹的影响，从而改善使用熔丝结构(诸如eFUSE结构)的半导体产品的良率(例如，减少电阻数据的偏差)和可靠性。
在一个示例中，具有熔丝结构的半导体器件包括具有第一主表面的半导体材料区域。介电区域位于第一主表面上方。第一熔丝端子位于第一介电区域的第一部分上方，第二熔丝端子位于第一介电区域的第二部分上方，并且与第一熔丝端子间隔开以提供间隙区域，并且熔丝主体位于第一介电区域的第三部分上方，插置在第一熔丝端子与第二熔丝端子之间并且连接到该第一熔丝端子和该第二熔丝端子。第一虚设结构位于间隙区域中的第一介电区域上方并位于熔丝主体的第一侧上，该第一虚设结构与熔丝主体、第一熔丝端子和第二熔丝端子间隔开并且电隔离。在另一个示例中，第二虚设结构位于间隙区域中的第一介电区域上方并位于熔丝主体的第二侧上，该第二虚设结构与熔丝主体、第一熔丝端子和第二熔丝端子间隔开并且电隔离。在另一个示例中，第二介电区域位于熔丝主体和第一虚设结构上方，并且第二虚设结构位于间隙区域中的第二介电区域上方，并且第二虚设结构与熔丝主体重叠。
在一个示例中，具有熔丝结构的半导体器件包括具有第一主表面的半导体材料区域。第一介电区域位于第一主表面上方。熔丝结构位于第一介电区域上方并且包括第一熔丝端子、第二熔丝端子和熔丝主体，该第一熔丝端子位于第一介电区域的第一部分上方，该第二熔丝端子位于第一介电区域的第二部分上方，并且与第一熔丝端子间隔开以提供间隙区域，该熔丝主体位于第一介电区域的第三部分上方，插置在第一熔丝端子与第二熔丝端子之间并且连接到该第一熔丝端子和该第二熔丝端子。第一虚设结构位于间隙区域中的第一介电区域上方并位于熔丝主体的第一侧上，该第一虚设结构与熔丝主体、第一熔丝端子和第二熔丝端子间隔开并且电隔离。浮动掺杂阱区位于半导体材料区域中并与第一主表面相邻，其中熔丝主体和第一虚设结构位于浮动掺杂阱区上方。
在一个示例中，形成具有熔丝结构的半导体器件的方法包括提供具有第一主表面的半导体材料区域。该方法包括在第一主表面上方提供第一介电区域。该方法包括在第一介电区域上方提供熔丝结构，该熔丝结构包括第一熔丝端子、第二熔丝端子和熔丝主体，该第一熔丝端子位于第一介电区域的第一部分上方，该第二熔丝端子位于第一介电区域的第二部分上方，并且与第一熔丝端子间隔开以提供间隙区域，该熔丝主体位于第一介电区域的第三部分上方，插置在第一熔丝端子与第二熔丝端子之间并且连接到该第一熔丝端子和该第二熔丝端子。该方法包括在间隙区域中的第一介电区域上方并在熔丝主体的第一侧上提供第一虚设结构，该第一虚设结构与熔丝主体、第一熔丝端子和第二熔丝端子间隔开并且电隔离。
其他示例包括在本说明书中。此类示例可见于附图中，权利要求书中和/或本公开的说明书中。
图1示出了根据本说明书的示例性电子器件10(诸如具有熔丝结构21的半导体器件10)的顶部平面图。图2示出了具有沿着图1的基准线2-2截取的熔丝结构21的半导体器件10的局部剖视图，并且图3示出了具有沿着图1的基准线3-3截取的熔丝结构21的半导体器件10的局部剖视图。在以下描述中，可参考所有三个附图。
在本示例中，熔丝结构21被设置作为半导体器件10的一部分，该半导体器件包括半导体材料区域11。熔丝结构21可为被设置作为半导体器件10的一部分的多个熔丝结构21中的一个熔丝结构。在一些示例中，熔丝结构21被配置作为一次性可编程(OTP)应用中的熔丝位单元，但不限于该应用。应当理解，半导体器件10可包括与熔丝结构21直接或间接连接的其他电路和/或器件，诸如开关晶体管、选择设备、偏置设备、输入设备、时钟设备等，它们未在图1至图3中示出，以便不会分散本说明书的注意力。在一些示例中，半导体材料区域11可以是硅、硅与其他IV族元素的组合、其他IV-IV族材料、III-V族材料、绝缘体上半导体(SOI)材料、本领域的普通技术人员已知的其他材料或它们的组合。
在一些示例中，半导体材料区域11可包括基底衬底12，诸如硅衬底。半导体材料区域11还可包括半导体层14，诸如位于基底衬底12的表面上方的外延层。半导体层14和基底衬底12可以是不同的材料，可以具有不同的掺杂物浓度，并且/或者可以具有不同的电导类型(即，N型或P型)。半导体材料区域11包括主表面18和对置的主表面19。在一些示例中，半导体区域11被配置作为衬底以支持互补金属氧化物半导体(CMOS)或双极/CMOS(BiCMOS)工艺流程。
在半导体材料区域11的主表面18上方提供介电区域17、第一介电区域17或介电结构17，并且可包括一种或多种绝缘材料，诸如氧化物(掺杂和/或未掺杂的氧化物)、氮化物、本领域的普通技术人员已知的其他绝缘材料或它们的组合。介电区域17被配置为保护半导体材料区域11内的器件区域，并且将熔丝结构21与半导体材料区域11分开。在一些示例中，平坦化工艺诸如化学-机械平坦化(CMP)工艺可用于以更平坦的配置提供介电区域17的最上表面。换句话说，在一些示例中，介电区域17具有基本上共面的最外表面。在一些示例中，在介电区域17的部分上方提供熔丝结构21。在其他示例中，熔丝结构21可被设置作为介电区域17之上的其他上部互连层的一部分，这取决于半导体器件10的应用要求。在一些示例中，介电区域17可为浅沟槽隔离(STI)结构。
在本示例中，熔丝结构21包括熔丝端子211或第一熔丝端子211、熔丝端子212或第二熔丝端子212以及熔丝主体213。熔丝端子211可被配置作为阳极端子，并且熔丝端子212可被配置作为阴极端子，或反之亦然。熔丝端子211位于介电区域17的第一部分17A上方，并且熔丝端子212位于介电区域17的第二部分17B上方。熔丝端子212与熔丝端子211间隔开以提供插置在第一端子211与第二端子212之间的间隙区域215。
在一些示例中，熔丝主体213位于介电区域17的第三部分17C上方，在间隙区域215内插置在第一端子211和第二端子212之间并连接到该第一端子和第二端子。熔丝主体213具有比第一端子211和第二端子212窄的宽度。尽管第一端子211和第二端子212通常被示出为具有与图1的顶视图中类似的尺寸，但在其他示例中，第二端子212可具有与第一端子211不同的尺寸。在一些示例中，第二端子212可大于第一端子211。
熔丝主体213包括连接到第一端子211的第一熔丝主体端213A和连接到第二端子212的第二熔丝主体端213B。在一些示例中，熔丝主体端213A和熔丝主体端213B中的一者或两者包括扩口部分216A和扩口部分216B，这些扩口部分可为设置在熔丝主体213的相对的两侧上的成对的扩口部分。这样，在靠近或邻近熔丝主体213连接到熔丝端子212和/或熔丝端子213的位置的顶部平面图中，熔丝主体213变宽。在顶部平面图中底和高度等于熔丝主体213的宽度的约二分之一的位置，扩口部分216A和扩口部分216B可具有三角形形状。在实践中发现，扩口部分216A和扩口部分216B可在光刻加工期间提供光学校正，以避免在熔丝主体213连接到熔丝端子211和熔丝端子213的位置，熔丝主体213的宽度不期望地变窄。根据本说明书，通过减小熔丝主体213的窄化效应，扩口部分216A和扩口部分216B有助于减小熔丝主体213内的应力，其中熔丝主体213在编程之前和/或作为编程的结果过度到熔丝端子211和/或熔丝端子212。与现有器件相比，这减少了熔丝结构213中的开裂缺陷并减少了高电阻良率损失。
在一些示例中，成对的扩口部分216A和扩口部分216B相对于熔丝主体213具有约30度至约60度的锥度。在其他示例中，成对的扩口部分216A和扩口部分216B相对于熔丝主体213具有约40度至约50度的锥度。在另外的实施方案中，成对的扩口部分216A和扩口部分216B相对于熔丝主体213具有约45度的锥度。
熔丝结构21可包括半导体材料部分221和硅化物部分222。在一些示例中，当最初形成在介电区域17上(即，预编程)时，半导体材料部分221包括多晶半导体材料，诸如多晶硅，该多晶半导体材料可以是掺杂P型或N型的。在一些示例中，半导体材料部分221掺杂有硼以提供P型电导性。在对熔丝结构21进行编程之后，可将半导体材料部分221的全部或部分多晶硅晶粒熔融，留下纳米晶体半导体材料。半导体材料部分221可使用化学气相沉积(CVD)技术来形成，并且可原位掺杂或在多晶半导体材料沉积之后进行掺杂。如果半导体材料部分221不原位掺杂，则可使用离子注入、CVD掺杂、原子层沉积掺杂或本领域的普通技术人员已知的其他掺杂技术来对该半导体材料部分进行掺杂。在一些示例中，半导体材料部分221可具有在约500埃至约8000埃的范围内的厚度。在其他示例中，半导体材料部分221可具有在约2000埃至约3000埃的范围内的厚度。在一些工艺流程中，半导体材料部分221可与其他结构中使用的栅极结构以及半导体器件10同时形成。
熔丝结构21的硅化物部分222包括一种或多种硅化物材料。以举例的方式，硅化物部分222可包括可在偏置条件期间经历熔丝结构21内的质量传递并且与半导体器件工艺流程(诸如CMOS或BiCMOS工艺流程)兼容的材料(即，使用硅化物材料，该硅化物材料在半导体器件10中的其他结构的其他地方使用，使附加加工步骤最小化，并且/或者不将污染物引入工艺流程中)。在一些示例中，硅化物部分222包括硅化钴、硅化镍、硅化钛、硅化钨、本领域的普通技术人员已知的其他硅化物材料或它们的组合。硅化物部分222可使用溅射、蒸镀或其他沉积工艺来形成，以将一种或多种金属材料沉积到半导体材料部分221上。
当沉积金属为钴时，据观察，对于包括小于约1500埃厚的多晶硅膜的半导体材料部分221，约1000埃的硅化钴厚度可对半导体器件10上的邻接结构中的栅极氧化物造成损坏。就这一点而言，典型的沉积钴膜可具有在约50埃至约250埃的范围内的厚度，其中目标厚度为约130埃。当较厚的多晶硅膜用于半导体材料部分221时，可使用较厚的金属膜，其中此类厚度基于熔丝结构的所需最终电阻来确定。
在一些示例中，可在沉积金属上方提供封盖膜(未示出)，并且当例如硅化物金属源为钴时，该封盖膜可包含钛或氮化钛。钛或氮化钛封盖膜的厚度可在约50埃至约300埃的范围内。然而，当使用钛时，其厚度可影响硅化钴的最终厚度。已观察到钛可氧化，并且钛和氧两者将首先扩散到半导体层(例如，硅层)，从而形成TixSiy或TixOySiz膜，这些膜延迟硅化钴膜的生长。就这一点而言，钛膜厚度可介于约50埃和200埃之间，其中目标为约100埃。此外，已观察到氮化钛膜不扩散到半导体层中并且不趋于延迟硅化钴膜的生长。就这一点而言，氮化钛膜厚度可介于约50埃和300埃之间，其中目标厚度为约100埃。
在一些示例中，半导体材料部分221和沉积金属可使用掩模和蚀刻技术来图案化，以在设置沉积金属之后形成熔丝结构21。然后可将一种或多种金属材料在升高的温度下退火并去除未反应的金属材料以提供硅化物部分222。
根据本说明书，在间隙区域215中在介电区域17上方提供一个或多个虚设(dummy)结构或特征部，诸如虚设结构或特征部261和虚设结构或特征部262。根据本说明书，虚设结构261和虚设结构262是辅助结构，其被配置为在加工期间、在编程之前、在编程期间或作为编程的结果而减少或包含熔丝结构21内的缺陷；并且/或者最小化任何缺陷或其对被设置作为半导体器件10的一部分的其他结构的影响。更具体地讲，虚设结构261和虚设结构262用于将任何裂纹或其他缺陷限制或阻止到虚设结构261和虚设结构262周围的区。根据本说明书，虚设结构261和虚设结构262增加熔丝主体213与虚设结构261和虚设结构262之间的介电区域(例如，稍后描述的介电区域17和/或介电区域47)中的局部应力，因为裂纹趋于扩展或遵循较高的应力场线。更具体地讲，虚设结构261和虚设结构262将裂纹朝向虚设结构261和虚设结构262拉动，使得裂纹终止于介电区域与虚设结构261和虚设结构262之间的界面处。有效地，虚设结构261和虚设结构262通过分层将裂纹分成多个方向，这需要比存在的局部能量多的局部能量以继续扩展，从而将裂纹缺陷包含在更局部的区域内。
在一些示例中，虚设结构261和虚设结构262位于由熔丝端子211和熔丝端子212的边缘限定的周边200内，如图1中大致所示，以便更有效地减少缺陷或将其影响包含在熔丝结构21内。在其他示例中，虚设结构261和虚设结构262位于由导电触点31和导电触点32的边缘限定的周边201内。在一些示例中，虚设结构261和虚设结构262大致平行于熔丝主体213延伸，并且与熔丝主体213以及熔丝端子211和熔丝端子212物理地分开。
在一些示例中，虚设结构261和虚设结构262不连接到其他导电结构并且是电浮动的。尽管虚设结构261和虚设结构262被示出为单个矩形结构，但虚设结构261和虚设结构262可具有其他形状，并且虚设结构261和虚设结构262中的每一者可包括相同形状或不同形状的多个子结构。在一些示例中，虚设结构261和虚设结构262包括与熔丝结构21类似的材料，并且可同时形成。在一些示例中，可以仅使用虚设结构261和虚设结构262中的一者。在其他示例中，使用虚设结构261和虚设结构262两者。在其他示例中，附加虚设结构可被包括在介电区域17上方并与虚设结构261和虚设结构262相邻。此类虚设结构可与虚设结构261和虚设结构262类似地或不同地取向。
在一些示例中，虚设结构261和虚设结构262以约0.3微米至约0.7微米的范围内的边缘到边缘间距101间隔开。在其他示例中，边缘到边缘间距101为约0.5微米。在实践中发现，此间距有助于在适用的光刻工艺中保持熔丝主体213的图像保真性。在一些示例中，虚设结构261和虚设结构262靠近熔丝主体213布置以提供减小和/或包含影响的应力，但充分地间隔开，以便在形成包括熔丝主体213的熔丝结构21的图案化工艺期间不影响图像保真性。
在包括小于约0.5微米的工艺流程的一些示例中，介电间隔部27沿着熔丝主体213以及虚设结构261和虚设结构262的侧面设置，并且可包括氧化物、氮化物、本领域的技术人员已知的其他介电材料或它们的组合。
根据本说明书，掺杂区域41、阱区41、浮动掺杂阱区41或掺杂阱区41位于熔丝结构21下方或下面的与主表面18相邻的半导体材料区域11中。在一些示例中，阱区41具有N型电导性或P型电导性。更具体地讲，阱区41具有与半导体层14的电导类型相反的电导类型。例如，如果半导体层14是N型的，则阱区41可以是P型的。如果半导体层14是P型的，则阱区41可以是N型的。在一些示例中，阱区41是电浮动区域，因为不对阱区41进行直接电接触。换句话说，阱区41中包含的缺陷诸如裂纹通过阱区41与半导体层14之间形成的PN结与半导体材料区域内的其他结构隔离。例如，如果阱区41是P阱并且半导体层14是N型的，则半导体层14将被正向偏置；如果阱区41是N阱并且半导体层14是P型的，则半导体层14将被负向偏置。
阱区41延伸到半导体层14中达到一定深度，该深度通常取决于操作电压、晶体管速度和/或对半导体材料区域11中的其他电压域的隔离。在一些示例中，阱区41延伸到半导体层14中达到约0.09微米至约6.0微米的范围内的深度，其中当阱区41是N型的时，目标为约1.1微米，并且当阱区41是P型的时，目标为约0.7微米。在一些示例中，可使用离子注入、CVD或本领域的普通技术人员已知的其他掺杂技术来形成阱区41。在一些示例中，当阱区41是N型的时，阱区41可使用离子注入来形成，其中注入剂量在约5.0×1011个原子/cm2至约5.0×1013个原子/cm2的范围内，其中目标为约1.0×1013个原子/cm2。在一些示例中，当阱区41是P型的时，阱区41可使用离子注入来形成，其中注入剂量在约5.0×1011个原子/cm2至约5.0×1013个原子/cm2的范围内，其中目标为约6.0×1012个原子/cm2。在一些示例中，阱区41具有大于半导体层14的掺杂物浓度。在一些示例中，至少熔丝主体213位于阱区41的周边内，如图1、图2和图3中大致所示。在实践中发现，阱区41有助于包含熔丝结构21内的任何裂纹并将其与半导体材料区域11的其余部分电隔离，从而改善半导体器件10的良率和可靠性。
在一些示例中，在熔丝结构21上方提供介电区域47、第二介电区域47、层间电介质(ILD)47或介电结构47，如图2和图3所示。介电区域47可包括一种或多种绝缘材料，诸如氧化物(掺杂和/或未掺杂的氧化物)、氮化物、本领域的普通技术人员已知的其他绝缘材料或它们的组合。在一个示例中，介电区域47包括氮化物材料层和掺杂氧化物层。
根据本说明书，在间隙区域215中在介电区域47上方并且在熔丝主体213之上提供一个或多个虚设结构(诸如虚设结构263)。根据本说明书，虚设结构263是辅助结构，其被配置为在编程之前、在编程期间、作为编程的结果而减小熔丝结构21内的应力，和/或最小化任何缺陷对被设置作为半导体器件10的一部分的其他结构的影响。更具体地讲，类似于虚设结构261和虚设结构262，虚设结构263用于将任何裂纹或其他缺陷限制或阻止到虚设结构263周围的区。在一些示例中，虚设结构263包括在平面图中与熔丝主体213横向重叠的板状结构。在一个示例中，虚设结构263与熔丝主体213完全横向重叠。在其他示例中，虚设结构263与虚设结构261和虚设结构262的至少部分横向重叠。在一个示例中，虚设结构263与虚设结构261和虚设结构262两者完全横向重叠，如图1和图2中大致所示。在一些示例中，虚设结构包括金属，诸如铝、铝合金、铜或本领域的普通技术人员已知的其他材料。在一些示例中，虚设结构263可以使用溅射、蒸镀或其他沉积技术形成为半导体器件10的第一金属层或金属1互连方案的一部分。在一些示例中，虚设结构263可以比虚设结构261和虚设结构262宽。在一些示例中，虚设结构261和虚设结构262可完全设置在由虚设结构263的边缘设定的周边内，如图1所示。在其他示例中，虚设结构263可包括多个子结构，诸如矩形形状或其他形状的多个平行条纹结构。在其他示例中，附加虚设结构可被包括在介电区域47上方并与虚设结构263相邻。此类虚设结构可与虚设结构263类似地或不同地取向。
在一些示例中，导电穿孔49或导电通孔49形成于熔丝端子211之上和熔丝端子212之上的介电区域47中。导电通孔49为导电触点31和导电触点32提供分别电连接到熔丝端子211和熔丝端子212的结构通路。在一些示例中，光刻和蚀刻技术可用于形成穿过介电区域47的通孔。然后用导电材料诸如金属填充开口，该导电材料可被平坦化以提供导电通孔49。在一些示例中，金属诸如钨可与阻隔材料诸如钛和/或氮化钛一起使用。也可使用本领域的普通技术人员已知的其他材料。
导电通孔49被设置作为第一熔丝端子211上方的第一通孔图案49A，以及作为第二熔丝端子212上方的第二通孔图案49B。根据本说明书，第二通孔图案49B不同于第一通孔图案49A。在一些示例中，第二通孔图案49B包括在靠近熔丝主体213连接到熔丝端子212的位置的没有导电通孔49的区490。在区490没有导电通孔49的情况下，较大面积的区域被设置作为材料(例如，硅化物金属混合物诸如钴、半导体材料、氧和氮)从其可不间断地迁移穿过熔丝主体213的源。在实践中发现，该特征部有助于减少预编程电阻数据中的偏差，并且减少由于原本将存在的中断而引起的后编程电阻数据中的偏移。除了区490没有导电通孔49之外，其他导电通孔以第一通孔图案49A和第二通孔图案49B布置，以在编程期间跨熔丝端子211和熔丝端子212提供更均匀的电流分布。
应当理解，根据本说明书，熔丝结构可包括本文所述的一个或多个辅助结构或特征部以及其任何组合。
在一个分析中，将具有阱区41以及包括虚设结构261、262和263的熔丝结构21的多个晶圆与具有阱区或不包括任何虚拟特征部的熔丝结构的多个对照晶圆进行比较。以70Ω的标称目标的预编程来测量熔丝电阻。熔丝结构包含多晶硅，其中硅化钴在包括750、775、800和850摄氏度的温度下退火。相对于850摄氏度的样品，15个对照晶圆中的15个对照晶圆具有超过1500Ω的电阻值的熔丝结构，而具有熔丝结构21的15个晶圆中只有1个晶圆具有超过1500Ω的电阻值。这是对现有熔丝结构的显著改善。
图4A为在包括开关401或控制设备401和选择设备402的位熔丝应用中包括熔丝结构21的电路示意图。开关401包括连接到熔丝端子212(例如，阴极端子)的载流电极401A和连接到地的载流电极401B。控制电极401C连接到选择设备，该选择设备在被选择时提供信号以接通开关401。熔丝端子211(例如，阳极端子)连接到偏置源(Vs)，该偏置源在编程操作期间提供给偏置熔丝结构21。在一些示例中，开关401包括金属氧化物半导体场效应晶体管(MOSFET)。在其他示例中，开关410包括双极型晶体管。根据本说明书，在实践中发现，将开关401配置成使得载流电极401A的导电焊盘区域具有与半导体材料区域11的多个衬底触点的大面积，这对向半导体材料区域11提供减小的电阻和热阻是有益的。这在编程期间从熔丝结构21更有效/更快地去除热量以提供淬火效应。这样，编程电路中的电阻减小，使得所施加的大部分能量到达熔合结构21。
图4B为在包括开关401和选择设备402的位熔丝应用中包括熔丝结构21的电路示意图。在本申请中，熔丝端子211(例如，阳极端子)连接到开关401的载流电极401B，并且熔丝端子212(例如，阴极端子)连接到地。在该配置中，熔丝端子211可通过与半导体材料区域11的多个衬底触点的大面积触点连接到地，这对向半导体材料区域11提供减小的电阻和热阻是有益的。这在编程期间从熔丝结构21更有效/更快地去除热量以提供淬火效应。这样，编程电路中的电阻减小，使得所施加的大部分能量到达熔合结构21。
根据所有前述内容，本领域的普通技术人员可确定，在一个示例中，第一虚设结构可具有矩形形状并且以约0.3微米至约0.7微米范围内的边缘到边缘间距与熔丝主体间隔开。在另一个示例中，熔丝主体可包括半导体材料和位于掺杂半导体材料上方的硅化物层。在另一个示例中，硅化物层包含硅化钴、硅化镍或硅化钛。在又一个示例中，第二对扩口部分中的每个扩口部分可相对于熔丝主体具有约30度至约60度的锥度。在另一个实施方案中，第一熔丝端子可电联接到被设置作为半导体材料区域的一部分的开关。
根据所有前述内容，本领域的普通技术人员可确定，在一个示例中，形成具有熔丝结构的半导体器件的方法可包括提供具有第一主表面的半导体材料区域以及在第一主表面上方提供第一介电区域。该方法可包括在第一介电区域上方提供熔丝结构，该熔丝结构包括第一熔丝端子、第二熔丝端子和熔丝主体，该第一熔丝端子位于第一介电区域的第一部分上方，该第二熔丝端子位于第一介电区域的第二部分上方，并且与第一熔丝端子间隔开以提供间隙区域，该熔丝主体位于第一介电区域的第三部分上方，插置在第一熔丝端子与第二熔丝端子之间并且连接到该第一熔丝端子和该第二熔丝端子。该方法可包括在间隙区域中的第一介电区域上方并在熔丝主体的第一侧上提供第一虚设结构，该第一虚设结构与熔丝主体、第一熔丝端子和第二熔丝端子间隔开并且电隔离。
在另一个示例中，该方法还可包括提供位于间隙区域中的第一介电区域上方并位于熔丝主体的第二侧上的第二虚设结构、第二介电区域、位于间隙区域中的第二介电区域上方的第三虚设结构、或浮动掺杂阱区中的一者或多者，第二虚设结构与熔丝主体、第一熔丝端子和第二熔丝端子间隔开并且电隔离，该第二介电区域位于熔丝主体、第一虚设结构和第二虚设结构上方，第三虚设结构与熔丝主体、第一虚设结构和第二虚设结构重叠，该浮动掺杂阱区位于半导体材料区域中并与第一主表面相邻，其中熔丝主体和第一虚设结构位于浮动掺杂阱区上方。
概括地说，已描述了一种半导体器件及相关方法，该半导体器件和相关方法包括具有一个或多个辅助或虚设结构的熔丝结构，该一个或多个辅助或虚设结构被配置为减少缺陷(诸如裂纹和/或空隙)的影响和/或包含缺陷的结果。在一些示例中，熔丝结构包括由熔丝主体连接的一对熔丝端子。熔丝主体可包括半导体材料和硅化物材料。在一些示例中，将辅助结构诸如虚设结构设置成与熔丝主体相邻但与其分开。在其他示例中，将虚设结构布置在熔丝主体的相对的两侧上。在一些示例中，将虚设结构设置在由熔丝端子限定的外围边界内。在另外的示例中，将虚设结构设置成与熔丝主体横向重叠并且可通过介电结构与熔丝主体分开。在另外的实施方案中，熔丝主体的一个或多个端部可包括扩口部分，其中熔丝主体与熔丝端子相交。在其他示例中，阴极熔丝端子的至少一部分不设置有接触结构以增强编程期间的材料迁移/转移。在另一个示例中，在熔丝结构的至少熔丝主体下方的半导体材料区域内提供掺杂阱结构。此外，阱区可设置在熔丝端子的至少部分下方。通过实验观察到这些特征部以减少裂纹和空隙的存在和/或减少/包含裂纹和空隙的影响，从而改善使用熔丝结构(诸如eFUSE结构)的半导体产品的良率(例如，减少电阻数据的偏差)和可靠性。
尽管结合具体的示例性步骤和示例性实施方案描述了本发明的主题，但前述附图及其描述仅描绘主题的典型示例，因此不应被视作限制主题的范围。类似地设想了其他示例和排列。例如，可在熔丝结构上方和/或下方的其他互连层中添加附加辅助结构。很明显，许多设想的替代方案和变型形式诸如描述的那些替代方案和变型形式对本领域技术人员来说将是显而易见的。
如下文的权利要求所反映，本发明的各方面具有的特征可少于前文公开的单个示例的所有特征。所以，下文表述的权利要求据此明确地并入具体实施方式中，其中每项权利要求本身都代表本发明的独立示例。此外，尽管本文描述的一些示例包含其他示例中包含的一些特征，却未包含其中包含的其他特征，但本领域的技术人员应当理解，不同示例的特征的组合意在属于本发明的范围，而且意在形成不同的示例。

Claims (10)

1.一种半导体器件，所述半导体器件具有熔丝结构，所述半导体器件包括：
半导体材料区域，所述半导体材料区域具有第一主表面；
位于所述第一主表面上方的第一介电区域；
位于所述第一介电区域的第一部分上方的第一熔丝端子；
第二熔丝端子，所述第二熔丝端子位于所述第一介电区域的第二部分上方，并且与所述第一熔丝端子间隔开以提供间隙区域；
熔丝主体，所述熔丝主体位于所述第一介电区域的第三部分上方，插置在所述第一熔丝端子与所述第二熔丝端子之间并且连接到所述第一熔丝端子和所述第二熔丝端子；和
第一虚设结构，所述第一虚设结构位于所述熔丝主体的第一侧上的所述间隙区域中的所述第一介电区域上方，所述第一虚设结构与所述熔丝主体、所述第一熔丝端子和所述第二熔丝端子间隔开并且电隔离。
2.根据权利要求1所述的器件，还包括：
位于所述熔丝主体和所述第一虚设结构上方的第二介电区域；和
位于所述间隙区域中的所述第二介电区域上方的第二虚设结构，所述第二虚设结构与所述熔丝主体重叠。
3.根据权利要求1所述的器件，还包括以下项中的一项或多项：
第二虚设结构，所述第二虚设结构位于所述熔丝主体的第二侧上的所述间隙区域中的所述第一介电区域上方，所述第二虚设结构与所述熔丝主体、所述第一熔丝端子和所述第二熔丝端子间隔开并且电隔离；或
浮动掺杂阱区，所述浮动掺杂阱区位于所述半导体材料区域中并与所述第一主表面相邻，其中所述熔丝主体和所述第一虚设结构位于所述浮动掺杂阱区上方。
4.根据权利要求1所述的器件，其中所述熔丝主体包括：
第一熔丝主体端，所述第一熔丝主体端连接到所述第一熔丝端子；
第二熔丝主体端，所述第二熔丝主体端连接到所述第二熔丝端子；
第一对扩口部分，所述第一对扩口部分设置在所述熔丝主体的靠近所述第一熔丝主体端的相对侧上，使得所述熔丝主体在靠近所述熔丝主体连接到所述第一熔丝端子的位置的平面图中变宽；和
第二对扩口部分，所述第二对扩口部分设置在所述熔丝主体的靠近所述第二熔丝主体端的相对侧上，使得所述熔丝主体在靠近所述熔丝主体连接到所述第二熔丝端子的位置的所述平面图中变宽。
5.根据权利要求1所述的器件，还包括：
第二介电区域，所述第二介电区域位于所述第一熔丝端子、所述熔丝主体和所述第二熔丝端子上方；
第一导电通孔，所述第一导电通孔设置在所述第一熔丝端子上方的所述第二介电区域中并且具有第一通孔图案；和
第二导电通孔，所述第二导电通孔设置在所述第二熔丝端子上方的所述第二介电区域中并且具有不同于所述第一通孔图案的第二通孔图案。
6.根据权利要求5所述的器件，其中：
所述第二通孔图案包括靠近所述熔丝主体连接到所述第二熔丝端子的位置的没有通孔的区。
7.一种半导体器件，所述半导体器件具有熔丝结构，所述半导体器件包括：
半导体材料区域，所述半导体材料区域具有第一主表面；
位于所述第一主表面上方的第一介电区域；
位于所述第一介电区域上方的熔丝结构，包括：
位于所述第一介电区域的第一部分上方的第一熔丝端子；
第二熔丝端子，所述第二熔丝端子位于所述第一介电区域的第二部分上方，并且与所述第一熔丝端子间隔开以提供间隙区域；和
熔丝主体，所述熔丝主体位于所述第一介电区域的第三部分上方，插置在所述第一熔丝端子与所述第二熔丝端子之间并且连接到所述第一熔丝端子和所述第二熔丝端子；
第一虚设结构，所述第一虚设结构位于所述熔丝主体的第一侧上的所述间隙区域中的所述第一介电区域上方，所述第一虚设结构与所述熔丝主体、所述第一熔丝端子和所述第二熔丝端子间隔开并且电隔离；和
浮动掺杂阱区，所述浮动掺杂阱区位于所述半导体材料区域中并与所述第一主表面相邻，其中所述熔丝主体和所述第一虚设结构位于所述浮动掺杂阱区上方。
8.根据权利要求7所述的结构，还包括：
位于所述熔丝主体和所述第一虚设结构上方的第二介电区域；和
位于所述间隙区域中的所述第二介电区域上方的第二虚设结构，所述第二虚设结构与所述熔丝主体重叠。
9.根据权利要求7所述的结构，还包括：
第二虚设结构，所述第二虚设结构位于所述熔丝主体的第二侧上的所述间隙区域中的所述第一介电区域上方，所述第二虚设结构与所述熔丝主体、所述第一熔丝端子和所述第二熔丝端子间隔开并且电隔离。
10.根据权利要求7所述的器件，其中所述熔丝主体包括：
第一熔丝主体端，所述第一熔丝主体端连接到所述第一熔丝端子；
第二熔丝主体端，所述第二熔丝主体端连接到所述第二熔丝端子；
第一对扩口部分，所述第一对扩口部分设置在所述熔丝主体的靠近所述第一熔丝主体端的相对侧上，使得所述熔丝主体在靠近所述熔丝主体连接到所述第一熔丝端子的位置的平面图中变宽；和
第二对扩口部分，所述第二对扩口部分设置在所述熔丝主体的靠近所述第二熔丝主体端的相对侧上，使得所述熔丝主体在靠近所述熔丝主体连接到所述第二熔丝端子的位置的所述平面图中变宽。
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