CN112563328A - 半导体结构 - Google Patents

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layer
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游力蓁
张家豪
庄正吉
林佑明
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

在此提供一种半导体结构。此半导体结构包括设置于半导体基板上的金属栅极结构，设置于金属栅极结构的多个侧壁上的多个栅极间隔物，以及设置于金属栅极结构上的栅极接触。此半导体结构还包括设置于多个栅极间隔物上的蚀刻停止层，以及相邻于多个栅极间隔物的极/漏极接触，其中由蚀刻停止层所定义的源极/漏极接触的顶部部分比由多个栅极间隔物所定义的源极/漏极接触的底部部分窄。

Description

半导体结构
技术领域
本发明实施例涉及一种半导体结构，且特别涉及一种具有接触部件的半导体结构及其制造方法。
背景技术
半导体集成电路工业已经历快速成长。集成电路的材料和设计方面的技术进步已经产生了数代的集成电路，其中每一代都比上一代具有更小且更复杂的电路。在集成电路的发展过程中，随着几何尺寸(亦即，利用工艺所能够制造的最小装置尺寸或线宽)的降低，功能密度(functional density，亦即，每一芯片面积中内连接的装置数量)已普遍增加。尺寸缩减的工艺具有提升生产效率及降低相关成本的优点。然而，随着如此的尺寸缩减，加工与制造集成电路的复杂性也随之增加。
举例而言，随着部件尺寸的不断减小，垂直内连线的制造变得更具挑战性。在一实施例中，当减小总体部件尺寸时，金属栅极接触与相邻的源极/漏极接触之间的分隔距离可能会收缩。由于这个原因及其他原因，需要改进在集成电路中形成这些部件的方法。
发明内容
本发明的一实施例是公开一种半导体结构，包括：金属栅极结构，设置于半导体基板上；栅极间隔物，设置于金属栅极结构的侧壁上；栅极接触，设置于金属栅极结构上；源极/漏极部件，相邻于栅极间隔物；介电层，设置于栅极间隔物的侧壁上；以及源极/漏极接触，设置于源极/漏极部件上，其中源极/漏极接触包括第一金属层设置于源极/漏极部件上，以及第二金属层设置于第一金属层上，其中第一金属层的侧壁接触栅极间隔物，且其中第二金属层的侧壁通过介电层而与栅极间隔物隔开。
本发明的一实施例是公开一种半导体结构，包括：金属栅极结构，设置于半导体基板上；多个栅极间隔物，设置于金属栅极结构的多个侧壁上；栅极接触，设置于金属栅极结构上；蚀刻停止层，设置于多个栅极间隔物上；以及源极/漏极接触，相邻于多个栅极间隔物，其中由蚀刻停止层所定义的源极/漏极接触的顶部部分比由多个栅极间隔物所定义的源极/漏极接触的底部部分窄。
本发明的一实施例是公开一种半导体装置的形成方法，包括：提供半导体结构，其中半导体结构具有金属栅极结构，多个栅极间隔物设置于金属栅极结构的多个侧壁上，以及源极/漏极部件相邻于多个栅极间隔物；形成第一金属层于源极/漏极部件上且位于多个栅极间隔物之间；凹陷化第一金属层以形成沟槽；形成介电层于沟槽的多个侧壁上；形成第二金属层于沟槽中的第一金属层上，其中第二金属层的多个侧壁是由介电层所定义；形成层间介电层于第二金属层上；以及形成接触部件于层间介电层中，以接触金属栅极结构。
附图说明
依据以下的详细说明并配合说明书附图做完整公开。应注意的是，依据本产业的一般作业，图示并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。
图1是依据本公开的一些实施例的制造半导体装置的方法的流程图。
图2是依据本公开的一些实施例的半导体装置的一实施例的透视立体示意图。
图3、4、5、6、7、8、9、10、11、12A、12B、13、14A、14B、15A、15B、15C、15D、16A、16B及16C是依据本公开的一些实施例的图2的半导体装置的一实施例沿着剖线AA’在图1的方法的一实施例的各个中间步骤的剖面示意图。
附图标记说明：
100：方法
102：操作步骤
104：操作步骤
106：操作步骤
108：操作步骤
110：操作步骤
112：操作步骤
114：操作步骤
116：操作步骤
118：操作步骤
120：操作步骤
200：装置
202：基板
204：三维主动区域(鳍片)
208：隔离结构
210：高介电常数金属栅极结构
212：栅极间隔物
214：源极/漏极部件
218：层间介电层
220：导电层
224：导电层
228：源极/漏极接触
230：沟槽
232：介电层
234：沟槽
240：沟槽
242：蚀刻停止层
244：蚀刻停止层
250：层间介电层
260：掩模元件
262：沟槽
264：掩模元件
266：沟槽
270：导电材料
272：栅极接触
274：导孔接触
d：间隔距离
D：间隔距离
H1：高度
H2：高度
S1：隔离视窗
S2：隔离视窗
T1：厚度
T2：厚度
W1：宽度
W2：宽度
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本公开的不同部件(feature)。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本说明书叙述了一第一部件形成于一第二部件之上或上方，即表示其可能包含上述第一部件与上述第二部件是直接接触的实施例，亦可能包含了有额外的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可能未直接接触的实施例。另外，以下公开的不同范例可能重复使用相同的参照符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
再者，以下公开的不同范例可能重复使用相同的参照符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。此外，在本公开的下文中，所谓一个部件形成于、连接到及/或耦合到另一个部件上，可以包括这些部件形成为直接接触的实施方式，并且还可以包括形成额外的部件于这些部件之间，而使这些部件可能不直接接触的实施方式。此外，其与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，为了便于描述附图中一个元件或部件与另一个(些)元件或部件之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含部件的装置的不同方位。装置能够以其他方式定向(旋转90度或其他方向)，并且本文中所使用的空间相关用词可以同样地被相应地解释。此外，当使用“大约”、“近似于”或其他类似的用语等描述一个数值或一个数值范围时，此术语旨在涵盖在包括所述数值的合理范围内的数字，例如在所述数值的+/-10％，或是本技术领域中技术人员所理解的其他数值。举例而言，技术用语“大约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本公开基本上涉及半导体装置，更具体而言，涉及场效晶体管(field-effecttransistors,FETs)，例如，平面式晶体管或三维鳍式场效晶体管(fin-like FETs,FinFETs)。本公开的目的是提供垂直内连线部件(例如，导孔接触部件)，以连接装置级接触部件(例如，源极/漏极接触、金属闸及堆叠等)与半导体装置中的其他内连线部件。
在场效晶体管的制造中，通常会先实施光刻图案化工艺以形成接触沟槽(或接触孔)于装置级部件(例如，金属栅极堆叠、源极/漏极部件等)上，之后再沉积导电材料于此接触沟槽中，以形成金属栅极接触或源极/漏极(S/D)接触。通常会在金属栅极接触与相邻的源极/漏极接触之间提供介电结构(例如，栅极间隔物)，以避免在装置操作期间发生短路。然而，随着装置尺寸的持续缩小，相邻金属栅极接触与源极/漏极接触之间的间隔距离也缩小到接近光刻设备的加工极限的值，因而降低了光刻图案化工艺所允许的误差范围。在某些情况下，与光刻工艺相关的潜在覆盖误差(overlay error)可能会无意间导致金属栅极接触朝向源极/漏极接触偏移，因而进一步减小间隔距离，并且发生接触部件之间可能短路的风险。由于这些原因及其他原因，期望改进用于形成金属栅极接触的方法，特别是用于确保在场效晶体管制造过程中金属栅极接触与相邻的源极/漏极接触之间能够有足够的间隔距离。
图1示出了依据本公开的一些实施例的用于形成半导体装置200的方法100的实施例。方法100仅是示例，并非用以限定本公开，本公开的保护范围应以权利要求所明确记载的内容为准。对于此方法的其他实施例，可以在方法100之前、之间及之后提供额外的操作步骤，并且可以移动、替换或省略所述的一些操作步骤。下文结合图2至图16C描述方法100，其中图2至图16C示出了在方法100的中间步骤期间的半导体装置200的一部分。图3至图16C是沿着图2中的虚线AA’所绘制的装置200的剖面示意图。装置200可以是在集成电路或其一部分的工艺期间所制造的中间装置，其可包括静态随机存取存储器(SRAM)及/或其他逻辑电路，无源元件(例如，电阻、电容及电感)以及主动元件，例如，p型场效晶体管(PFETs)、n型场效晶体管(NFETs)、鳍式场效晶体管、金属氧化物半导体场效晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管及/或其他存储器单元。本公开不限于任何特定数量的装置或装置区域，或任何特定的装置配置。举例而言，虽然所示出的装置200是三维鳍式场效晶体管装置，但是本公开亦可提供用于制造平面式场效晶体管装置的实施例。
请参照图2及图3，在操作步骤102，方法100提供一种包括基板202的装置200，此基板202具有设置在其上的三维主动区域204(以下称为鳍片204)。装置200进一步包括设置在鳍片204上的高介电常数金属栅极(high-k metal gate,HKMG)结构210；设置在高介电常数金属栅极结构210的侧壁上的栅极间隔物212；设置在鳍片204上的源极/漏极部件214；设置在基板202上且用以隔离装置200的各个元件的隔离结构208；以及设置在隔离结构208与源极/漏极部件214上的层间介电(ILD)层218。如图2所示出，在装置200中存在两个鳍片204。然而，为了使说明更加清楚，将参考这两个鳍片204之中的一者而讨论本公开的方法；当然，本公开同样适用于这两个鳍片204之中的另一者。
基板202可包括元素(单元素)半导体，例如，硅、锗及/或其他合适的材料；化合物半导体，例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟及/或其他合适的材料；合金半导体，例如，硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、砷磷化铟镓(GaInAsP)及/或其他合适的材料。基板202可以是具有均匀成分的单层材料。此外，基板202可以包括具有适合于集成电路装置制造的相似或不同成分的多个材料层。在一实施例中，基板202可以是绝缘体上覆硅(silicon-on-insulator,SOI)基板，其具有形成在氧化硅层上的硅层。在另一实施例中，基板202可以包括导电层、半导体层、介电层、其他层或上述的组合。
在基板202包括场效晶体管的一些实施例中，在基板202之中或之上形成各种掺杂区域，例如，源极/漏极区域。取决于设计需求，可使用n型掺质(例如，磷或砷)及/或p型掺质(例如硼)对掺杂区域进行掺杂。掺杂区域可直接形成在基板202上，例如，以p型井结构、n型井结构、双重井(dual-well)结构或凸起结构的形态。可通过布植掺质原子、原位掺杂的外延成长及/或其他合适的技术，而形成掺杂区域。
仍请参照图2及图3，鳍片204可适合于形成p型或n型鳍式场效晶体管。可使用包括光刻(photolithography)工艺及蚀刻工艺的合适工艺而制造鳍片204。光刻工艺包括在基板202上形成光刻胶层(光刻胶)，将此光刻胶于一图案下曝光，进行曝光后烘烤(post-exposure bake)工艺，以及显影此光刻胶，以形成包括此光刻胶的掩模元件(未示出)。然后，将掩模元件可用于蚀刻凹口到基板202之中，而在基板202上留下鳍片204。蚀刻工艺可包括干式蚀刻、湿式蚀刻、反应性离子蚀刻(RIE)及/或其他合适的工艺。
用于形成鳍片204的方法的许多其他实施例可能是合适的。举例而言，可通过双重图案化(double-patterning)工艺或多重图案化(multiple-patterning)工艺而图案化鳍片204。一般而言，双重图案化工艺或多重图案化工艺是结合光刻与自对准工艺，而允许创造具有较小节距的图案，例如，其节距小于使用单一直接光刻工艺所能够得到的节距。举例而言，在一实施例中，形成牺牲层于基板之上，并使用光刻工艺对牺牲层进行图案化。使用自对准工艺，而形成间隔物于经过图案化的牺牲层旁。移除牺牲层，之后可使用其余的间隔物或心轴(mandrel)以将鳍片图案化。
隔离结构208可包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fluoride-doped silicate glass,FSG)、低介电常数(low-k)介电材料及/或其他合适的材料。隔离结构208可包括浅沟槽隔离(STI)部件。在一实施例中，在鳍片204的形成期间，通过在基板202中蚀刻沟槽，以形成隔离结构208。然后，可通过沉积工艺，使用上述的隔离材料填充沟槽，之后进行化学机械平坦化/研磨(chemical mechanical planarization/polishing,CMP)工艺。其他隔离结构，例如，场氧化物(field oxide)、硅局部氧化(local oxidation ofsilicon,LOCOS)及/或其他合适的结构，也可以作为隔离结构208。此外，隔离结构208可包括多层结构，例如，具有一层或多层热氧化物衬层的多层结构。可通过任何合适的方法沉积隔离结构208，例如，化学气相沉积(CVD)、流动式化学气相沉积(flowable CVD,FCVD)、旋转涂布玻璃(spin-on-glass,SOG)、其他合适的方法或上述的组合。
仍请参照图2及图3，装置200包括设置于鳍片204上的源极/漏极部件214，每一个源极/漏极部件214被设置为相邻于高介电常数金属栅极结构210。可通过任何合适的技术形成源极/漏极部件214，例如，蚀刻工艺，随后进行一次或多次的外延成长工艺。在一实例中，进行一次或多次的蚀刻工艺，以移除鳍片204的一部分而在其中形成凹口(未示出)。可进行清洁工艺，而使用氢氟酸(HF)溶液或其他合适的溶液清洁凹口。随后，进行一次或多次的外延成长工艺，以在凹口中成长外延源极/漏极部件。每个源极/漏极部件214可适合于形成p型鳍式场效晶体管装置(例如，p型外延材料)或n型鳍式场效晶体管装置(例如，n型外延材料)。此p型外延材料可包括一个或多个硅锗的外延层(epi SiGe)，其掺杂有p型掺质，例如，硼、锗，铟及/或其他p型掺质。此n型外延材料可包括一个或多个硅的外延层(epi Si)或硅碳的外延层(epi SiC)，其掺杂有n型掺质，例如，砷、磷及/或其他n型掺质。
装置200进一步包括高介电常数金属栅极结构210设置于鳍片204的一部分上，使得高介电常数金属栅极结构210插入源极/漏极部件214之间。高介电常数金属栅极结构210包括设置于鳍片204上的高介电常数介电层(亦即，其介电常数大于氧化硅的约为3.9的介电常数，未描述)，以及设置于高介电常数介电层上的金属栅极电极(未示出)。金属栅极电极可进一步包括设置在高介电常数介电层上的至少一个功函数金属层，以及位于其上方的块材(bulk)导电层。功函数金属层可为p型功函数金属层或n型功函数金属层。例示的功函数材料包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、硅化锆(ZrSi2)、硅化钼(MoSi2)、硅化钽(TaSi2)、硅化镍(NiSi2)、钛(Ti)、铝化钽(TaAl)、碳化铝钽(TaAlC)、氮化铝钛(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、其他合适的功函数材料或上述的组合。块材导电层可包括铜(Cu)、钨(W)、铝(Al)、钴(Co)、其他合适的材料或上述的组合。高介电常数金属栅极结构210可进一步包括许多其他层(未示出)，例如，界面层，其设置在鳍片204与高介电常数介电层之间，硬掩模层、盖层、阻障层、其他合适的层或上述的组合。可通过任何合适的方法沉积高介电常数金属栅极结构210的各个层，例如，化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积、物理气相沉积(PVD)、电镀、其他合适的方法或上述的组合。可进行研磨工艺，例如，化学机械研磨工艺，以从高介电常数金属栅极结构210的顶表面移除多余的材料，而平坦化装置200的顶表面。
装置200进一步包括设置于高介电常数金属栅极结构210的侧壁上的栅极间隔物212。栅极间隔物212可包括介电材料，例如，含氧材料(例如，氧化硅、碳氧化硅(siliconoxycarbide)、氧化铝、氮氧化铝(aluminum oxynitride)、氧化铪、氧化钛、氧化铝铪(zirconium aluminum oxide)、氧化锌、氧化钽、氧化镧、氧化钇、氧碳氮化硅(siliconoxycarbonitride)等)、含氮材料(例如，碳氮化钽(tantalum carbonitride)、氮化硅、氮化锆、碳氮化硅(silicon carbonitride)等)、含硅材料(例如，硅化铪(hafnium silicide)、硅、硅化锆(zirconium silicide)等)、其他合适的材料或上述的组合。栅极间隔物212可以是单层结构或多层结构。值得注意的是，栅极间隔物212的成分不同于周围的介电元件的成分，使得在后续的蚀刻工艺期间，栅极间隔物212与周围的介电元件之间可能存在蚀刻选择性。可先在装置200上方毯覆式地沉积间隔物材料，然后进行非等向性蚀刻工艺，以移除部分之间隔物材料，借此而形成栅极间隔物212于虚设栅极结构的侧壁上。
在一些实施例中，在制造装置200的其他元件(例如，源极/漏极部件214)之后形成高介电常数金属栅极结构210。如此的工艺通常称为栅极替换工艺(gate replacementprocess)，其包括形成虚设栅极结构(未示出)作为高介电常数金属栅极结构210的占位结构；形成源极/漏极部件214；形成层间介电层218(以及视情况而形成的接触蚀刻停止层)于虚设栅极结构和源极/漏极部件214上；通过例如，化学机械研磨工艺平坦化层间介电层218，以暴露虚设栅极结构的顶表面；移除位于层间介电层218中的虚设栅极，以形成暴露鳍片204的通道区域的沟槽；以及形成高介电常数金属栅极结构210于此沟槽中，以完成栅极替换工艺。在一些实施例中，层间介电层218包括介电材料，例如，四乙氧基硅烷(tetraethylorthosilicate,TEOS)、氧化硅、低介电常数介电材料、经过掺杂的氧化硅，例如，硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、磷硅酸盐玻璃(phosphosilicate glass,PSG)、氟掺杂的硅酸盐玻璃、硼掺杂硅玻璃(boron dopedsilicon glass,BSG)、其他合适的介电材料或上述的组合。The层间介电层218可包括具有多种介电材料的多层结构，并且可通过沉积工艺而形成，例如，化学气相沉积、流动式化学气相沉积、旋转涂布玻璃、其他合适的方法或上述的组合。接触蚀刻停止层(contact etch-stop layer,CESL)可包括氮化硅、氮氧化硅、具有氧或碳元素的氮化硅、其他合适的材料或上述的组合，并且可通过化学气相沉积、物理气相沉积、原子层沉积、其他合适的方法或上述的组合而形成。
请参照图4到图6，在操作步骤104，方法100形成介电层232于高介电常数金属栅极结构210之上。请参照图4，方法100首先移除部分的高介电常数金属栅极结构210，以形成沟槽230。在一些实施例中，方法100进行蚀刻工艺，例如，干式蚀刻工艺，以形成沟槽230。此蚀刻工艺相对于层间介电层218选择性地移除高介电常数金属栅极结构210，使得层间介电层218不被蚀刻或实质上不被蚀刻。在一些实施例中，如本文所述，在操作步骤104期间，可移除栅极间隔物212的顶部部分。
请参照图5到图6，之后，方法100形成介电层232于沟槽230中。在本实施例中，请参照图5，方法100通过合适的方法沉积介电材料，例如，化学气相沉积、原子层沉积、流动式化学气相沉积、物理气相沉积、其他合适的方法或上述的组合。介电层232可包括任何合适的材料，例如，含氧材料(例如，氧化硅、碳氧化硅(silicon oxycarbide)、氧化铝、氮氧化铝(aluminum oxynitride)、氧化铪、氧化钛、氧化铝铪(zirconium aluminum oxide)、氧化锌、氧化钽、氧化镧、氧化钇、氧碳氮化硅(silicon oxycarbonitride)等)、含氮材料(例如，碳氮化钽(tantalum carbonitride)、氮化硅、氮化锆、碳氮化硅(silicon carbonitride)等)、含硅材料(例如，硅化铪(hafnium silicide)、硅、硅化锆(zirconium silicide)等)、其他合适的材料或上述的组合。之后，请参照图6，方法100使用合适的方法(例如，化学机械研磨工艺)平坦化装置200的顶表面，以暴露层间介电层218的顶表面。如此一来，设置于高介电常数金属栅极结构210上的介电层232的每一个部分被配置为具有“T”形，且其顶部部分设置在栅极间隔物212上方。换句话说，介电层232与栅极间隔物212自对准。在一些实施例中，方法100省略了形成介电层232的步骤，并且直接从操作步骤102进行到操作步骤106。
请参照图7到图9，在操作步骤106，方法100形成导电层220于源极/漏极部件214之上。请参照图7，方法100移除设置在源极/漏极部件214上的层间介电层218的部分，以形成沟槽234。方法100可实施任何合适的蚀刻工艺(例如，干式蚀刻、湿式蚀刻及/或反应性离子蚀刻)，以形成沟槽234。在一些实施例中，蚀刻工艺是干式蚀刻工艺，其采用一种或多种蚀刻剂，例如，含氟气体(例如，六氟丁二烯(C4F6)、全氟甲烷(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)及/或全氟乙烷(C2F6))、氧气、氢气、其他合适的气体或上述的组合。在此所描述的实施例中，蚀刻工艺采用六氟丁二烯(C4F6)、氧气及氢气的混合物作为蚀刻剂。
之后，方法100可形成硅化物层(未示出)于源极/漏极部件214上。在一些实施例中，硅化物层包括金属硅化物，例如，硅化镍(nickel silicide)、硅化钴(cobaltsilicide)、硅化钨(tungsten silicide)、硅化钽(tantalum silicide)、硅化钛(titaniumsilicide)、硅化铂(platinum silicide)、硅化铒(erbium silicide)、硅化钯(palladiumsilicide)、其他合适的硅化物或上述的组合。可通过沉积工艺形成硅化物层，例如，化学气相沉积、原子层沉积、物理气相沉积、其他合适的工艺或上述的组合。举例而言，可沉积金属层(例如，镍)于源极/漏极部件214上。然后，对装置200进行退火以允许此金属层与源极/漏极部件214的半导体材料进行反应。之后，移除未反应的金属层，而留下硅化物层于源极/漏极部件214上。可替代地，可通过任何合适的沉积方法直接形成硅化物层于源极/漏极部件214上，例如，化学气相沉积、原子层沉积、物理气相沉积、其他合适的方法或上述的组合。
请参照图8，之后，方法100沉积导电层220于沟槽234中及部分的介电层232上方。导电层220可包括任何合适的材料，例如，钨(W)、钴(Co)、钌(Ru)、铜(Cu)、钽(Ta)、钛(Ti)、铝(Al)、钼(Mo)、其他合适的导电材料或上述的组合。可通过任何合适的方法沉积导电层220，例如，化学气相沉积、物理气相沉积、原子层沉积、电镀、其他合适的方法或上述的组合。在一些实施例中，取决于材料的特定选择，在沉积导电层220之前，方法100先在沟槽234中形成阻障层(未示出)，以防止导电层220的任何扩散。之后，请参照图9，方法100使用合适的方法(例如，化学机械研磨工艺)平坦化装置200的顶表面，以形成导电层220于源极/漏极部件214上。在一些实施例中，通过化学机械研磨工艺移除形成于介电层232上方的导电层220的部分，使得导电层220的顶表面实质上与介电层232的顶表面齐平。
请参照图10，在操作步骤108，方法100移除导电层220的一部分以形成沟槽240。在本实施例中，方法100通过实施交替的氧化与蚀刻工艺的循环而形成沟槽240。在一些实施例中，将导电层220暴露于化学试剂(例如，硫酸)中，其被配置为氧化导电层220的顶部部分。之后，将导电层220暴露于蚀刻剂(例如，经过稀释的氢氟酸(DHF)、经过稀释的臭氧及/或其他合适的蚀刻剂)中，其配置为从导电层220移除经过氧化的顶部部分。在一些实施例中，方法100重复操作步骤108，直到达到所需量的导电层220保留在源极/漏极部件214上方。值得注意的是，本公开并未限制所移除的导电层220的量，只要在进行操作步骤108之后导电层220的高度H2大于0nm就好，亦即，导电层220并未被操作步骤108完全移除。在本实施例中，H2是导电层220的高度H1(示出于图9中)的大约5％到大约95％。考虑到蚀刻工艺的工艺变异性，如果目标H2小于H1的大约5％，则可能会完全移除导电层220，且后续形成于沟槽240中的蚀刻停止层(etch-stop layer,ESL；例如，蚀刻停止层242)可能会接触源极/漏极部件214的顶表面，因而限制了所得到的源极/漏极接触与源极/漏极部件214之间的接触面积。另一方面，如果目标H2大于在H1的大约95％，则有可能没有移除足够数量的导电层220以容纳后续形成于沟槽240中的层。
请参照图11，在操作步骤110，方法100沉积蚀刻停止层242于装置200之上。值得注意的是，蚀刻停止层242被选择性地沉积在装置200的介电部件(亦即，栅极间隔物212及介电层232)上。换句话说，蚀刻停止层242化学生长装置200的暴露出的介电材料的表面上，而不是(或实质上不是)生长在包括金属的导电层220的表面上。在一些实施例中，方法100在原子层沉积工艺中沉积蚀刻停止层242，在此工艺中以循环方式施加用于形成蚀刻停止层242的前驱物，且所得到的蚀刻停止层242选择性地形成于装置200的介电部件上。在本实施例中，可通过调整在原子层沉积工艺期间在沉积室中进行的沉积循环的次数，以控制ESL242的尺寸。蚀刻停止层242可以包括任何合适的材料，例如含氧材料(例如，氧化硅、碳氧化硅(silicon oxycarbide)、氧化铝、氮氧化铝(aluminum oxynitride)、氧化铪、氧化钛、氧化铝铪(zirconium aluminum oxide)、氧化锌、氧化钽、氧化镧、氧化钇、氧碳氮化硅(silicon oxycarbonitride)等)、含氮材料(例如，碳氮化钽(tantalum carbonitride)、氮化硅、氮化锆、碳氮化硅(silicon carbonitride)等)、含硅材料(例如，硅化铪(hafniumsilicide)、硅、硅化锆(zirconium silicide)等)、其他合适的材料或上述的组合。值得注意的是，蚀刻停止层242的成分被选择为明显不同于介电层232及栅极间隔物212的成分，以确保在后续的处理步骤期间这些层之间具有足够的蚀刻选择性。在一个如此的实施例中，蚀刻停止层242、介电层232及栅极间隔物212可包括含铝材料(例如，氧化铝)、含氮材料(例如，氮化硅)及含碳材料(例如，碳氧化硅)。
在一些实施例中，蚀刻停止层242的尺寸可通过形成在介电层232上的部分的厚度T1与形成在沟槽240的侧壁上的部分的厚度T2来表示。值得注意的是，由于当前驱物气体分子在沉积工艺中到达不同表面时(例如，在诸如介电层232的水平表面上或在沟槽240中的垂直侧壁表面上)的动力学差异，T1可以不同于T2。在一些实施例中，T1大于T2，且T2相对于T1的比率为大约1：5至大约3：5。在其他实施例中，随着沉积室的温度及/或压力降低，T2相对于T1的比率降低。在一些实施例中，T1可为约5nm至约10nm，且T2为约2nm至约3nm；当然，本实施例并不限于这些尺寸。
仍请参照图11，在沉积蚀刻停止层242之后，沟槽240的顶部部分由宽度W2所定义，此宽度W2是导电层220的宽度W1与T2的两倍的差，如本图所示出。换句话说，W2＝W1–2*T2。在一些实施例中，W2是W1的至少0.5倍，使得在每个沟槽240中保留足够的开口，以容纳在导电层220上方的后续形成的导电层224(如图13所示出且将在下文中讨论)。如果W2小于W1的约0.5倍，则后续形成的源极/漏极接触与导孔接触部件(via contact feature)之间的接触面积将减小，因而损害或降低装置200的整体效能。在一些实施例中，W1为大约15nm至大约20nm。因此，蚀刻停止层242的存在扩大了后续形成的导电层224(作为源极/漏极接触的一部分)与后续形成于高介电常数金属栅极结构210上方的相邻栅极接触之间的间隔距离，进而对于在形成栅极接触时发生的任何意外误差(例如，光刻重叠误差(lithographicoverlay error))，提供栅极接触与源极/漏极接触之间更大的隔离视窗。
请参照图12A及图12B，在操作步骤112，方法100对导电层220的顶表面进行清洁工艺，以移除可能对导电层220的接触电阻造成负面影响的任何氧化物层。在一些实施例中，方法100在干式蚀刻工艺中使用合适的蚀刻剂(例如，基于氟的气体(例如，全氟甲烷(CF4)、六氟化钨(WF6))、惰性气体(例如，氩气(Ar)、氦气(He))及/或其他合适的气体)移除位于导电层220的顶表面处的任何原生(native)金属氧化物层。在一些实施例中，可通过将蚀刻剂的流速调整为约4sccm至约200sccm，将腔室压力调整为约1mTorr至约100mTorr，将等离子体的功率调整为约50W至约250W，而调节氧化物层的移除；当然，本实施例并不限于这些工艺条件。
在一些实施例中，如图12A及图12B所示出，方法100继续进行移除导电层220的顶部部分，同时实质上适当地保留蚀刻停止层242。换句话说，在沟槽240中的蚀刻停止层242的底部部分与导电层220的顶表面之间的间隔距离T3大于0。本公开并未限制T3的具体尺寸，只要其能够没有完全延伸到源极/漏极部件214而使得蚀刻停止层242与源极/漏极部件214接触，如此将不经意地减小后续形成的导电层224与源极/漏极部件214之间的接触面积(并且增加接触电阻)。换句话说，T3小于H1和H2之间的差值(参照图10)。在一些实施例中，T3小于约50nm但大于0。换句话说，在操作步骤112，方法100将沟槽240垂直地朝向基板202延伸且跨过导电层220的宽度W1而横向地延伸，因而将沟槽240转换成倒置的T形构造。此倒置的T形构造扩大导电层220与后续形成于其上的导电层(例如，导电层224)之间的接触面积，因而降低源极/漏极接触与源极/漏极部件214之间的接触电阻。
在本实施例中，方法100以与上述关于操作步骤108所描述的工艺相似的工艺而移除导电层220的顶部部分。简而言之，方法100以循环的方式进行一系列的氧化与蚀刻工艺，使得每一个循环被配置为移除导电层220的一部分。T3的值可由方法100进行的循环次数而决定。值得注意的是，移除导电层220的顶部部分扩大了导电层220与后续形成的导电(或金属)层之间的接触区域，而减小了两者之间的接触电阻，因而改善了装置效能。此外，请参照图12B，在操作步骤112，在进行清洁工艺之后方法100可省略蚀刻工艺，使得沟槽240中的蚀刻停止层242的底部部分与导电层220的顶表面接触。换句话说，T3大约为0。应可理解的是图12A及图12B所示出的配置同样适用于方法100的后续操作。然而，为了使说明更加清楚，在下文中，方法100将依据图12A所示出的实施例进行讨论。
请参照图13，在操作步骤114，方法100沉积导电层224于装置200之上，而填充沟槽240。在本实施例中，部分的导电层224沉积于蚀刻停止层242的顶部部分上。导电层224包括钨(W)、钴(Co)、钌(Ru)、钼(Mo)或上述的组合。在一些实施例中，导电层224包括与或上述的242直接接触的单一材料。在一些实施例中，导电层224包括多层结构。在一些实施例中，导电层224可与导电层220相同，或者替代地，导电层224可与导电层220不同。在一些实施例中，导电层224不含铜。值得注意的是，虽然用于形成导电层220的导电层220的一些实施例可包括如上所述而先形成阻障层，但是，在其他实施例中，导电层224可以直接沉积于导电层220上，而不需要任何阻障层，因而降低了整个制造过程的复杂性及成本。此外，在一些实施例中，导电层224的成分可以被选择为具有比导电层220更低的电阻，使得源极/漏极接触(亦即，包括导电层220及224两者)的总电阻可以被降低。在一些实施例中，使用任何合适的方法选择性地沉积导电层224于导电层220上，而不沉积于或实质上不沉积于蚀刻停止层242或栅极间隔物212上，合适的方法包括，例如，化学气相沉积、原子层沉积、电镀或上述的组合。换句话说，导电层224被配置为先与导电层220化学键结及/或成长于其上，然后在其沉积于沟槽240中时化学键结及/或成长于其自身之上，使得导电层224以由下而上的成长图案形成于沟槽240中。在一些实施例中，可通过在低压及/或低温环境中进行沉积工艺，以选择性地形成导电层224，而可以将用于形成导电层224的保温时间(incubation time)调整为实质上有利于某些表面(例如，在导电层220上)而不是其他表面(例如，在蚀刻停止层242或栅极间隔物212上)。值得注意的是，如果以非选择性的方式沉积导电层224，则在沉积工艺中会形成空隙，进而在源极/漏极接触中导入缺陷，如此可能会对装置200的整体效能产生不利的影响。
请参照图14A及图14B，在操作步骤116，方法100使用，例如，化学机械研磨工艺平坦化装置200，以移除部分的导电层224。请参照图14A，方法100从蚀刻停止层242的顶部部分移除导电层224，使得导电层224的顶表面实质上与蚀刻停止层242的顶部部分齐平。此外，请参照图14B，方法100移除蚀刻停止层242的顶部部分，使得导电层224的顶部表面实质上与介电层232的顶表面齐平。换句话说，在本实施例中，蚀刻停止层242的顶部部分可视况保留在装置200中，或是在操作步骤116中通过平坦化工艺将其移除。如本文所述，导电层220及224共同构成源极/漏极接触228，其中导电层224的至少一部分侧壁由蚀刻停止层242所定义。图14A及图14B同样适用于本实施例；然而，为了使说明更加清楚，在下文中方法100将依据图14A所示出的实施例进行讨论。
请参照图15A至图16C，在操作步骤118，方法100经由一系列图案化与沉积工艺，分别形成栅极接触272与导孔接触274于高介电常数金属栅极结构210与源极/漏极接触228之上。请参照图15A，在进行图案化工艺之前，方法100先形成蚀刻停止层244于装置200上，且形成层间介电层250于蚀刻停止层244上。蚀刻停止层244可包括任何合适的材料，例如，含氧材料(例如，氧化硅、碳氧化硅(silicon oxycarbide)、氧化铝、氮氧化铝(aluminumoxynitride)、氧化铪、氧化钛、氧化铝铪(zirconium aluminum oxide)、氧化锌、氧化钽、氧化镧、氧化钇、氧碳氮化硅(silicon oxycarbonitride)等)、含氮材料(例如，碳氮化钽(tantalum carbonitride)、氮化硅、氮化锆、碳氮化硅(silicon carbonitride)等)、含硅材料(例如，硅化铪(hafnium silicide)、硅、硅化锆(zirconium silicide)等)、其他合适的材料或上述的组合。在本实施例中，蚀刻停止层244的成分不同于蚀刻停止层242、介电层232及栅极间隔物212的成分，以确保在后续的处理步骤期间这些层之间具有足够的蚀刻选择性。对于其中蚀刻停止层242的顶部部分保留在装置200中的实施例(例如，图14A中所示出的实施例)，蚀刻停止层244是可视需要而存在的。层间介电层250可相似于层间介电层218，且可通过相似于上述形成层间介电层218的工艺的工艺而形成。之后，方法100形成经过图案化的掩模元件260于装置200上，使得形成于经过图案化的掩模元件260中的沟槽262暴露出装置200的一部分。举例而言，使用经过图案化的掩模元件260作为蚀刻掩模，移除层间介电层250、蚀刻停止层244(及/或蚀刻停止层242)及介电层232的部分，以形成沟槽262，其暴露出一部分的高介电常数金属栅极结构210。经过图案化的掩模元件260可包括光刻胶材料(例如，光刻胶材料)，其通过相似于上述所详细讨论的一系列沉积与光刻工艺而被形成与图案化。之后，使用合适的方法，例如，等离子体灰化(plasma ashing)或光刻胶剥离(resist stripping)，将经过图案化的掩模元件260从装置200移除。
现在请参照图15A至图15C，继续进行方法100，形成掩模元件264于层间介电层250上，进而填充沟槽262。掩模元件264可实质上相似于掩模元件260，且可在如上文所详细讨论的一系列沉积与光刻工艺中被形成。请参照图15C，对掩模元件264进行图案化，以暴露位于沟槽266中的源极/漏极接触228的至少一部分。然后，继续进行方法100，使用经过图案化的掩模元件264作为蚀刻掩模，而移除部分的层间介电层250及蚀刻停止层244。请参照图15D，方法100随后使用任何合适的方法，例如，等离子体灰化或光刻胶剥离，移除过图案化的掩模元件264，以重新打开沟槽262。由于光刻图案化系统在减小的长度等级上工艺限制，在一次光刻工艺中对沟槽262及沟槽266两者进行图案化(亦即，形成并且图案化包括用于沟槽262及沟槽266两者的开口的单一个掩模元件)，可能是不可行的。然而，应注意的是，本公开并未限制形成沟槽262与沟槽266的顺序，且在一些实施例中，沟槽266的形成是视需要而进行的。
现在请参照图16A至图16C，继续进行方法100，通过使用导电材料270分别填充沟槽262与沟槽266，以形成栅极接触272与导孔接触274。导电材料270可包括任何合适的材料，例如，钨(W)、钴(Co)、钌(Ru)、铜(Cu)、钽(Ta)、钛(Ti)、铝(Al)、钼(Mo)、其他合适的导电材料或上述的组合。可通过任何合适的方法沉积导电材料270，例如，化学气相沉积、物理气相沉积、原子层沉积、电镀、其他合适的方法或上述的组合。在一些实施例中，导电材料270包括直接接触层间介电层250的单一材料。在一些实施例中，导电材料270包括多层结构。依据一些实施例，导电材料270可相似于导电层220及/或导电层224。方法100随后可进行化学机械研磨工艺以平坦化装置200并移除任何多余的导电材料270。
在本实施例中，栅极接触272与导孔接触274被配置为使高介电常数金属栅极结构210与源极/漏极接触228内连接到其各自的工艺后端(back-end-of-line,BEOL)部件(例如，导孔、导线等)。在一些实施例中，请参照图16A，栅极接触272延伸穿过层间介电层250、介电层232及蚀刻停止层244，而接触高介电常数金属栅极结构210。在一些实施例中，请参照图16B，栅极接触272延伸穿过层间介电层250、蚀刻停止层244、蚀刻停止层242及介电层232，而接触高介电常数金属栅极结构210。在一些实施例中，请参照图16C，蚀刻停止层242的底部部分的侧壁与源极/漏极接触228的导电层220接触。
值得注意的是，以图16A所示出的实施例为例，栅极接触272与源极/漏极接触228之间的间隔距离D包括蚀刻停止层242的底部部分的厚度T2。换句话说，栅极接触272与源极/漏极接触228之间的间隔距离被扩大了蚀刻停止层242的底部部分的厚度T2(亦即，从间隔距离d增加到间隔距离D)。虽然在操作步骤118，在实施光刻工艺之后通常是将栅极接触272形成于高介电常数金属栅极结构210上，但是无意的误差(例如，光刻掩模的覆盖、光刻系统的工艺变异等)可能会导致栅极接触272往相邻的源极/漏极接触228横向位移。在一些实施例中，这种误差的影响在较小的长度等级会更加严重。例如，请参照图16A，在不存在蚀刻停止层242的情况下，在栅极接触272与源极/漏极接触228之间潜在的短路发生之前，通常可以容忍如此的位移落入隔离视窗(isolation window)S1内。在本实施例中，蚀刻停止层242的存在将隔离视窗从S1扩大到S2，因而提供了更大的容许度，当形成栅极接触272时可允许任何意外的错误。
之后，请再次参照图1，在操作步骤120，方法100对装置200进行额外的工艺步骤。举例而言，方法100可继续形成蚀刻停止层于装置200上，且形成层间介电层于蚀刻停止层上，以适应后续形成的其他工艺后端部件，例如，导线及/或导孔。
本公开提供一种形成栅极接触于高介电常数金属栅极上的方法，此高介电常数金属栅极被设置成与半导体装置(例如，场效晶体管)中的源极/漏极接触相邻。在例示性的实施例中，在源极/漏极部件上形成第一金属层(作为源极/漏极接触的一部分)之后，部分地移除第一金属层以形成沟槽，并且随后在沟槽的侧壁上沉积蚀刻停止层。在本实施例中，选择性地沉积蚀刻停止层于介电部件(例如，栅极间隔物)上，但是不沉积或实质上不沉积于第一金属层上。在一些实施例中，通过一系列氧化与蚀刻工艺移除第一金属层的顶部，使得沟槽在蚀刻停止层下方垂直地且横向地延伸。之后，在沟槽中的第一金属层上方形成第二金属层，使得第二金属层的侧壁由蚀刻停止层所定义。第二金属层可包括与第一金属层不同的金属。在一些实施例中，第二金属层包括被配置为选择性地沉积在第一金属层上方的金属。之后，通过化学机械研磨工艺移除形成于高介电常数金属栅极上的第二金属层的一部分，而形成源极/漏极接触。在一些实施例中，包括第二金属层的源极/漏极接触的顶部部分的宽度比包括第一金属层的源极/漏极接触的底部部分的宽度窄。然后，形成层间介电层于源极/漏极接触(包括第一金属层及第二金属层)上，且在层间介电层中形成栅极接触并延伸以接触高介电常数金属栅极。在一些实施例中，以至少蚀刻停止层的厚度使栅极接触与源极/漏极接触分开，且此蚀刻停止层是形成在栅极间隔物与第二金属层的侧壁之间。
基于以上讨论，可了解的是，本公开提供了优于现有鳍式场效晶体管制造的优点。然而，应当理解，其他实施例可以提供额外的优点，而在此不必公开所有优点，且不需要所有实施例皆具有特定的优点。本公开提出一种。在一实施例中，由于介电蚀刻停止层插入在源极/漏极接触与栅极间隔物之间，因此本公开的实施例在相邻的栅极接触与源极/漏极接触之间提供较大的隔离视窗，进而扩大了用于图案化与形成具有较小部件尺寸的栅极接触的工艺视窗。在另一部件中，本公开的实施例在一系列沉积与蚀刻工艺中形成源极/漏极接触，因而允许包括具有不同特性的导电材料，以增强加工性(processability)及/或装置效能。
在一实施例中，本公开提供一种半导体结构，上述半导体结构包括金属栅极结构(MG)设置于半导体基板上，栅极间隔物设置于上述金属栅极结构的侧壁上，以及栅极接触设置于上述金属栅极结构上。上述半导体结构进一步包括源极/漏极(S/D)部件相邻于上述栅极间隔物，介电层设置于上述栅极间隔物的侧壁上，以及源极/漏极接触设置于上述源极/漏极部件上。特别是，上述源极/漏极接触包括第一金属层设置于上述源极/漏极部件上，以及第二金属层设置于上述第一金属层上，其中上述第一金属层的侧壁与上述栅极间隔物接触，且上述第二金属层的侧壁通过上述介电层而与上述栅极间隔物隔开。
在一些实施例中，在上述半导体结构中，上述第一金属层包括第一金属，且上述第二金属层包括与上述第一金属不同的第二金属。
在一些实施例中，在上述半导体结构中，上述第二金属层包括钨(W)、钌(Ru)、钴(Co)或上述的组合。
在一些实施例中，在上述半导体结构中，上述栅极间隔物包括第一介电材料，且上述介电层包括与上述第一介电材料不同的第二介电材料。
在一些实施例中，在上述半导体结构中，上述介电层的底表面通过上述第二金属层的一部分而与上述第一金属层的顶表面隔开。
在另一实施例中，本公开提供一种半导体结构，上述半导体结构包括金属栅极结构(MG)设置于半导体基板上，多个栅极间隔物设置于上述金属栅极结构的多个侧壁上，以及栅极接触设置于上述金属栅极结构上。上述半导体结构进一步包括蚀刻停止层(ESL)设置于上述多个栅极间隔物上，以及源极/漏极(S/D)接触相邻于上述多个栅极间隔物，其中由上述蚀刻停止层所定义的上述源极/漏极接触的顶部部分比由上述多个栅极间隔物所定义的上述源极/漏极接触的底部部分窄。
在一些实施例中，在上述半导体结构中，还包括介电层，设置于上述金属栅极结构上，以使上述栅极接触延伸穿过上述介电层而接触上述金属栅极结构，其中上述介电层的一部分将上述金属栅极结构与上述蚀刻停止层隔开。
在一些实施例中，在上述半导体结构中，上述蚀刻停止层的多个部分设置于述介电层的上表面上。
在一些实施例中，在上述半导体结构中，上述蚀刻停止层是第一蚀刻停止层，上述半导体结构还包括第二蚀刻停止层设置于上述第一蚀刻停止层的顶表面上。
在一些实施例中，在上述半导体结构中，上述源极/漏极接触的上述顶部部分的成分不同于上述源极/漏极接触的上述底部部分的成分。
在一些实施例中，在上述半导体结构中，上述源极/漏极接触的上述顶部部分不含铜。
在又一实施例中，本公开提供一种形成半导体装置的方法，上述方法包括提供半导体结构，上述半导体结构具有金属栅极结构(MG)，多个栅极间隔物设置于上述金属栅极结构的侧壁上，以及源极/漏极(S/D)部件设相邻于上述多个栅极间隔物；形成第一金属层于上述源极/漏极部件上且位于上述多个栅极间隔物之间；以及凹陷化上述第一金属层以形成沟槽。上述方法进一步包括形成介电层于上述沟槽的多个侧壁上；以及形成第二金属层于上述沟槽中的上述第一金属层上，其中上述第二金属层的多个侧壁是由上述介电层所定义。上述方法进一步包括形成层间介电层于上述第二金属层上，以及之后形成接触部件于上述层间介电层中，以接触上述金属栅极结构。
在一些实施例中，在上述形成半导体装置的方法中，上述沟槽是第一沟槽且上述介电层是第一介电层，其中上述方法还包括在形成上述第一金属层之前，凹陷化上述金属栅极结构的一部分，以形成第二沟槽且沉积第二介电层于上述金属栅极结构上，其中上述第二介电层与上述第一介电层在成分上彼此不同。
在一些实施例中，在上述形成半导体装置的方法中，凹陷化上述第一金属层包括氧化上述第一金属层的顶部部分，以及随后利用蚀刻剂移除经过氧化的上述顶部部分，其中上述蚀刻剂包括经过稀释的氢氟酸、经过稀释的臭氧或上述的组合。
在一些实施例中，在上述形成半导体装置的方法中，形成上述介电层包括选择性地沉积介电材料于上述多个栅极间隔物上但并不形成于上述第一金属层上，且其中上述介电材料的成分不同于上述多个栅极间隔物的成分。
在一些实施例中，在上述形成半导体装置的方法中，还包括在形成上述介电层之后，对上述第一金属层的顶部部分进行清洁工艺，其中进行上述清洁工艺包括氧化上述第一金属层的上述顶部部分，以及随后通过湿式蚀刻工艺移除经过氧化的上述第一金属层的上述顶部部分。
在一些实施例中，在上述形成半导体装置的方法中，还包括在进行上述清洁工艺之后，移除上述第一金属层的顶部部分，使得上述沟槽垂直地朝向上述源极/漏极部件延伸。
在一些实施例中，在上述形成半导体装置的方法中，形成上述第一金属层包括沉积第一金属，且其中形成上述第二金属层包括沉积与上述第一金属不同的第二金属。
在一些实施例中，在上述形成半导体装置的方法中，形成上述第二金属层包括选择性地沉积金属于上述第一金属层上。
在一些实施例中，在上述形成半导体装置的方法中，还包括在形成上述第二金属层之后，进行化学机械研磨工艺，以移除形成于上述金属栅极结构上的上述介电层的多个部分。
前述内文概述了许多实施例的部件，使本技术领域中技术人员可以从各个方面更佳地了解本发明实施例。本技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本发明的发明构思与范围。在不背离本发明的发明构思与范围的前提下，可对本发明进行各种改变、置换或修改。
虽然本发明已以数个优选实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作任意的变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (1)

1.一种半导体结构，包括：
一金属栅极结构，设置于一半导体基板上；
一栅极间隔物，设置于该金属栅极结构的一侧壁上；
一栅极接触，设置于该金属栅极结构上；
一源极/漏极部件，相邻于该栅极间隔物；
一介电层，设置于该栅极间隔物的一侧壁上；以及
一源极/漏极接触，设置于该源极/漏极部件上，其中该源极/漏极接触包括一第一金属层设置于该源极/漏极部件上，以及一第二金属层设置于该第一金属层上，其中该第一金属层的一侧壁接触该栅极间隔物，且其中该第二金属层的一侧壁通过该介电层而与该栅极间隔物隔开。
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