CN112506259B - 一种具有低输出电阻的cmos参考电压缓冲器 - Google Patents

Abstract

本发明公开了一种具有低输出电阻的CMOS参考电压缓冲器，具有低输出电阻的CMOS参考电压缓冲器，包括单极点高增益OTA、功率传输PMOS管Tp、第一反馈电阻R1和第二反馈电阻R2，所述单极点高增益OTA包括电压源VDD、第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9和第十NMOS管N10。本发明所提供的参考电压缓冲器具有非常低的输出阻抗低频值，且额外电路开销小，有利于维持低功耗。

Description

一种具有低输出电阻的CMOS参考电压缓冲器

技术领域

本发明涉及集成电路设计领域，具体涉及一种具有低输出电阻的CMOS参考电压缓冲器。

背景技术

参见图1所示，为参考电压缓冲器的基本结构(滤波电容未画出)，其输出电阻可表示为：

其中A_V，OTA表示运算跨导放大器(operational transconductance amplifier，OTA)的直流电压增益，g_mP表示PMOS管Tp的跨导。

功耗约束基本决定了R₁，R₂以及g_mP的取值，因此OTA的开环直流电压增益决定了输出电阻的大小。OTA的开环直流电压增益越高，能够实现越低的输出电阻。此外，为了保证稳定性，这里的OTA还必须是单极点的。因此，共源共栅结构是OTA的基本结构选择。如果电源电压允许，共栅级叠加的越多，直流电压增益越高，输出电阻越低。但是受限于目前模拟电路的主流CMOS工艺的电源电压，一般最多只能叠加1-2层共栅管。

参见图2所示，为高增益单极点OTA的一种传统实现方法，在180nm CMOS工艺(标称电源电压为1.8V，阈值电压约为0.4V)下勉强能够实现。其等效跨导和输出电阻分别表示为(本分析未考虑体效应，体效应导致实际的等效跨导G_m更高)：

r_out1＝g_mN3r_dsN3r_dsN1//g_mP3r_dsP3r_dsP1

该结构能够实现较高的电压增益G_m1r_out1。但是，其具有两个缺点：(1)输入参考电压的最大值受到限制，而一般基准电路产生的参考电压约为1.25V；(2)共栅级N₃-N₄的偏置电压V_B2需要额外的偏置电路以满足工作点的要求；(3)在典型模拟工艺(180nm CMOS工艺)中也存在电压空间紧张的问题，导致实际的等效跨导和输出电阻变得更小，因而难以实现高电压增益。

参见图3所示，为高增益OTA的另一种传统实现方法(折叠式共源共栅结构)，折叠式结构适应低电源电压的应用，且不需要额外的特殊偏置电路。其等效跨导和输出电阻分别是：

r_out2＝g_mN4r_dsN4r_dsN6//g_mP4r_dsP4r_dsP2

由于图3中P₁-P₂包含两路电流(输入级和输出级)，故P₁-P₂的输出电阻小于图2中的P₁-P₂的输出电阻，因此，理论上r_out2略小于r_out1，G_m2也小于G_m1。实际上，由于电源电压较低导致的电压裕度紧张，图2中OTA的电压增益可能会略小。折叠式共源共栅结构在180nmCMOS工艺(1.8V)下具有较充裕的电压裕度，N₃-N₆构成的共源共栅电流镜甚至可以采用三层或者四层结构以获得更高的输出电阻；但是，由于其应用于参考电压缓冲器时其输出端到电源的压降只有一个VGS，以及上述的连接到折叠点的P₁-P₂管的电流更大(输出电阻更小)，这两个原因，折叠式共源共栅结构OTA的输出电阻不够高，限制了其电压增益。

上述两种基本的单极点OTA结构的等效跨导已经十分接近理论最大值g_nM1，因此，只能通过增加输出电阻的方法增强OTA的电压增益了。

在共栅级引入负反馈以增强共栅管的等效跨导，是增加电压增益的一个途径，但是这种方法需要四路额外支路电流，通常用于功耗限制较为宽松的高速全差分结构中，比如流水线型高速ADC中的全差分OTA。对于诸如参考电压缓冲器这样的期望静态功耗尽量低的模块，应当寻求尽量复用已有偏置电流的方案。

发明内容

本发明目的是提供一种具有低输出电阻的CMOS参考电压缓冲器，具有非常低的输出阻抗低频值，且额外电路开销小，有利于维持低功耗。

本发明的技术方案是：一种具有低输出电阻的CMOS参考电压缓冲器，包括单极点高增益OTA、功率传输PMOS管Tp、第一反馈电阻R₁和第二反馈电阻R₂，所述单极点高增益OTA包括电压源VDD、第一PMOS管P₁、第二PMOS管P₂、第一NMOS管N₁、第二NMOS管N₂、第三NMOS管N₃、第四NMOS管N₄、第五NMOS管N₅、第六NMOS管N₆、第七NMOS管N₇、第八NMOS管N₈、第九NMOS管N₉和第十NMOS管N₁₀；

所述电压源VDD经第二偏置电流I_B2分别连接到第一PMOS管P₁的源极和第九NMOS管N₉的漏极，所述电压源VDD经第三偏置电流I_B3分别连接到第二PMOS管P₂的源极和第十NMOS管N₁₀的漏极，所述第一PMOS管P₁的栅极与第二PMOS管P₂的栅极之间接有第二偏置电压V_B2，所述第一PMOS管P₁的漏极分别连接到第七NMOS管N₇的漏极、栅极和第八NMOS管N₈的栅极，所述第七NMOS管N₇的源极分别连接到第三NMOS管N₃的漏极、第五NMOS管N₅的栅极和第六NMOS管N₆的栅极，所述第三NMOS管N₃的栅极与第四NMOS管N₄的栅极之间接第三偏置电压V_B3，所述第三NMOS管N₃的源极连接到第五NMOS管N₅的漏极，所述第五NMOS管N₅的源极接地，所述第二PMOS管P₂的漏极连接到第八NMOS管N₈的漏极并作为单极点高增益OTA的输出端，所述第八NMOS管N₈的源极连接到第四NMOS管N₄的漏极，所述第四NMOS管N₄的源极连接到第六NMOS管N₆的漏极，所述第六NMOS管N₆的源极接地，所述第九NMOS管N₉的栅极与第十NMOS管N₁₀的栅极之间接电压源VDD，所述第九NMOS管N₉的源极连接到第一NMOS管N₁的漏极，所述第一NMOS管N₁的栅极作为单极点高增益OTA的同相输入端，所述第一NMOS管N₁的源极经第一偏置电流接地，所述第十NMOS管N₁₀的源极连接到第二NMOS管N₂的漏极，所述第二NMOS管N₂的栅极作为单极点高增益OTA的反相输入端，所述第二NMOS管N₂的源极经第一偏置电流接地。

上述技术方案中，所述第二偏置电流I_B2、第三偏置电流I_B3、第二偏置电压V_B2和第三偏置电压V_B3由一偏置电流电压产生电路提供；

所述偏置电流电压产生电路包括第三PMOS管P₃、第四PMOS管P₄、第五PMOS管P₅、第六PMOS管P₆、第七PMOS管P₇、第八PMOS管P₈、第九PMOS管P₉、第十PMOS管P₁₀、第十一PMOS管P₁₁、第十二PMOS管P₁₂、第十一NMOS管N₁₁、第十二NMOS管N₁₂、第十三NMOS管N₁₃、第十四NMOS管N₁₄、第十五NMOS管N₁₅、第十六NMOS管N₁₆、第十七NMOS管N₁₇、第十八NMOS管N₁₈、第十九NMOS管N₁₉、第二十NMOS管N₂₀、第二十一NMOS管N₂₁、第二十二NMOS管N₂₂、第二十三NMOS管N₂₃、第二十四NMOS管N₂₄、第三电阻R₃和第四电阻R₄；

电压源VDD经一参考电流I_REF分别连接到第三电阻R₃的一端、第十二NMOS管N₁₂的栅极、第十四NMOS管N₁₄的栅极、第十六NMOS管N₁₆的栅极、第十八NMOS管N₁₈的栅极、第二十NMOS管N₂₀的栅极、第二十二NMOS管N₂₂的栅极和第二十四NMOS管N₂₄的栅极并作为第三偏置电压V_B3的输出端，所述第三电阻R₃的另一端连接到第十二NMOS管N₁₂的漏极、第十一NMOS管N₁₁的栅极、第十三NMOS管N₁₃的栅极、第十五NMOS管N₁₅的栅极、第十七NMOS管N₁₇的栅极、第十九NMOS管N₁₉的栅极、第二十一NMOS管N₂₁的栅极和第二十三NMOS管N₂₃的栅极并作为第四偏置电压V_B4的输出端，所述第十二NMOS管N₁₂的源极连接到第十一NMOS管N₁₁的漏极，所述第十一NMOS管N₁₁的源极、第十三NMOS管N₁₃的源极、第十五NMOS管N₁₅的源极、第十七NMOS管N₁₇的源极、第十九NMOS管N₁₉的源极、第二十一NMOS管N₂₁的源极和第二十三NMOS管N₂₃的源极均接地，所述电压源VDD还分别连接到第三PMOS管P₃的源极、第五PMOS管P₅的源极、第七PMOS管P₇的源极、第九PMOS管P₉的源极和第十一PMOS管P₁₁的源极，所述第三PMOS管P₃的栅极分别连接到第五PMOS管P₅的栅极、第四PMOS管P₄的漏极和第十四NMOS管N₁₄的漏极，所述第三PMOS管P₃的漏极连接到第四PMOS管P₄的源极，所述第十四NMOS管N₁₄的源极连接到第十三NMOS管N₁₃的漏极，所述第五PMOS管P₅的漏极连接到第六PMOS管P₆的源极并作为第二偏置电流I_B2的输出端，所述第六PMOS管P₆的漏极分别连接到第六PMOS管P₆的栅极和第十六NMOS管N₁₆的漏极，所述第十六NMOS管N₁₆的源极连接到第十五NMOS管N₁₅的漏极，所述第十八NMOS管N₁₈的漏极作为第一偏置电流I_B1的输出端，所述第十八NMOS管N₁₈的源极连接到第十七NMOS管N₁₇的漏极，

所述第七PMOS管P₇的栅极分别连接到第九PMOS管P₉的栅极、第八PMOS管P₈的漏极和第二十NMOS管N₂₀的漏极，所述第七PMOS管P₇的漏极连接到第八PMOS管P₈的源极，所述第二十NMOS管N₂₀的源极连接到第十九NMOS管N₁₉的漏极，所述第九PMOS管P₉的漏极连接到第十PMOS管P₁₀的源极并作为第三偏置电流I_B3的输出端，所述第十PMOS管P₁₀的漏极分别连接到第十PMOS管P₁₀的栅极和第二十二NMOS管N₂₂的漏极，所述第二十二NMOS管N₂₂的源极连接到第二十一NMOS管N₂₁的漏极，所述第十一PMOS管P₁₁的栅极分别连接到第十二PMOS管P₁₂的漏极和第四电阻R₄的一端并作为第一偏置电压V_B1的输出端，所述第十一PMOS管P₁₁的漏极连接到第十二PMOS管P₁₂的源极，所述第十二PMOS管P₁₂的栅极分别连接到第四电阻R₄的另一端和第二十四NMOS管N₂₄的漏极并作为第二偏置电压V_B2的输出端，所述第二十四NMOS管N₂₄的源极连接到第二十三NMOS管N₂₃的漏极。

本发明的优点是：

1.本发明的参考电压缓冲器具有非常低的输出阻抗低频值，即输出电阻非常小；

2.本发明的额外电路开销小，有利于维持低功耗。

附图说明

下面结合附图及实施例对本发明作进一步描述：

图1为本发明背景技术中参考电压缓冲器的基本结构图。

图2为本发明背景技术中高增益单极点OTA的一种传统实现电路图。

图3为本发明背景技术中高增益OTA的另一种传统实现电路图。

图4是本发明实施例一的单极点高增益OTA的电路图。

图5是本发明实施例一的偏置电流电压产生电路图。

图6为采用图2中套筒式OTA、图3中折叠式OTA和本发明的OTA实现参考电压缓冲器的电路性能仿真结果对比图。

具体实施方式

实施例一：

一种具有低输出电阻的CMOS参考电压缓冲器，包括单极点高增益OTA、功率传输PMOS管Tp、第一反馈电阻R₁和第二反馈电阻R₂，其中，单极点高增益OTA的正相输入端输入参考电压，反相输入端接第一反馈电阻R₁的一端和第二反馈电阻R₂的一端，第一反馈电阻R₁的另一端接地，第二反馈电阻R₂的另一端接功率传输PMOS管Tp的漏极并输出参考电压，功率传输PMOS管Tp的源极接电压源，栅极接单极点高增益OTA的输出端。参见图4所示，所述单极点高增益OTA包括电压源VDD、第一偏置电流源I_B1、第二偏置电流源I_B2、第三偏置电流源I_B3、第一PMOS管P₁、第二PMOS管P₂、第一NMOS管N₁、第二NMOS管N₂、第三NMOS管N₃、第四NMOS管N₄、第五NMOS管N₅、第六NMOS管N₆、第七NMOS管N₇、第八NMOS管N₈、第九NMOS管N₉和第十NMOS管N₁₀；

所述电压源VDD经第二偏置电流I_B2分别连接到第一PMOS管P₁的源极和第九NMOS管N₉的漏极，所述电压源VDD经第三偏置电流I_B3分别连接到第二PMOS管P₂的源极和第十NMOS管N₁₀的漏极，所述第一PMOS管P₁的栅极与第二PMOS管P₂的栅极之间接有第二偏置电压V_B2，所述第一PMOS管P₁的漏极分别连接到第七NMOS管N₇的漏极、栅极和第八NMOS管N₈的栅极，所述第七NMOS管N₇的源极分别连接到第三NMOS管N₃的漏极、第五NMOS管N₅的栅极和第六NMOS管N₆的栅极，所述第三NMOS管N₃的栅极与第四NMOS管N₄的栅极之间接第三偏置电压V_B3，所述第三NMOS管N₃的源极连接到第五NMOS管N₅的漏极，所述第五NMOS管N₅的源极接地，所述第二PMOS管P₂的漏极连接到第八NMOS管N₈的漏极并作为单极点高增益OTA的输出端，所述第八NMOS管N₈的源极连接到第四NMOS管N₄的漏极，所述第四NMOS管N₄的源极连接到第六NMOS管N₆的漏极，所述第六NMOS管N₆的源极接地，所述第九NMOS管N₉的栅极与第十NMOS管N₁₀的栅极之间接电压源VDD，所述第九NMOS管N₉的源极连接到第一NMOS管N₁的漏极，所述第一NMOS管N₁的栅极作为单极点高增益OTA的同相输入端，所述第一NMOS管N₁的源极经第一偏置电流接地，所述第十NMOS管N₁₀的源极连接到第二NMOS管N₂的漏极，所述第二NMOS管N₂的栅极作为单极点高增益OTA的反相输入端，所述第二NMOS管N₂的源极经第一偏置电流接地。

本发明所提出的OTA结构中，连接到折叠点的第二偏置电流I_B2和第三偏置电流I_B3由于采用了图5所示的结构因而其输出电阻的量级与共源共栅结构相同，从折叠点往输入级(第十NMOS管N₁₀、第二NMOS管N₂与第九NMOS管N₉、第一NMOS管N₁)看，也是一个共源共栅结构。因此，从输出端往上(第二PMOS管P₂)看到的等效电阻的量级是

同时，从输出端往下(第八NMOS管N₈)看到的等效电阻的量级也是

因此，所提出的OTA虽然是单极点结构，但是能够提供近似为三级放大的电压增益。而OTA的更高电压增益意味着参考电压缓冲器的更低输出电阻。

参见图5所示，本实施例中，所述第二偏置电流I_B2、第三偏置电流I_B3、第二偏置电压V_B2和第三偏置电压V_B3由一偏置电流电压产生电路提供；

所述偏置电流电压产生电路包括第三PMOS管P₃、第四PMOS管P₄、第五PMOS管P₅、第六PMOS管P₆、第七PMOS管P₇、第八PMOS管P₈、第九PMOS管P₉、第十PMOS管P₁₀、第十一PMOS管P₁₁、第十二PMOS管P₁₂、第十一NMOS管N₁₁、第十二NMOS管N₁₂、第十三NMOS管N₁₃、第十四NMOS管N₁₄、第十五NMOS管N₁₅、第十六NMOS管N₁₆、第十七NMOS管N₁₇、第十八NMOS管N₁₈、第十九NMOS管N₁₉、第二十NMOS管N₂₀、第二十一NMOS管N₂₁、第二十二NMOS管N₂₂、第二十三NMOS管N₂₃、第二十四NMOS管N₂₄、第三电阻R₃和第四电阻R₄；

电压源VDD经一参考电流I_REF分别连接到第三电阻R₃的一端、第十二NMOS管N₁₂的栅极、第十四NMOS管N₁₄的栅极、第十六NMOS管N₁₆的栅极、第十八NMOS管N₁₈的栅极、第二十NMOS管N₂₀的栅极、第二十二NMOS管N₂₂的栅极和第二十四NMOS管N₂₄的栅极并作为第三偏置电压V_B3的输出端，所述第三电阻R₃的另一端连接到第十二NMOS管N₁₂的漏极、第十一NMOS管N₁₁的栅极、第十三NMOS管N₁₃的栅极、第十五NMOS管N₁₅的栅极、第十七NMOS管N₁₇的栅极、第十九NMOS管N₁₉的栅极、第二十一NMOS管N₂₁的栅极和第二十三NMOS管N₂₃的栅极并作为第四偏置电压V_B4的输出端，所述第十二NMOS管N₁₂的源极连接到第十一NMOS管N₁₁的漏极，所述第十一NMOS管N₁₁的源极、第十三NMOS管N₁₃的源极、第十五NMOS管N₁₅的源极、第十七NMOS管N₁₇的源极、第十九NMOS管N₁₉的源极、第二十一NMOS管N₂₁的源极和第二十三NMOS管N₂₃的源极均接地，所述电压源VDD还分别连接到第三PMOS管P₃的源极、第五PMOS管P₅的源极、第七PMOS管P₇的源极、第九PMOS管P₉的源极和第十一PMOS管P₁₁的源极，所述第三PMOS管P₃的栅极分别连接到第五PMOS管P₅的栅极、第四PMOS管P₄的漏极和第十四NMOS管N₁₄的漏极，所述第三PMOS管P₃的漏极连接到第四PMOS管P₄的源极，所述第十四NMOS管N₁₄的源极连接到第十三NMOS管N₁₃的漏极，所述第五PMOS管P₅的漏极连接到第六PMOS管P₆的源极并作为第二偏置电流I_B2的输出端，所述第六PMOS管P₆的漏极分别连接到第六PMOS管P₆的栅极和第十六NMOS管N₁₆的漏极，所述第十六NMOS管N₁₆的源极连接到第十五NMOS管N₁₅的漏极，所述第十八NMOS管N₁₈的漏极作为第一偏置电流I_B1的输出端，所述第十八NMOS管N₁₈的源极连接到第十七NMOS管N₁₇的漏极，

所述第七PMOS管P₇的栅极分别连接到第九PMOS管P₉的栅极、第八PMOS管P₈的漏极和第二十NMOS管N₂₀的漏极，所述第七PMOS管P₇的漏极连接到第八PMOS管P₈的源极，所述第二十NMOS管N₂₀的源极连接到第十九NMOS管N₁₉的漏极，所述第九PMOS管P₉的漏极连接到第十PMOS管P₁₀的源极并作为第三偏置电流I_B3的输出端，所述第十PMOS管P₁₀的漏极分别连接到第十PMOS管P₁₀的栅极和第二十二NMOS管N₂₂的漏极，所述第二十二NMOS管N₂₂的源极连接到第二十一NMOS管N₂₁的漏极，所述第十一PMOS管P₁₁的栅极分别连接到第十二PMOS管P₁₂的漏极和第四电阻R₄的一端并作为第一偏置电压V_B1的输出端，所述第十一PMOS管P₁₁的漏极连接到第十二PMOS管P₁₂的源极，所述第十二PMOS管P₁₂的栅极分别连接到第四电阻R₄的另一端和第二十四NMOS管N₂₄的漏极并作为第二偏置电压V_B2的输出端，所述第二十四NMOS管N₂₄的源极连接到第二十三NMOS管N₂₃的漏极。

参见图6所示，可以看出，对比的三个案例均在180nm COMS工艺和1.8V标称电压下搭建电路并进行仿真，输入参考电压设置为1.25V以模拟来自带隙基准的低温漂参考电压。

再次参见图4所示，N₉-N₁₀管所构成的共栅级的栅极偏置电压由电源直接提供，不需要额外的偏置电路。其他偏置电压均为常用的偏置电压，偏置电压V_B2保证偏置电流I_B2和I_B3的压降稳定在比Vdsat稍大的值，因此，能够保证N₉-N₁₀管工作在饱和区。由于在参考电压缓冲器中OTA输出端到电源的压降为VGS_TP，也能确保P₁-P₂管工作在饱和区。

再次参见图5所示，偏置电路中除了偏置电流I_B2和I_B3之外，均为必须的常规偏置结构。R₃和R₄为偏置电阻。N₁₃-N₁₄管和N₁₅-N₁₆管提供相等的偏置电流(I_REF)，P₄管和P₆管的尺寸也相同，但是P₅管和P₃管的尺寸比例大于1，设为K，那么该偏置电路提供的偏置电流等于(K-1)I_REF。通过电路分析可知其输出电阻与共源共栅电流源的输出电阻为同一量级，尽管它所需的压降仅为一个比Vdsat稍大的值。

再次参见图6所示，通过对比，可以清晰的看到本发明的OTA在实现参考电压缓冲器时具有更大的优势，使得参考电压缓冲器的主要性能指标——输出电阻得到大幅降低。这主要得益于OTA直流电压增益的增强，可以从环路增益的仿真中看出这一点：环路增益的直流值提高36dB的同时，缓冲的输出电阻也降低了36dB。而更低的输出电阻意味着更小的参考电压缓冲器的稳态误差。

当然上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明主要技术方案的精神实质所做的修饰，都应涵盖在本发明的保护范围之内。

Claims (1)

1.一种具有低输出电阻的CMOS参考电压缓冲器，包括单极点高增益OTA、功率传输PMOS管Tp、第一反馈电阻R₁和第二反馈电阻R₂，其特征在于：所述单极点高增益OTA包括电压源VDD、第一PMOS管P₁、第二PMOS管P₂、第一NMOS管N₁、第二NMOS管N₂、第三NMOS管N₃、第四NMOS管N₄、第五NMOS管N₅、第六NMOS管N₆、第七NMOS管N₇、第八NMOS管N₈、第九NMOS管N₉和第十NMOS管N₁₀；

所述电压源VDD经第二偏置电流I_B2分别连接到第一PMOS管P₁的源极和第九NMOS管N₉的漏极，所述电压源VDD经第三偏置电流I_B3分别连接到第二PMOS管P₂的源极和第十NMOS管N₁₀的漏极，所述第一PMOS管P₁的栅极与第二PMOS管P₂的栅极之间接有第二偏置电压V_B2，所述第一PMOS管P₁的漏极分别连接到第七NMOS管N₇的漏极、栅极和第八NMOS管N₈的栅极，所述第七NMOS管N₇的源极分别连接到第三NMOS管N₃的漏极、第五NMOS管N₅的栅极和第六NMOS管N₆的栅极，所述第三NMOS管N₃的栅极与第四NMOS管N₄的栅极之间接第三偏置电压V_B3，所述第三NMOS管N₃的源极连接到第五NMOS管N₅的漏极，所述第五NMOS管N₅的源极接地，所述第二PMOS管P₂的漏极连接到第八NMOS管N₈的漏极并作为单极点高增益OTA的输出端，所述第八NMOS管N₈的源极连接到第四NMOS管N₄的漏极，所述第四NMOS管N₄的源极连接到第六NMOS管N₆的漏极，所述第六NMOS管N₆的源极接地，所述第九NMOS管N₉的栅极与第十NMOS管N₁₀的栅极之间接电压源VDD，所述第九NMOS管N₉的源极连接到第一NMOS管N₁的漏极，所述第一NMOS管N₁的栅极作为单极点高增益OTA的同相输入端，所述第一NMOS管N₁的源极经第一偏置电流接地，所述第十NMOS管N₁₀的源极连接到第二NMOS管N₂的漏极，所述第二NMOS管N₂的栅极作为单极点高增益OTA的反相输入端，所述第二NMOS管N₂的源极经第一偏置电流接地；

所述第二偏置电流I_B2、第三偏置电流I_B3、第二偏置电压V_B2和第三偏置电压V_B3由一偏置电流电压产生电路提供；

所述偏置电流电压产生电路包括第三PMOS管P₃、第四PMOS管P₄、第五PMOS管P₅、第六PMOS管P₆、第七PMOS管P₇、第八PMOS管P₈、第九PMOS管P₉、第十PMOS管P₁₀、第十一PMOS管P₁₁、第十二PMOS管P₁₂、第十一NMOS管N₁₁、第十二NMOS管N₁₂、第十三NMOS管N₁₃、第十四NMOS管N₁₄、第十五NMOS管N₁₅、第十六NMOS管N₁₆、第十七NMOS管N₁₇、第十八NMOS管N₁₈、第十九NMOS管N₁₉、第二十NMOS管N₂₀、第二十一NMOS管N₂₁、第二十二NMOS管N₂₂、第二十三NMOS管N₂₃、第二十四NMOS管N₂₄、第三电阻R₃和第四电阻R₄；

电压源VDD经一参考电流I_REF分别连接到第三电阻R₃的一端、第十二NMOS管N₁₂的栅极、第十四NMOS管N₁₄的栅极、第十六NMOS管N₁₆的栅极、第十八NMOS管N₁₈的栅极、第二十NMOS管N₂₀的栅极、第二十二NMOS管N₂₂的栅极和第二十四NMOS管N₂₄的栅极并作为第三偏置电压V_B3的输出端，所述第三电阻R₃的另一端连接到第十二NMOS管N₁₂的漏极、第十一NMOS管N₁₁的栅极、第十三NMOS管N₁₃的栅极、第十五NMOS管N₁₅的栅极、第十七NMOS管N₁₇的栅极、第十九NMOS管N₁₉的栅极、第二十一NMOS管N₂₁的栅极和第二十三NMOS管N₂₃的栅极并作为第四偏置电压V_B4的输出端，所述第十二NMOS管N₁₂的源极连接到第十一NMOS管N₁₁的漏极，所述第十一NMOS管N₁₁的源极、第十三NMOS管N₁₃的源极、第十五NMOS管N₁₅的源极、第十七NMOS管N₁₇的源极、第十九NMOS管N₁₉的源极、第二十一NMOS管N₂₁的源极和第二十三NMOS管N₂₃的源极均接地，所述电压源VDD还分别连接到第三PMOS管P₃的源极、第五PMOS管P₅的源极、第七PMOS管P₇的源极、第九PMOS管P₉的源极和第十一PMOS管P₁₁的源极，所述第三PMOS管P₃的栅极分别连接到第五PMOS管P₅的栅极、第四PMOS管P₄的漏极和第十四NMOS管N₁₄的漏极，所述第三PMOS管P₃的漏极连接到第四PMOS管P₄的源极，所述第十四NMOS管N₁₄的源极连接到第十三NMOS管N₁₃的漏极，所述第五PMOS管P₅的漏极连接到第六PMOS管P₆的源极并作为第二偏置电流I_B2的输出端，所述第六PMOS管P₆的漏极分别连接到第六PMOS管P₆的栅极和第十六NMOS管N₁₆的漏极，所述第六PMOS管P₆的栅极连接到第四PMOS管P₄的栅极，所述第十六NMOS管N₁₆的源极连接到第十五NMOS管N₁₅的漏极，所述第十八NMOS管N₁₈的漏极作为第一偏置电流I_B1的输出端，所述第十八NMOS管N₁₈的源极连接到第十七NMOS管N₁₇的漏极，

所述第七PMOS管P₇的栅极分别连接到第九PMOS管P₉的栅极、第八PMOS管P₈的漏极和第二十NMOS管N₂₀的漏极，所述第七PMOS管P₇的漏极连接到第八PMOS管P₈的源极，所述第二十NMOS管N₂₀的源极连接到第十九NMOS管N₁₉的漏极，所述第九PMOS管P₉的漏极连接到第十PMOS管P₁₀的源极并作为第三偏置电流I_B3的输出端，所述第十PMOS管P₁₀的漏极分别连接到第十PMOS管P₁₀的栅极和第二十二NMOS管N₂₂的漏极，所述第十PMOS管P₁₀的栅极连接到第八PMOS管P₈的栅极，所述第二十二NMOS管N₂₂的源极连接到第二十一NMOS管N₂₁的漏极，所述第十一PMOS管P₁₁的栅极分别连接到第十二PMOS管P₁₂的漏极和第四电阻R₄的一端并作为第一偏置电压V_B1的输出端，所述第十一PMOS管P₁₁的漏极连接到第十二PMOS管P₁₂的源极，所述第十二PMOS管P₁₂的栅极分别连接到第四电阻R₄的另一端和第二十四NMOS管N₂₄的漏极并作为第二偏置电压V_B2的输出端，所述第二十四NMOS管N₂₄的源极连接到第二十三NMOS管N₂₃的漏极。

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