CN112505375A - 用于电磁屏蔽的电路探针 - Google Patents

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CN112505375A CN202010966176.8A CN202010966176A CN112505375A CN 112505375 A CN112505375 A CN 112505375A CN 202010966176 A CN202010966176 A CN 202010966176A CN 112505375 A CN112505375 A CN 112505375A
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王宪棠
王敏哲
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Abstract

一种用于电磁屏蔽的电路探针，其中电路探针包括屏蔽探针，屏蔽探针具有基座以及在基座上的导电探针环。屏蔽罩附接到导电探针环并且具有内部。屏蔽罩被配置以定位成在屏蔽罩的内部包含形成在晶圆上的上述至少一个集成电路，并且在至少一个集成电路的测试期间提供上述至少一个集成电路电磁屏蔽。

Description

用于电磁屏蔽的电路探针
技术领域
本公开实施例涉及一种电路探针，特别涉及一种用于电磁屏蔽的电路探针。
背景技术
在半导体装置的制造中，大量集成电路形成在半导体晶圆上。然后，通常在称为“晶圆阶段测试”的半导体制造过程的阶段对这些个别的集成电路进行测试，此晶圆阶段测试发生在个别的集成电路被单粒化为个别的芯片或晶粒之前。在晶圆阶段测试期间，检查这些个别的集成电路以检测故障，并且将相应的晶粒标记为有缺陷，并从对晶粒执行的后续封装操作排除。
当前的先进集成电路包括需要在晶圆阶段测试期间对集成电路执行射频(radiofrequency,RF)测试的构件。此射频测试包括提取射频参数(例如S参数)以对集成电路进行建模(modeling)。在晶圆阶段测试的电路探针(circuit probe,CP)阶段执行射频测试，依序定位测试探针以电连接到晶圆上形成的每一个集成电路。然后，测试探针向每一个集成电路施加信号并从每一个集成电路接收信号，从而对集成电路执行各种测试。这些测试通常包括集成电路中的构件的直流修整(DC trimming)、一次编程(one-time programmable,OTP)元件的程序设计、以及如前所述的射频测试。在执行射频测试时，不是作为射频测试的一部分而产生的电磁波，而是存在于晶圆以及被测集成电路的环境中的电磁波可能会干扰集成电路的正确射频测试。
发明内容
根据本公开的一些实施例，提供一种电路探针，包括屏蔽探针。屏蔽探针包括基座、导电探针环、以及屏蔽罩。导电探针环在基座上。屏蔽罩附接到导电探针环并且具有内部，屏蔽罩被配置以定位成在屏蔽罩的内部的包括形成在晶圆上的至少一个集成电路，并且在至少一个集成电路的测试期间提供至少一个集成电路电磁屏蔽。
根据本公开的一些实施例，提供一种电路探针，包括屏蔽探针以及测试探针。屏蔽探针包括多个分隔开的导电屏蔽元件，屏蔽探针具有内部，内部部分地由多个分隔开的导电屏蔽元件限定，并且多个分隔开的导电屏蔽元件配置以形成多个波导，多个波导对屏蔽探针提供外部的电磁波的电磁屏蔽。测试探针在屏蔽探针的内部。
根据本公开的一些实施例，提供一种测试晶圆上的集成电路的方法，包括将屏蔽罩定位在集成电路上方，屏蔽罩具有内部，以及经由在屏蔽罩的内部的测试探针的多个测试接点，将多个电测试信号施加到集成电路，并且从集成电路接收电测试信号，从而测试集成电路。
附图说明
从以下的详细描述并阅读说明书附图以最佳理解本公开的各方面。应注意的是，不同特征并未一定按照比例绘制。事实上，可能任意的放大或缩小不同特征的大小及几何尺寸，以做清楚的说明。
图1是根据一些实施例的包括屏蔽探针的电路探针的透视图。
图2是根据一些实施例的图1的屏蔽探针的侧视图。
图3A至图3C示出了根据一些实施例的图1以及图2的屏蔽探针的屏蔽操作。
图4A是根据一些实施例的包括屏蔽探针的电路探针的透视图。
图4B是根据一些实施例的电路探针的剖面图，示出屏蔽探针的圆形导电屏蔽元件。
图5是根据一些实施例的包括屏蔽探针的电路探针的剖面图，其中导电屏蔽元件具有非圆形剖面。
图6A是根据本公开的进一步实施例的包括屏蔽探针的电路探针的透视图。
图6B是根据本公开的进一步实施例的屏蔽探针的剖面仰视图。
图7A是根据一些实施例的包括具有四个导电屏蔽壁的屏蔽探针的电路探针的透视图。
图7B是根据一些实施例的屏蔽探针的仰视图。
图8是根据一些实施例示出图1、图4A、图6A、或图7A的屏蔽探针定位与围绕晶圆上的集成电路的导电保护环接触的透视图。
图9是示出根据一些实施例的屏蔽探针的透视图，此屏蔽探针包括导电周边环，此导电周边环被配置以定位在围绕晶圆上的集成电路的晶圆的区域上方或与此区域接触。
图10是示出根据一些实施例的图7A的屏蔽探针的透视图，此屏蔽探针包括四个导电屏蔽壁，此四个导电屏蔽壁被配置以定位在围绕被测试的集成电路的晶圆的区域的上方，并且不与晶圆接触。
图11是根据一些实施例的配置以被定位在围绕被测试的集成电路周围的晶圆的区域的上方，并且不与晶圆接触的图4A或图6A的屏蔽探针的透视图。
图12A至图12F是示出根据一些实施例的被配置以围绕晶圆上的多个集成电路的屏蔽探针的进一步实施例的平面图。
图13A是根据一些实施例的被配置以围绕晶圆的边缘的屏蔽探针的实施例。
图13B是根据一些实施例的被配置以围绕晶圆的遮罩边界的外周边的屏蔽探针的实施例。
图14A以及图14B示出了根据一些实施例的包括多级屏蔽(multi-levelshielding)的屏蔽探针。
图15示出了根据一些实施例的图1至图14B的屏蔽探针应用于电路探针测试以及晶圆级芯片规模封装(wafer level chip scale packaging,WLCSP)测试。
图16示出了根据一些实施例的图1至图14B的屏蔽探针应用于基板上晶圆上芯片(chip-on-wafer-on-substrate,COWOS)测试。
图17A至图17C示出了以现有的电路探针测试的电磁模拟结果、以根据一些实施例的屏蔽探针测试的电磁模拟结果、以及以根据一些实施例的屏蔽探针以及导电保护环测试的电磁模拟结果。
图18示出了根据一些实施例的应用图1至图14B的屏蔽探针于三维集成电路(3dimension integrated circuit,3DIC)测试。
图19示出了根据一些实施例的图1至图14B的屏蔽探针应用于集成扇出(integrated fanout,INFO)测试。
附图标记说明：
100,400,500,600,700：电路探针
102,402,502,602,702,900,1200,1202,1204,1206,1208,1210,1300,1304,1402,1404,1406,1408,1410,1412,1414a,1414b,1416a,1416b,1504,1606,1702,1704,1810,1902,1904：屏蔽探针
104,404,614,802,904,1000,1100,1302,1400,1502：晶圆
106,406,506,606,908：导电(屏蔽)元件
106a：第一端
106b,406b：第二端
107,407,507,604,704,906：屏蔽栅/屏蔽罩
108,408,610,708：基座
110,410,612,710,1812,1816,1910：导电探针环
112,412,615,800,1706：导电保护环
114,414,622,712：内部
120：左侧
122：右侧
124：前侧
126：后侧
416,616,912：虚线
418：平面
420,618：箭头
422,620,716：测试探针
424,624,718：测试接点
608,706,910：导电屏蔽片/导电屏蔽壁
613,714：虚线框
902：导电周边环
1500：晶圆级芯片规模封装装置
1600：基板上晶圆上芯片装置
1602：芯片
1604：硅中介层
1700：金属板
1802：三维集成电路
1804：多集成电路
1806：底部晶粒
1808：硅晶圆
1814：顶部晶粒
1902：集成扇出封装
1906：集成电路芯片
1908：印刷电路板
a：宽度
b：高度
D：距离
IC：集成电路
TE10：模式
具体实施方式
以下的公开提供各种许多不同的实施例或范例以实行本公开的不同特征。以下叙述各个构件以及排列方式的特定范例，以简化本公开。当然，这些仅为范例且非意图作为限制。例如，若说明书叙述了第一特征形成于第二特征上方或之上，即表示可包括上述第一特征与上述第二特征是直接接触的实施例，亦可包括有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可未直接接触的实施例。除此之外，在各种范例中，本公开可能使用重复的参考符号及/或字母。这样的重复是为了简化以及清楚的目的，并不表示所讨论的各种实施例及/或配置之间的关联。
此外，空间相关用词，如：“在……下方”、“下方”、“较低的”、“上方”、“较高的”等等的类似用词，可在这里使用以便于描述附图中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用词意图涵盖使用中或操作中的装置的不同方位。设备可被转向不同方位(旋转90度或其他方位)，且在此使用的空间相关用词亦可依此相同解释。
图1是根据本公开的一些实施例的包括屏蔽探针102的电路探针100的透视图。在图1的实施例中，电路探针100包括屏蔽探针102以及测试探针(未示出)，屏蔽探针被配置以在通过测试探针进行集成电路IC的测试期间，围绕测试探针以及晶圆104上的集成电路IC，这将在下面更详细地描述。在图1的实施例中，屏蔽探针102包括分隔开并且排列成形成屏蔽栅或罩107的形状的多个导电屏蔽元件106，屏蔽栅或罩107对其内部的集成电路IC提供电磁屏蔽，这将在下面更详细地描述。在此图的右上部分，也以虚线在侧视图中示出了屏蔽探针102。每一个导电屏蔽元件106具有附接到屏蔽探针102的基座108的第一端106a，并且具有与第一端相反的第二端106b，第二端106b被配置以定位成与晶圆104上的导电保护环112接触。更具体地说，在本公开的实施例中是印刷电路板(printed circuit board,PCB)或其他合适的基板的基座108包括导电探针环110，并且多个导电屏蔽元件106的第一端106a被分隔开并连接到导电探针环110。在基座108是印刷电路板的情况下，导电探针环110是在印刷电路板上适当形成的导电走线(trace)，并且可以具有除了图1的矩形或正方形形状之外的形状。在图1的实施例中，晶圆104包括形成在晶圆上的导电保护环112，导电保护环112在每一个集成电路IC的周围。导电保护环112是形成在晶圆上围绕每一个集成电路IC的合适的导电走线。在图1的实施例中指出的导电屏蔽元件106的第二端106b被配置以在测试集成电路时接触相应的集成电路IC的导电保护环112。如同前面提过的，测试探针未在图1中示出，但是测试探针将被定位以延伸到屏蔽探针102的内部114中，这将在下面更详细地描述。
如在图1的侧视图部分中所见，多个导电屏蔽元件106沿着通过这些元件形成的屏蔽栅107的第一维度以高度b分隔开，并且具有沿着屏蔽栅107的第二维度的宽度a。因此，多个导电屏蔽元件106的第一端106a连接到导电探针环110并且以高度b分隔开。多个导电屏蔽元件106在高度b处的间隔可以视为创造了一个小的矩形波导，且高度b以及宽度a界定了可以在波导中传播的电磁波的波长以及频率。以这种方式，选择高度b以及宽度a的值可以屏蔽期望频率的电磁波，现在将在下面参考图2以及图3A至图3C更详细地解释。在图1中为了屏蔽探针102定义了具有轴X、Y以及Z的笛卡尔坐标系统，并将在下面参考图2以及图3A至图3C使用笛卡尔坐标系统更详细地描述屏蔽探针102。当描述由相邻的导电屏蔽元件106形成的波导时，用词“高度”用于描述距离b，用词“宽度”用于描述距离a，这是由于这些距离的方位所致，如下面对于图2以及图3A至图3C的讨论中可理解的。
图2是图1的屏蔽探针102的侧视图，并且再次示出了导电屏蔽元件106之间的高度b以及这些元件的宽度a。在图2中为了屏蔽探针102也定义了具有轴线X、Y以及Z的笛卡尔坐标系统，并且将用于更详细地解释屏蔽探针的结构以及操作原理。导电屏蔽元件106之间的高度b在平行于Y轴的方向延伸，而导电屏蔽元件的宽度a平行于X轴延伸。Z轴不在图2的页面中。现在将更详细地描述在形成波导200时相邻的一对导电屏蔽元件106的操作。一对相邻的导电屏蔽元件106形成这样一波导200并且如现在将参考图3A至图3C所描述的进行操作。
图3A至图3C示出了屏蔽探针102的波导200的屏蔽操作以及工作原理。相邻的成对的导电屏蔽元件106与在这两个导电屏蔽元件之间延伸的导电探针环110以及导电保护环112的相应部分结合，有效地形成用于在平行于Z轴的方向上传播电磁波的矩形波导200。图3A是表示矩形波导200并示出波导的X、Y以及Z轴的透视图。如图3A所示，沿Z轴或与Z轴平行的波的传播是在此图的页面传播进或出。再次参考图1，平行于Z轴的电磁波的传播对应于从屏蔽探针102的外部向屏蔽探针的内部114传播的波，这样的波可能干扰相应的集成电路IC的正确测试。
每一个波导200具有磁导率μ以及介电常数∈，其中磁导率以及介电常数分别是空气中的值。如本领域技术人员将理解的，波导200用作高通滤波器。波导200的横向尺寸(transverse dimension)是导电屏蔽元件106的宽度a以及相邻导电屏蔽元件之间的高度b。宽度a以及高度b这两个横向尺寸中较大的一个决定了波导的截止频率(cutofffrequency)fc。截止频率fc与波导200沿着Z轴的长度无关。在矩形波导200中，横向电波TE以及横向磁波TM可以传播通过波导。对于横向电波TE，波导200具有操作模式，通常将其表示为TEmn，其中m是与波导200的X轴尺寸关联的整数，即宽度a，并且n是与波导200的Y轴尺寸关联的整数，即高度b。
在矩形波导200中，TE10模式是主要操作模式(m＝1，n＝0)，在这种情况下，宽度a大于高度b的截止频率fc为fc＝(c/2a)，其中c是自由空间中电磁波的速度，大约为3X108米/秒。在此模式下，截止波长为λc＝2a/c。在图3C中示出了TE10模式，并示出整数m表示为电磁波沿X轴的半周期变化数，在TE10模式中为1。如图3B所示，在波导200中，对于具有大于截止频率fc(f>fc且λ<λc)的频率f的电磁波，这些电磁波进入波导并经历通过波导200的导电元件的内部反射并且在Z轴方向上传播通过波导。然而，对于具有小于截止频率fc(f<fc以及λ>λc)的频率f的电磁波，电磁波不会进入波导，并且不会传播通过波导，而是会被波导200的导电元件反射远离波导入口。这样一来，波导200有效地操作为具有频率f小于截止频率fc的电磁波的滤波器或屏蔽。对于高度b大于宽度a的情况，波导200的截止频率为fc＝(c/2b)。
因此，通过选择与屏蔽探针102的导电屏蔽元件106相关联的宽度a以及高度b，包括这些元件的各个波导200有效地阻挡或屏蔽了在屏蔽探针外部并且平行于Z轴传播的特定频率的电磁波进入屏蔽探针的内部114。屏蔽探针102从而有效地“屏蔽”了探针的内部114中的集成电路IC，使其不受这些外部电磁波的影响。
在本说明书中，用语“在内部”或“包含在内部”用于描述当集成电路被屏蔽探针102屏蔽时集成电路IC的位置，如图1所示。在图1的实施例中，屏蔽罩107、基座108、以及晶圆104的表面(包括集成电路IC)界定了屏蔽探针的内部114。内部114对应于被这些构件围绕的三维空间或区域，亦即，此区域被屏蔽罩107的导电屏蔽元件106围绕，并且此区域的顶部由基座108界定，此区域的底部由集成电路IC以及包括导电保护环112的围绕集成电路IC的晶圆104的表面界定。因此，当屏蔽探针102在被测试的集成电路IC上方的位置时，此集成电路被称为在屏蔽探针的“内部114”或“包含在内部114”中。
还应注意的是，在如下所述根据本公开的屏蔽探针的一些实施例中，当测试集成电路IC时，晶圆不包括导电保护环，或者屏蔽探针不接触晶圆的表面。再次强调，即使在这些情况下，当探针在被测试的集成电路IC上方的位置时，无论探针是否接触晶圆的表面，被测试的集成电路IC也将描述为包含在屏蔽探针的内部。在这些情况下，界定屏蔽探针内部的体积或区域将有效地包括由屏蔽罩向下延伸或投影至围绕被测试的集成电路IC的晶圆表面界定的区域所界定的区域。最后，在以下将描述的根据本公开的屏蔽探针的其他实施例中，屏蔽探针被配置以屏蔽多个集成电路IC。再次强调，在这样的实施例中，当探针在多个集成电路上方的位置时，无论探针是否接触晶圆的表面，这些多个集成电路IC将被描述为在屏蔽探针的内部或包含在屏蔽探针的内部。
下面列出的表1示出了电磁波的示例频率f以及每一个频率的对应的波长λ以及1/2λ值。
表1
Figure BDA0002682409440000091
表1中的1/2λ值对应于TE10操作模式的波导200的宽度a。因此，通过选择屏蔽探针102的尺寸，亦即，导电屏蔽元件106的宽度a以及界定相邻导电屏蔽元件之间的间隔的高度b，屏蔽探针提供对具有频率f小于波导200的截止频率fc的电磁波的屏蔽。
返回参考图1、图2以及图3A至图3C，其中描述的波导200对应于在图1中的屏蔽探针102的左侧120以及右侧122的由相邻的一对导电屏蔽元件106以及导电探针环110与导电保护环112的对应部分所形成的波导的一者。因此，这些波导200屏蔽被测试的集成电路IC，使其免受平行于Z轴传播的外部电磁波的影响。屏蔽探针102也包括在图1中的屏蔽探针的前侧124以及后侧126的导电屏蔽元件106以及导电探针环110与导电保护环112的对应部分。如图1所示，包括屏蔽探针102的前侧124以及后侧126的导电屏蔽元件106的波导200屏蔽被测试的集成电路IC，使其免受平行于Y轴传播的外部电磁波的影响。此外，其中描述的波导200类似于由导电探针环110、导电屏蔽元件106以及导电保护环112所形成的波导。导电探针环110的最长侧尺寸决定平行于X轴传播的电磁波的截止频率fc。因为导电探针环110的最长侧尺寸可以不同于宽度a以及高度b中的较大者，平行于X轴传播的电磁波的截止频率fc可以不同于平行于Z轴以及Y轴传播的电磁波的截止频率fc。晶圆104的与导电保护环112耦接的连续区域可以提高平行于X轴行进的电磁波的截止频率fc，但是通过晶圆104平行于X轴传播的电磁波的衰减可能由于晶圆104的阻值而受到限制。屏蔽探针102因此屏蔽被测试的集成电路IC(即，在屏蔽探针的内部114)，使其免受在所有方向传播并且具有小于截止频率fc的频率的电磁波的影响。
图4A是根据本公开的一些实施例的屏蔽探针402的透视图，图4B是根据本公开的一些实施例的屏蔽探针402的仰视图。屏蔽探针402的构件404至414与图1的实施例中的构件104至114相同或相似，因此将不再参考图4A以及图4B进行详细描述。在图4A的实施例中，如经由虚线416的接地符号所指示的，基座408上的导电探针环410连接到接收接地参考电压的接地电压参考节点。这将屏蔽探针402的所有构件(亦即导电探针环410、导电屏蔽元件406、以及导电保护环412)接地(即，连接至接地电压参考节点)。
在图4A中，平面418示出了沿箭头420所示方向的剖面仰视图的点，并且示出了图4B的剖面图的点。图4B示出了导电屏蔽元件406的剖面是圆形的，使得每一个导电屏蔽元件是具有用于接触晶圆404上的导电保护环412的尖锐的第二端406b的圆柱形杆。图4B也示出了测试探针422，测试探针422被包含在屏蔽探针402的内部414中的电路探针400上。在图4A的视图中省略了测试探针422以简化附图。测试探针422包括多个测试接点424，在图4B的剖面图中将测试接点424以圆圈表示。这些测试接点424被配置以接触被测试的集成电路IC(图1)的导电垫或凸块。测试接点424是导电的，并且以这种方式，耦接到这些测试接点的测试电路(未示出)向集成电路IC提供电测试信号并从集成电路IC接收电测试信号，从而测试集成电路。如以上参考图1、图2以及图3A至图3B所述，屏蔽探针402屏蔽或隔离屏蔽探针的内部414，使其免于电路探针400外部的电磁波的影响。测试探针422的测试接点424位于屏蔽探针402的内部414，并以此方式屏蔽探针屏蔽或提供这些测试接点电隔离，以允许对被测集成电路IC进行适当的测试。再次参考图1，除了导电探针环410在电路探针400中是接地而导电探针环110在电路探针100中是不接地之外，电路探针400与图1的电路探针100相同。
图5是根据一些实施例的电路探针500的另一剖面图，其中屏蔽探针502的导电屏蔽元件506具有非圆形的剖面。除了导电屏蔽元件506的剖面形状之外，电路探针500的结构与图1、图4A以及图4B的电路探针100或400相同。更具体地说，在图5的实施例中，导电屏蔽元件506具有椭圆形的剖面。在其他实施例中，导电屏蔽元件具有不同的剖面形状，并且本公开的屏蔽探针的导电屏蔽元件不限于图1以及图4的圆形剖面、或图5的椭圆形剖面。
图6A是根据本公开的其他实施例的包括屏蔽探针602的电路探针600的透视图，图6B是根据本公开的其他实施例的屏蔽探针602的剖面仰视图。除了在屏蔽探针602中，屏蔽罩604由在罩的两侧的导电屏蔽元件606形成以及由在罩的另外两侧的导电屏蔽片或导电屏蔽壁608形成之外，屏蔽探针602类似于前述的屏蔽探针102、402以及502。代替在屏蔽罩的所有四个侧面上具有导电屏蔽元件，如屏蔽罩107以及407(图1以及图4)，屏蔽罩604包括形成此导电罩的两侧的导电屏蔽壁608。每一个导电屏蔽壁608具有附接到导电探针环612的一侧的第一侧以及与第一侧相反的第二侧。屏蔽探针602包括基座610以及在基座上的导电探针环612，每一个导电屏蔽元件606的一端以及每一个导电屏蔽壁608的一端附接到导电探针环612。导电探针环612接地，如虚线框613所示。在此实施例中，晶圆614包括形成在晶圆中的集成电路IC(图6A中示出了其中的一者)，每一个集成电路包括在晶圆上的围绕相应的集成电路的导电保护环615。
沿着箭头618的方向观看由虚线616指示的平面示出了电路探针600的图6B的剖面图。电路探针600包括屏蔽探针602以及在屏蔽探针的内部622的测试探针620。在图6A中未示出测试探针620以简化附图。测试探针620包括测试接点624，并且如同以上关于图4B中对于测试探针422以及测试接点424所描述的操作，测试屏蔽探针602的内部622的集成电路IC。如图6B所示，屏蔽罩604的顶侧以及底侧上的每一个导电屏蔽元件606具有非圆形的剖面形状。导电屏蔽元件606的剖面在图6B的实施例中是椭圆形的，并且与图5的导电屏蔽元件506相同或相似。也要注意的是，在图6A中，导电屏蔽元件606被示为具有圆形剖面仅仅是为了简化附图，并且如图6B清楚所示，这些导电屏蔽元件具有椭圆形的剖面。
在屏蔽探针602的操作中，在屏蔽罩604的顶部以及底部的成对的导电屏蔽元件606作为波导，如先前对于图1、图4A、图4B以及图5中的屏蔽罩107、407以及507所描述的。因此，由导电屏蔽元件606以及导电探针环612与导电保护环615的对应部分形成的波导屏蔽或隔离在屏蔽探针602的内部622的测试探针620，使其免受平行于Z轴传播的电磁波的影响。屏蔽探针602的导电屏蔽壁608的第二侧接触导电保护环615，并用作屏蔽测试探针620，使其免受平行于Y轴传播的电磁波的影响。然而，如本领域技术人员可理解的，导电屏蔽壁608是经由导电片的集肤深度(skin depth)或集肤效应(skin effect)屏蔽屏蔽探针602的内部622，而不是用作波导。导电屏蔽壁608的集肤深度导致屏蔽探针602外部并平行于Y轴传播的电磁波的显着衰减。屏蔽探针602从而利用两种屏蔽方法屏蔽测试探针620以及屏蔽探针602的内部622的集成电路IC免受外部电磁波的影响。更具体地说，如图6B所示，屏蔽探针602经由沿着屏蔽罩604的顶侧以及底侧的由导电屏蔽元件606形成的波导、以及经由形成屏蔽罩的左侧以及右侧的导电屏蔽壁608来提供屏蔽。
图7A是根据本公开的其他实施例的包括屏蔽探针702的电路探针700的透视图，屏蔽探针702具有包括四个导电屏蔽壁706的屏蔽罩704，图7B是根据本公开的其他实施例的电路探针700的仰视图。除了在屏蔽探针702中，屏蔽罩704由在罩的四个侧面上的四个导电屏蔽壁706形成，并且不包括如在先前的实施例中作为屏蔽罩的一部分的导电屏蔽元件之外，屏蔽探针702类似于前述的屏蔽探针102、402、502以及602。屏蔽探针702还包括基座708以及在基座上的导电探针环710，每一个导电屏蔽壁706的一端附接到导电探针环710。屏蔽探针702的内部712在四个导电屏蔽壁706的内侧。导电探针环710接地，如虚线框714所示。图7B示出了测试探针716，测试探针716包括在屏蔽探针702的内部712的多个测试接点718。在屏蔽探针702的操作中，每一个导电屏蔽壁706用作屏蔽在屏蔽探针的内部712的测试探针716，使其免受平行于Z轴以及Y轴传播的电磁波的影响。如对于图6A、图6B的导电屏蔽壁608所描述的，代替用作波导，导电屏蔽壁706经由导电片的集肤深度或集肤效应屏蔽屏蔽探针702的内部712，如本领域技术人员将理解的。
图8是根据本公开的实施例的透视图，示出了图1、图4A、图4B、图5、图6A、图6B、图7A、图7B的屏蔽探针102、402、502、602以及702的任一个定位成与围绕晶圆802上的集成电路IC的导电保护环800接触。在这些实施例的每一个中，导电保护环(像是图8的导电保护环800)形成在晶圆802上且围绕晶圆上的每一个集成电路IC。当屏蔽探针位于被测试的集成电路IC上方时，此屏蔽探针的相应屏蔽罩的导电屏蔽元件(例如，图1的导电屏蔽元件106)的下端或导电屏蔽壁(例如，图7A、图7B的导电屏蔽壁706)接触这些导电保护环800，并在上述这样的测试期间对集成电路以及测试探针(图8中未示出)提供屏蔽。晶圆802上的导电保护环800的形成占据了晶圆上的宝贵空间，因此，至少由于这个原因，不可能或不期望在晶圆上形成这种导电保护环。
图9是示出根据本公开的其他实施例的屏蔽探针900的透视图，屏蔽探针900包括导电周边环902，导电周边环被配置以定位在围绕晶圆904上的集成电路IC的晶圆904的区域上方或与此区域接触。如图9中的虚线912中的下部屏蔽探针的放大局部视图所示，屏蔽探针900包括屏蔽罩906，屏蔽罩906包括导电屏蔽元件908或导电屏蔽壁910。屏蔽罩906包括在罩的所有四个侧面上的导电屏蔽元件908，或在罩的两个侧面上具有形成屏蔽罩的另外两个壁的导电屏蔽壁910。图9通过在屏蔽罩906的左侧以及右侧示出导电屏蔽元件908以及导电屏蔽壁910两者来示出此结构。屏蔽罩906的左壁以及右壁中的每一个由导电屏蔽元件908或导电屏蔽壁910形成。
在此实施例中，导电屏蔽元件908的下端不像先前的实施例中那样尖锐，而是平坦的，并且如图中所示附接到导电周边环902。导电屏蔽壁910的下端类似地附接到导电周边环902。屏蔽探针900也包括基座914以及导电探针环916，其在图9的实施例中接地。在操作中，在晶圆904上的集成电路IC的测试期间，屏蔽探针900可以被定位在集成电路上方，并且导电周边环902与围绕集成电路的周边的晶圆的表面接触。可选地，屏蔽探针900可以如虚线912所示被定位在被测试的集成电路IC上方一距离D处。在此实施例中，导电周边环902在被测试的集成电路IC的周边的周围的晶圆的表面上方的距离D处。一个或多个导电屏蔽元件908可以延伸超过导电周边环902朝向集成电路IC并且在测试期间与集成电路IC耦接。
图10是示出根据另一实施例的图7A的屏蔽探针702的透视图，屏蔽探针702被定位在晶圆1000的围绕被测试的集成电路IC的晶圆的区域上方并且不与晶圆1000接触。在操作中，屏蔽探针702被定位成导电屏蔽壁706的下端是定位在晶圆1000的表面上方一距离D处，并且在被测试的集成电路IC上方。当屏蔽探针702在此位置时，测试探针(未示出)的测试接点将与集成电路IC的接触垫接触，从而测试集成电路。
图11是根据本公开的其他实施例的图4A的屏蔽探针402或图6A的屏蔽探针602的透视图，上述屏蔽探针被配置以定位于围绕被测试的集成电路IC的晶圆1100的区域上方而不与晶圆1100的此区域接触。在此实施例中，晶圆1100不包括围绕每一个集成电路IC的形成在晶圆上的导电保护环。
图12A至图12F是示出根据本公开的其他实施例的被配置以围绕晶圆上的多个集成电路IC的屏蔽探针的其他实施例的平面图。图12A示出了屏蔽探针1200，其以虚线表示，屏蔽探针1200被配置以围绕在晶圆上形成的一行这样的集成电路中包含的三个相邻的集成电路IC。在图12A至图12F中一行的集成电路IC被认为是一组水平排列的集成电路，而一列的集成电路是一组垂直排列的集成电路。图12B示出了屏蔽探针1202的另一实施例，屏蔽探针1202被配置以围绕集成电路的相邻行以及列中的一组对角相邻的集成电路IC。图12C示出了围绕如图所示的四个相邻集成电路IC的屏蔽探针1204。图12D示出了屏蔽探针1206，屏蔽探针1206包括多个(在此示例中为三个)个别的屏蔽探针，每一个屏蔽探针围绕一行的集成电路中的各自相邻的集成电路IC。图12E示出了屏蔽探针1208，屏蔽探针1208个别地围绕晶圆上集成电路的相邻行以及列中的一组对角相邻的集成电路IC。最后，图12F示出了屏蔽探针1210，屏蔽探针1210个别地围绕如图所示的四个相邻的集成电路IC。图12A至图12F的实施例示出了根据本申请的实施例的屏蔽探针不限于围绕晶圆上的个别的集成电路IC，而是可以具有不同的排列以围绕多个集成电路。
图13A是根据本公开的其他实施例的被配置成围绕晶圆1302的边缘的屏蔽探针1300的实施例，图13B是根据本公开的其他实施例的被配置成围绕晶圆的遮罩边界(maskboundary)的外周边的屏蔽探针1304的实施例。因此，在图13A中，在晶圆中形成的所有集成电路IC的测试期间，屏蔽探针1300围绕晶圆1302的边缘。形成在晶圆1302上的所有集成电路IC具有“遮罩边界”，其对应于形成在晶圆中的所有集成电路的组合的外周边。屏蔽探针1304被配置以在集成电路的测试期间围绕此遮罩边界。
图14A以及图14B示出了根据本公开的其他实施例的包括多级屏蔽(multi-levelshielding)的屏蔽探针。图14A示出了形成在晶圆1400中的多个集成电路IC。在此实施例中，屏蔽探针1402包括多种级(several-level)屏蔽探针。更具体地说，屏蔽探针1402包括个别级(individual-level)屏蔽探针1404，其各自围绕个别的集成电路IC。屏蔽探针1402也包括围绕一组个别的集成电路IC的组级(group-level)屏蔽探针1406。遮罩边界级(maskboundary level)屏蔽探针1408围绕形成在晶圆1400上的所有集成电路IC的遮罩边界，并且晶圆级(wafer-level)屏蔽探针1410沿着晶圆的边缘或周边以围绕整个晶圆。图14B示出了包括重复级(duplicate level)的多级屏蔽的屏蔽探针1412。屏蔽探针1412包括双重组级(dual group-level)屏蔽探针1414a、1414b以及重复遮罩边界屏蔽探针1416a、1416b。
图15示出了根据本公开的实施例的应用于电路探针(CP)测试以及晶圆级芯片规模封装(WLCSP)测试的根据图1至图14B的任一实施例的屏蔽探针。在图15中，晶圆级芯片规模封装装置1500形成在晶圆1502上，并且屏蔽探针1504用于测试这些晶圆级芯片规模封装装置，其中屏蔽探针1504可以是图1至图14B中描述的屏蔽探针的任一实施例。
图16示出了在本公开的其他实施例中图1至图14B的屏蔽探针也可以用于测试多个基板上晶圆上芯片(COWOS)装置1600。基板上晶圆上芯片装置1600利用在硅中介层1604上并排(side-by-side)结合多个芯片1602的晶圆级多芯片(wafer-level multi-chip)封装技术，以实现更好的内连密度以及性能。芯片经由微型凸块(micro-bump)接合到硅中介层上形成晶圆上芯片(chip-on-wafer,COW)。将封装框架添加到每一个芯片上晶圆以形成基板上晶圆上芯片装置1600。硅中介层1604使用硅通孔(through substrate vias,TSV)提供外部连接位置。在单粒化成分离的基板上晶圆上芯片装置1600之前，这些外部连接位置可以用于将屏蔽探针1606耦接到一个或多个晶圆上芯片基板上晶圆上芯片装置1600。
图17A至图17C示出了现有电路探针测试、使用根据本公开的一些实施例的屏蔽探针、以及使用根据一些实施例的屏蔽探针以及导电保护环的电磁模拟结果。图17A示出了除了电路探针顶部的金属板1700之外没有任何屏蔽的现有电路探针，并且相应的曲线图示出了在相应频率范围中的模拟结果。图17B示出了根据本公开的实施例的屏蔽探针1702，并且在相应图中示出了模拟结果。屏蔽探针1702不包括在晶圆上的导电保护环。图17C示出了在晶圆上包括导电保护环1706的屏蔽探针1704，并且在曲线图中示出了相应的模拟结果。与图17A的现有电路探针(-70dB)相比，屏蔽探针1702在2.3至2.7GHz频率范围内提供了电磁信号的显着衰减(-100dB)，并且具有导电保护环1706的屏蔽探针1704提供了进一步的衰减(-110dB)。
图1至图14B的屏蔽探针也可用于测试如图18所示的三维集成电路(3DIC)，其中为清楚起见显示了两个三维集成电路1802。三维集成电路1802包括多集成电路(multiple-integrated circuit)1804，多集成电路1804使用硅晶圆1808上的底部晶粒(base die)1806堆叠并彼此接合。当晶粒堆叠于彼此顶部时，可能会发生探针测试。屏蔽探针1810被示出耦接到三维集成电路1802的顶部晶粒(top die)1814上的导电探针环1812。可替代地，屏蔽探针可以被调整尺寸以耦接到硅晶圆1806上的底部晶粒1806周围的导电探针环1816(未示出耦接到屏蔽探针)。
图1至图14B的屏蔽探针也可用于测试使用集成扇出(integrated fanout,INFO)技术封装的集成电路。参考图19，示出了两个集成扇出封装1902，为清楚起见，示出一个耦接到屏蔽探针1904的集成扇出封装1902以及一个第二集成扇出封装1902。集成电路芯片1906耦接到印刷电路板1908。印刷电路板1908上的导电探针环1910用于耦接到屏蔽探针1904。
在本公开的实施例中，电路探针包括屏蔽探针，屏蔽探针为被测试的晶圆上的集成电路提供电磁屏蔽。这使得能够还可靠地测试集成电路。
在一些实施例中，一种电路探针包括屏蔽探针，屏蔽探针具有基座以及在基座上的导电探针环。屏蔽罩附接到导电探针环并且具有内部空间。屏蔽罩被配置以定位成在屏蔽罩的内部包含形成在晶圆上的至少一个集成电路，并且在测试至少一个集成电路期间对至少一个集成电路提供电磁屏蔽。在一些实施例中，屏蔽罩包括多个导电屏蔽元件，每一个导电屏蔽元件具有第一端以及与第一端相反的第二端，多个导电屏蔽元件的第一端分隔开，并且连接至导电探针环。在一些实施例中，导电屏蔽元件中的每一个具有非圆形剖面。在一些实施例中，导电屏蔽元件的每一个第二端是尖锐的。在一些实施例中，屏蔽罩包括多个导电屏蔽壁，每一个导电屏蔽壁具有附接到导电探针环的第一侧以及与第一侧相反的第二侧。在一些实施例中，屏蔽罩包括四个导电屏蔽壁。在一些实施例中，屏蔽罩包括导电周边环以及多个导电屏蔽元件，多个导电屏蔽元件在导电周边环以及导电探针环之间延伸。在一些实施例中，多个导电屏蔽元件中的每一个具有圆形剖面。在一些实施例中，电路探针还包括第一导电屏蔽壁以及第二导电屏蔽壁，第一导电屏蔽壁在导电周边环以及导电探针环之间延伸，第二导电屏蔽壁在导电周边环以及导电探针环之间延伸。在一些实施例中，导电探针环耦接到被配置以接收接地参考电压的接地电压参考节点。在一些实施例中，电路探针还包括被定位于屏蔽探针的内部的测试探针。
在另一些实施例中，电路探针包括具有多个分隔开的导电屏蔽元件的屏蔽探针。屏蔽探针具有由多个分隔开的导电屏蔽元件限定的内部，并且多个分隔开的导电屏蔽元件被配置以形成多个波导，这些波导对屏蔽探针提供外部的电磁波的电磁屏蔽。测试探针定位于屏蔽探针的内部。在一些实施例中，分隔开的导电屏蔽元件中的每一个包括圆柱状杆。在一些实施例中，分隔开的导电屏蔽元件中的每一个具有宽度，并且分隔开的导电屏蔽元件以高度分隔开，宽度以及高度具有形成矩形波导的值，矩形波导具有期望的截止频率。在一些实施例中，屏蔽探针还包括多个导电屏蔽壁。
另一些实施例是一种测试晶圆上的集成电路的方法。方法包括将屏蔽罩定位在集成电路上方。屏蔽罩具有内部。然后，方法包括经由屏蔽罩内部的测试探针的测试接点将电测试信号施加到集成电路并从集成电路接收电测试信号，从而测试集成电路。在一些实施例中，定位屏蔽罩包括定位屏蔽罩以接触围绕集成电路的晶圆的表面。在一些实施例中，定位屏蔽罩包括将屏蔽罩定位在围绕集成电路的晶圆的表面上方，并且不与表面接触的距离处。在一些实施例中，晶圆包括多个集成电路，并且其中定位屏蔽罩还包括在多个集成电路的周围定位屏蔽罩。在一些实施例中，晶圆包括边缘，并且其中定位屏蔽罩还包括在晶圆的边缘的周围定位屏蔽罩。
前面概述数个实施例的特征，使得本技术领域中技术人员可更好地理解本公开的各方面。本技术领域中技术人员应理解的是，可轻易地使用本公开作为设计或修改其他工艺以及结构的基础，以实现在此介绍的实施例的相同目的及/或达到相同优点。本技术领域中技术人员亦应理解的是，这样的等效配置并不背离本公开的构思以及范围，且在不背离本公开的构思以及范围的情形下，可对本公开进行各种改变、替换以及更改。

Claims (1)

1.一种用于电磁屏蔽的电路探针，包括：
一屏蔽探针，包括：
一基座；
一导电探针环，在该基座上；以及
一屏蔽罩，附接到该导电探针环并且具有一内部，该屏蔽罩被配置以定位成在该屏蔽罩的该内部包含形成在一晶圆上的至少一个集成电路，并且在该至少一个集成电路的测试期间提供该至少一个集成电路电磁屏蔽。
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