CN112464613A - 数字电路鲁棒性验证方法及系统 - Google Patents

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Abstract

一种数字电路鲁棒性验证方法及系统，数字电路鲁棒性验证方法包含：使处理电路将对应待测电路中的内部储存电路以及外部储存电路设定以储存多个随机数值，并对待测电路进行配置以执行默认功能的设定；使前级电路传送对应于默认功能的驱动信号至待测电路，以使待测电路执行默认功能，进一步产生输出信号；以及使后级电路判断输出信号是否正确，以在输出信号为正确时判断待测电路通过鲁棒性验证。

Description

数字电路鲁棒性验证方法及系统
技术领域
本发明涉及一种验证技术，且特别是涉及一种数字电路鲁棒性验证方法及系统。
背景技术
数字电路是由许多的逻辑门组成的复杂电路。与模拟电路相比，数字电路主要进行数字信号的处理，具有较强的抗干扰能力。常见的数字电路有各种门电路、正反器以及由其构成的各种组合逻辑电路和序向逻辑电路。
在操作中，数字电路可能会出现错误的状况，而导致与其相关的储存组件产生错误的数据。当数字电路具备自错误状态中恢复至正常操作的能力时，将具有较高的鲁棒性(robustness)。在无法得知数字电路的恢复能力如何时，将无法对于其鲁棒性作出评估。
因此，如何设计一个新的数字电路鲁棒性验证方法及系统，以解决上述的缺失，乃为此一业界亟待解决的问题。
发明内容
发明内容旨在提供本公开内容的简化摘要，以使阅读者对本公开内容具备基本的理解。此发明内容并非本公开内容的完整概述，且其用意并非在指出本发明实施例的重要/关键组件或界定本发明的范围。
本发明内容的一目的是在提供一种数字电路鲁棒性验证方法及系统，由此改善现有技术的问题。
为达上述目的，本发明内容的一技术方案是关于一种数字电路鲁棒性验证方法，应用于数字电路鲁棒性验证系统，包含：使处理电路将对应待测电路中的内部储存电路以及外部储存电路设定以储存多个随机数值，并对待测电路进行配置以执行默认功能的设定；使前级电路传送对应于默认功能的驱动信号至待测电路，以使待测电路执行默认功能，进一步产生输出信号；以及使后级电路判断输出信号是否正确，以在输出信号为正确时判断待测电路通过鲁棒性验证。
本发明内容的另一技术方案是关于一种数字电路鲁棒性验证系统，包含：处理电路、前级电路以及后级电路。处理电路配置以将对应待测电路中的内部储存电路以及外部储存电路设定以储存多个随机数值，并对待测电路进行配置以执行默认功能的设定。前级电路配置以传送对应于默认功能的驱动信号至待测电路，以使待测电路执行默认功能，进一步产生输出信号。后级电路配置以判断输出信号是否正确，以在输出信号为正确时判断待测电路通过鲁棒性验证。
本发明的数字电路鲁棒性验证方法及系统，可对于待测电路进行鲁棒性的验证，以确保待测电路可在发生错误的状况下，恢复至正常的操作，产生正确的输出信号。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：
图1为本发明一实施例中，一种数字电路鲁棒性验证系统的方框图；以及
图2为本发明一实施例中，一种数字电路鲁棒性验证方法的流程图。
具体实施方式
请参照图1。图1为本发明一实施例中，一种数字电路鲁棒性验证系统100的方框图。数字电路鲁棒性验证系统100配置对以数字电路设计而成的待测电路110进行鲁棒性的验证程序，以确认待测电路110是否能自错误状态下恢复正常的操作。
数字电路鲁棒性验证系统100包含：处理电路120、前级电路130以及后级电路140。
处理电路120配置以在验证程序进行前，对数字电路鲁棒性验证系统100进行频率重置，并对各电路模块，例如前级电路130以及后级电路140进行设定。
于一实施例中，处理电路120可通过低带宽且速度相对较低的总线RBUS，例如先进周边总线(advanced peripheral bus；APB)对上述的电路进行设定。并且，于一实施例中，处理电路120是将相关的参数写入各电路模块中的模式缓存器(未示出)来完成设定，以使前级电路130以及后级电路140在验证程序中根据设定执行相对应的动作。
处理电路120进一步配置以将对应待测电路110的内部储存电路115以及外部储存电路150设定以储存多个随机数值RAM1以及RAM2。
于一实施例中，对应待测电路110的内部储存电路115可包含例如，但不限于正反器DFF以及静态随机存取存储器SRAM。其中，正反器DFF可包含多个正反器单元。内部储存电路115设置在待测电路110的内部，以在待测电路110操作时提供暂存的功能。于一实施例中，处理电路120可通过总线RBUS，对内部储存电路115设定以储存随机数值RAM1。
于一实施例中，对应待测电路110的外部储存电路150为待测电路110外的双倍数据传输率同步动态随机存取存储器。外部储存电路150设置在待测电路110的外部，以在待测电路110操作时提供数据存取的功能。
于一实施例中，待测电路110可在操作的时候，通过高带宽且速度相对较高的总线DBUS，例如先进高性能总线(advanced high-performance bus；AHB)存取外部储存电路150。于一实施例中，处理电路120亦可通过此总线DBUS来对外部储存电路150设定以储存随机数值RAM2。
通过上述将内部储存电路115以及外部储存电路150设定以储存随机数值RAM1以及RAM2的方式，处理电路120可仿真待测电路110发生异常而导致数据错误的情况。在上述情况中，由于内部储存电路115以及外部储存电路150被设定储存随机数值RAM1以及RAM2，因此待测电路110也预期会产生错误的结果。
处理电路120接着对待测电路110进行配置以执行一个默认功能的设定。于一实施例中，处理电路120可同样经由总线RBUS对待测电路110进行设定。并且，待测电路110可包含模式缓存器125，以由处理电路120将对应默认功能的模式设定参数MP通过总线RBUS写入模式缓存器125中。待测电路110将在验证程序中，读取模式缓存器125中的模式设定参数MP，来执行默认功能。
于一实施例中，待测电路110可在不需要默认数据的情形下，执行默认功能。而在另一实施例中，待测电路110需要默认数据才能执行默认功能。在这样的状况下，处理电路120将对应待测电路110执行默认功能所需的默认数据进行初始化，其中默认数据是储存于内部储存电路115及/或外部储存电路150的某个区块。在初始化的过程中，处理电路120将内部储存电路115以及外部储存电路150设定储存待测电路110所需要的正确初始化数据。
前级电路130配置以传送对应于默认功能的驱动信号DS至待测电路110，以使待测电路110执行默认功能，进一步产生输出信号OS。待测电路110在接收到驱动信号DS后，将读取模式缓存器125中的模式设定参数MP，并执行默认功能以进行相对应的数据处理与运算，产生输出信号OS。
后级电路140配置以判断输出信号OS是否正确，以于输出信号OS为正确时，判断待测电路110通过鲁棒性验证。更详细地说，当输出信号OS为正确时，表示待测电路110可以自这组随机数值对应的错误状态恢复，成功执行后续的默认功能，并产生正确的输出信号OS。
于一实施例中，后级电路140是对输出信号OS进行循环冗余代码(cyclicredundancy check；CRC)检查，以判断输出信号OS是否正确。并且，于一实施例中，后级电路140可通过至少一个其他电路与待测电路110电性耦接，且这些电路可对输出信号OS进行处理。后级电路140是通过这些电路接收经过处理的输出信号OS，再进行判断。在另一实施例中，后级电路140可将输出信号OS回传至处理电路120，由处理电路120判断是否正确，以于输出信号OS为正确时，判断待测电路110通过鲁棒性验证。
因此，本发明的数字电路鲁棒性验证系统100可对于待测电路110进行鲁棒性的验证，以确保待测电路110可在发生错误的状况下，回复至正常的操作，产生正确的输出信号OS。
于一实施例中，处理电路120可多次进行验证，每次均将内部储存电路115以及外部储存电路150设定储存不同的一组随机数值，进行多次验证，以达到一个预设的测试覆盖率(coverage)，提高验证的准确性。
进一步地，于一实施例中，数字电路鲁棒性验证系统100可由一个系统单芯片(system on a chip；SoC)以硬件电路的方式实现其所包含的处理电路120、前级电路130以及后级电路140。
于另一实施例中，待测电路110可为缓存器传输级(register transfer level；RTL)的模型，而数字电路鲁棒性验证系统100可由验证平台(test bench)所模拟，以实现其所包含的处理电路120、前级电路130以及后级电路140，以及外部储存电路150，通过例如，但不限于硬件的处理电路执行软件电路模块的方式，来对待测电路110进行验证。
图2为本发明一实施例中，一种数字电路鲁棒性验证方法200的流程图。
数字电路鲁棒性验证方法200可应用于如图1所示的数字电路鲁棒性验证系统100中。数字电路鲁棒性验证方法200包含下列步骤(应了解到，在本实施方式中所提及的步骤，除特别叙明其顺序者外，均可依实际需要调整其前后顺序，甚至可同时或部分同时执行)。
于步骤201，使处理电路120将对应待测电路110中的内部储存电路115以及外部储存电路150设定以储存多个随机数值，并对待测电路110进行配置以执行默认功能的设定。
于一实施例中，在处理电路120对待测电路110及对应的内部储存电路115以及外部储存电路150设定前，处理电路120亦可对数字电路鲁棒性验证系统100进行频率重置，并对数字电路鲁棒性验证系统100中的其他电路，例如但不限于前级电路130以及后级电路140进行设定。
于步骤202，使前级电路130传送对应于默认功能的驱动信号DS至待测电路110，以使待测电路110执行默认功能，进一步产生输出信号OS。
于步骤203，使后级电路140判断输出信号OS是否正确。
于步骤204，当输出信号OS为不正确时，判断待测电路110并未通过鲁棒性验证。
于步骤205，当输出信号OS为正确时，判断待测电路110通过鲁棒性验证。
虽然上文实施方式中揭露了本发明的具体实施例，然而其并非用以限定本发明，本发明所属技术领域中具有通常知识者，在不背离本发明的原理与精神的情形下，当可对其进行各种更动与修饰，因此本发明的保护范围当以附随权利要求范围所界定者为准。
【符号说明】
100：数字电路鲁棒性验证系统
115：内部储存电路
125：模式缓存器
140：后级电路
200：数字电路鲁棒性验证方法
DBUS、RBUS：总线
DS：驱动信号
RAM1、RAM2：随机数值
OS：输出信号
110：待测电路
120：处理电路
130：前级电路
150：外部储存电路
201至205：步骤
DFF：正反器
MP：模式设定参数
SRAM：静态随机存取存储器。

Claims (10)

1.一种数字电路鲁棒性验证方法，应用于一数字电路鲁棒性验证系统，包含：
使一处理电路将对应一待测电路中的一内部储存电路以及一外部储存电路设定以储存多个随机数值，并对该待测电路进行配置以执行一默认功能的设定；
使一前级电路传送对应于该默认功能的一驱动信号至该待测电路，以使该待测电路执行该默认功能，进一步产生一输出信号；以及
使一后级电路判断该输出信号是否正确，以于该输出信号为正确时判断该待测电路通过鲁棒性验证。
2.根据权利要求1所述的数字电路鲁棒性验证方法，其中，对应该待测电路的该内部储存电路为该待测电路包含的至少一正反器及一静态随机存取存储器。
3.根据权利要求1所述的数字电路鲁棒性验证方法，其中，对应该待测电路的该外部储存电路为该待测电路外的一双倍数据传输率同步动态随机存取存储器。
4.根据权利要求1所述的数字电路鲁棒性验证方法，还包含：
使该处理电路将一模式设定参数写入该待测电路的一模式缓存器，以对该待测电路进行配置以执行该默认功能的设定。
5.根据权利要求1所述的数字电路鲁棒性验证方法，还包含：
使该处理电路还对该待测电路执行该默认功能所需的一默认数据进行初始化，其中该默认数据储存于该内部储存电路及/或该外部储存电路。
6.根据权利要求1所述的数字电路鲁棒性验证方法，还包含：
使该后级电路对该输出信号进行一循环冗余代码检查，以判断该输出信号是否正确。
7.根据权利要求1所述的数字电路鲁棒性验证方法，还包含：
使该处理电路还在对该待测电路进行设定前，进行频率重置以及对该前级电路以及该后级电路进行设定。
8.根据权利要求1所述的数字电路鲁棒性验证方法，还包含：
使该处理电路将该内部储存电路以及该外部储存电路设定储存不同的这些随机数值以进行多次验证，以达到一预设测试覆盖率。
9.一种数字电路鲁棒性验证系统，包含：
一处理电路，配置以将对应一待测电路中的一内部储存电路以及一外部储存电路设定以储存多个随机数值，并对该待测电路进行配置以执行一默认功能的设定；
一前级电路，配置以传送对应于该默认功能的一驱动信号至该待测电路，以使该待测电路执行该默认功能，进一步产生一输出信号；以及
一后级电路，配置以判断该输出信号是否正确，以于该输出信号为正确时判断该待测电路通过鲁棒性验证。
10.根据权利要求9所述的数字电路鲁棒性验证系统，其中，该处理电路、该外部储存电路、该前级电路以及该后级电路是由一系统单芯片实现，或是由一验证平台所模拟。
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