TWI715403B - 數位電路強健度驗證方法及系統 - Google Patents

數位電路強健度驗證方法及系統 Download PDF

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Abstract

一種數位電路強健度驗證方法，包含：使處理電路將對應待測電路中的內部儲存電路以及外部儲存電路設定以儲存複數亂數值，並對待測電路進行配置以執行預設功能之設定；使前級電路傳送對應於預設功能之驅動訊號至待測電路，以使待測電路執行預設功能，進一步產生輸出訊號；以及使後級電路判斷輸出訊號是否正確，以於輸出訊號為正確時判斷待測電路通過強健度驗證。

Description

數位電路強健度驗證方法及系統
本發明係有關於一種驗證技術，且特別是有關於一種數位電路強健度驗證方法及系統。
數位電路是由許多的邏輯閘組成的複雜電路。與類比電路相比，數位電路主要進行數位訊號的處理，具有較強的抗干擾能力。常見的數位電路有各種閘電路、正反器以及由其構成的各種組合邏輯電路和序向邏輯電路。
在運作中，數位電路可能會出現錯誤的狀況，而導致與其相關的儲存元件產生錯誤的資料。當數位電路具備自錯誤狀態中回復至正常運作的能力時，將具有較高的強健度(robustness)。在無法得知數位電路的回復能力如何時，將無法對於其強健度作出評估。
因此，如何設計一個新的數位電路強健度驗證方法及系統，以解決上述的缺失，乃為此一業界亟待解決的問題。
發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本發明實施例的重要/關鍵元件或界定本發明的範圍。
本發明內容之一目的是在提供一種數位電路強健度驗證方法及系統，藉以改善先前技術的問題。
為達上述目的，本發明內容之一技術態樣係關於一種數位電路強健度驗證方法，應用於數位電路強健度驗證系統，包含：使處理電路將對應待測電路中的內部儲存電路以及外部儲存電路設定以儲存複數亂數值，並對待測電路進行配置以執行預設功能之設定；使前級電路傳送對應於預設功能之驅動訊號至待測電路，以使待測電路執行預設功能，進一步產生輸出訊號；以及使後級電路判斷輸出訊號是否正確，以於輸出訊號為正確時判斷待測電路通過強健度驗證。
本發明內容之另一技術態樣係關於一種數位電路強健度驗證系統，包含：處理電路、前級電路以及後級電路。處理電路配置以將對應待測電路中的內部儲存電路以及外部儲存電路設定以儲存複數亂數值，並對待測電路進行配置以執行預設功能之設定。前級電路配置以傳送對應於預設功能之驅動訊號至待測電路，以使待測電路執行預設功能，進一步產生輸出訊號。後級電路配置以判斷輸出訊號是否正確，以於輸出訊號為正確時判斷待測電路通過強健度驗證。
本發明的數位電路強健度驗證方法及系統，可對於待測電路進行強健度的驗證，以確保待測電路可在發生錯誤 的狀況下，回復至正常的運作，產生正確的輸出訊號。
100‧‧‧數位電路強健度驗證系統
110‧‧‧待測電路
115‧‧‧內部儲存電路
120‧‧‧處理電路
125‧‧‧模式暫存器
130‧‧‧前級電路
140‧‧‧後級電路
150‧‧‧外部儲存電路
200‧‧‧數位電路強健度驗證方法
201-205‧‧‧步驟
DBUS、RBUS‧‧‧匯流排
DFF‧‧‧正反器
DS‧‧‧驅動訊號
MP‧‧‧模式設定參數
RAM1、RAM2‧‧‧亂數值
SRAM‧‧‧靜態隨機存取記憶體
OS‧‧‧輸出訊號
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1圖為本發明一實施例中，一種數位電路強健度驗證系統的方塊圖；以及
第2圖為本發明一實施例中，一種數位電路強健度驗證方法的流程圖。
請參照第1圖。第1圖為本發明一實施例中，一種數位電路強健度驗證系統100的方塊圖。數位電路強健度驗證系統100配置對以數位電路設計而成的待測電路110進行強健度的驗證程序，以確認待測電路110是否能自錯誤狀態下回復正常的運作。
數位電路強健度驗證系統100包含：處理電路120、前級電路130以及後級電路140。
處理電路120配置以在驗證程序進行前，對數位電路強健度驗證系統100進行時脈重置，並對各電路模組，例如前級電路130以及後級電路140進行設定。
於一實施例中，處理電路120可透過低頻寬且速度相對較低的匯流排RBUS，例如先進周邊匯流排(advanced peripheral bus；APB)對上述的電路進行設定。並且，於一 實施例中，處理電路120是將相關的參數寫入各電路模組中的模式暫存器(未繪示)來完成設定，以使前級電路130以及後級電路140在驗證程序中根據設定執行相對應的動作。
處理電路120進一步配置以將對應待測電路110的內部儲存電路115以及外部儲存電路150設定以儲存複數亂數值RAM1以及RAM2。
於一實施例中，對應待測電路110的內部儲存電路115可包含例如，但不限於正反器DFF以及靜態隨機存取記憶體SRAM。其中，正反器DFF可包含多個正反器單元。內部儲存電路115設置在待測電路110的內部，以在待測電路110運作時提供暫存的功能。於一實施例中，處理電路120可透過匯流排RBUS，對內部儲存電路115設定以儲存亂數值RAM1。
於一實施例中，對應待測電路110的外部儲存電路150為待測電路110外之雙倍資料傳輸率同步動態隨機存取記憶體。外部儲存電路150設置在待測電路110的外部，以在待測電路110運作時提供資料存取的功能。
於一實施例中，待測電路110可在運作的時候，透過高頻寬且速度相對較高的匯流排DBUS，例如先進高效能匯流排(advanced high-performance bus；AHB)存取外部儲存電路150。於一實施例中，處理電路120亦可透過此匯流排DBUS來對外部儲存電路150設定以儲存亂數值RAM2。
藉由上述將內部儲存電路115以及外部儲存電路150設定以儲存亂數值RAM1以及RAM2之方式，處理電路120可模擬待測電路110發生異常而導致資料錯誤的情境。在 上述情境中，由於內部儲存電路115以及外部儲存電路150被設定儲存亂數值RAM1以及RAM2，因此待測電路110也預期會產生錯誤的結果。
處理電路120接著對待測電路110進行配置以執行一個預設功能的設定。於一實施例中，處理電路120可同樣經由匯流排RBUS對待測電路110進行設定。並且，待測電路110可包含模式暫存器125，以由處理電路120將對應預設功能的模式設定參數MP透過匯流排RBUS寫入模式暫存器125中。待測電路110將在驗證程序中，讀取模式暫存器125中的模式設定參數MP，來執行預設功能。
於一實施例中，待測電路110可在不需要預設資料的情形下，執行預設功能。而在另一實施例中，待測電路110需要預設資料才能執行預設功能。在這樣的狀況下，處理電路120將對應待測電路110執行預設功能所需之預設資料進行初始化，其中預設資料是儲存於內部儲存電路115及/或外部儲存電路150的某個區塊。在初始化的過程中，處理電路120將內部儲存電路115以及外部儲存電路150設定儲存待測電路110所需要的正確初始化資料。
前級電路130配置以傳送對應於預設功能之驅動訊號DS至待測電路110，以使待測電路110執行預設功能，進一步產生輸出訊號OS。待測電路110在接收到驅動訊號DS後，將讀取模式暫存器125中的模式設定參數MP，並執行預設功能以進行相對應的資料處理與運算，產生輸出訊號OS。
後級電路140配置以判斷輸出訊號OS是否正 確，以於輸出訊號OS為正確時，判斷待測電路110通過強健度驗證。更詳細地說，當輸出訊號OS為正確時，表示待測電路110可以自這組亂數值對應的錯誤狀態回復，成功執行後續的預設功能，並產生正確的輸出訊號OS。
於一實施例中，後級電路140是對輸出訊號OS進行循環冗餘碼(cyclic redundancy check；CRC)檢查，以判斷輸出訊號OS是否正確。並且，於一實施例中，後級電路140可透過至少一個其他電路與待測電路110電性耦接，且此些電路可對輸出訊號OS進行處理。後級電路140是透過此些電路接收經過處理的輸出訊號OS，再進行判斷。在另一實施例中，後級電路140可將輸出訊號OS回傳至處理電路120，由處理電路120判斷是否正確，以於輸出訊號OS為正確時，判斷待測電路110通過強健度驗證。
因此，本發明的數位電路強健度驗證系統100可對於待測電路110進行強健度的驗證，以確保待測電路110可在發生錯誤的狀況下，回復至正常的運作，產生正確的輸出訊號OS。
於一實施例中，處理電路120可多次進行驗證，每次均將內部儲存電路115以及外部儲存電路150設定儲存不同的一組亂數值，進行多次驗證，以達到一個預設的測試涵蓋率(coverage)，提高驗證的準確性。
進一步地，於一實施例中，數位電路強健度驗證系統100可由一個系統單晶片(system on a chip；SoC)以硬體電路的方式實現其所包含的處理電路120、前級電路130 以及後級電路140。
於另一實施例中，待測電路110可為暫存器傳輸級(register transfer level；RTL)的模型，而數位電路強健度驗證系統100可由驗證平台(test bench)所模擬，以實現其所包含的處理電路120、前級電路130以及後級電路140，以及外部儲存電路150，藉由例如，但不限於硬體的處理電路執行軟體電路模組的方式，來對待測電路110進行驗證。
第2圖為本發明一實施例中，一種數位電路強健度驗證方法200的流程圖。
數位電路強健度驗證方法200可應用於如第1圖所示的數位電路強健度驗證系統100中。數位電路強健度驗證方法200包含下列步驟(應瞭解到，在本實施方式中所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行)。
於步驟201，使處理電路120將對應待測電路110中的內部儲存電路115以及外部儲存電路150設定以儲存複數亂數值，並對待測電路110進行配置以執行預設功能之設定。
於一實施例中，在處理電路120對待測電路110及對應的內部儲存電路115以及外部儲存電路150設定前，處理電路120亦可對數位電路強健度驗證系統100進行時脈重置，並對數位電路強健度驗證系統100中的其他電路，例如但不限於前級電路130以及後級電路140進行設定。
於步驟202，使前級電路130傳送對應於預設功能之驅動訊號DS至待測電路110，以使待測電路110執行預設功 能，進一步產生輸出訊號OS。
於步驟203，使後級電路140判斷輸出訊號OS是否正確。
於步驟204，當輸出訊號OS為不正確時，判斷待測電路110並未通過強健度驗證。
於步驟205，當輸出訊號OS為正確時，判斷待測電路110通過強健度驗證。
雖然上文實施方式中揭露了本發明的具體實施例，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不悖離本發明之原理與精神的情形下，當可對其進行各種更動與修飾，因此本發明之保護範圍當以附隨申請專利範圍所界定者為準。
200‧‧‧數位電路強健度驗證方法
201-205‧‧‧步驟

Claims (10)

  1. 一種數位電路強健度(robustness)驗證方法，應用於一數位電路強健度驗證系統，包含：使一處理電路將對應一待測電路中的一內部儲存電路以及一外部儲存電路設定以儲存複數亂數值，以使該處理電路模擬該待測電路發生異常而導致資料錯誤的一情境，並對該待測電路進行配置以執行一預設功能之設定；使一前級電路傳送對應於該預設功能之一驅動訊號至該待測電路，以使該待測電路執行該預設功能，進一步產生一輸出訊號；以及使一後級電路判斷該輸出訊號是否正確，以於該輸出訊號為正確時判斷該待測電路自該情境回復並通過強健度驗證。
  2. 如請求項1所述之數位電路強健度驗證方法，其中對應該待測電路的該內部儲存電路為該待測電路包含的至少一正反器及一靜態隨機存取記憶體。
  3. 如請求項1所述之數位電路強健度驗證方法，其中對應該待測電路的該外部儲存電路為該待測電路外的一雙倍資料傳輸率同步動態隨機存取記憶體。
  4. 如請求項1所述之數位電路強健度驗證方法，更包含： 使該處理電路將一模式設定參數寫入該待測電路之一模式暫存器，以對該待測電路進行配置以執行該預設功能之設定。
  5. 如請求項1所述之數位電路強健度驗證方法，更包含：使該處理電路更對應該待測電路執行該預設功能所需之一預設資料進行初始化，其中該預設資料儲存於該內部儲存電路及/或該外部儲存電路。
  6. 如請求項1所述之數位電路強健度驗證方法，更包含：使該後級電路對該輸出訊號進行一循環冗餘碼(cyclic redundancy check；CRC)檢查，以判斷該輸出訊號是否正確。
  7. 如請求項1所述之數位電路強健度驗證方法，更包含：使該處理電路更在對該待測電路進行設定前，進行時脈重置以及對該前級電路以及該後級電路進行設定。
  8. 如請求項1所述之數位電路強健度驗證方法，更包含：使該處理電路將該內部儲存電路以及該外部儲存電路設 定儲存不同的該等亂數值以進行多次驗證，以達到一預設測試涵蓋率。
  9. 一種數位電路強健度驗證系統，包含：一處理電路，配置以將對應一待測電路中的一內部儲存電路以及一外部儲存電路設定以儲存複數亂數值，以使該處理電路模擬該待測電路發生異常而導致資料錯誤的一情境，並對該待測電路進行配置以執行一預設功能之設定；一前級電路，配置以傳送對應於該預設功能之一驅動訊號至該待測電路，以使該待測電路執行該預設功能，進一步產生一輸出訊號；以及一後級電路，配置以判斷該輸出訊號是否正確，以於該輸出訊號為正確時判斷該待測電路自該情境回復並通過強健度驗證。
  10. 如請求項9所述之數位電路強健度驗證系統，其中該處理電路、該外部儲存電路、該前級電路以及該後級電路是由一系統單晶片(system on a chip；SoC)實現，或是由一驗證平台(test bench)所模擬。
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