CN112424937A - 光接收元件和测距模块 - Google Patents

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Abstract

本发明涉及能够使特性改善的光接收元件和测距模块。根据本技术的光接收元件设置有片上透镜、配线层和布置在所述片上透镜与所述配线层之间的半导体层。所述半导体层包括：施加有第一电压的第一电压施加部；施加有与所述第一电压不同的第二电压的第二电压施加部；布置在所述第一电压施加部的周围的第一电荷检测部；布置在所述第二电压施加部的周围的第二电荷检测部；以及像素分隔部，其在相邻像素的边界处将所述半导体层至少分隔至预定深度。所述半导体层被构造为使得所述像素分隔部施加有第三电压。例如，本发明能够应用于通过ToF方法生成距离信息的光接收元件等。

Description

光接收元件和测距模块
技术领域
本发明涉及光接收元件和测距模块，并且具体地涉及能够提高特性的光接收元件和测距模块。
背景技术
通常，使用间接飞行时间法(ToF)的测距系统是公知的。在这种测距系统中，能够在不同区域中高速分配信号电荷的传感器是必不可少的，所述信号电荷是通过接收照射至物体并被物体反射的光而获得的，所述光是使用发光二极管(LED)或激光器以一定的相位照射的有源光。
因此，例如，提出了一种通过直接在基板中施加电压以在基板中产生电流从而使得传感器的基板中的宽范围区域被高速调制的技术(例如，参见专利文献1)。这种传感器也被称为电流辅助光子解调器(CAPD)传感器。
引用列表
专利文献
专利文献1：日本专利申请特开第2011-86904号公报
发明内容
本发明要解决的技术问题
然而，通过上述技术很难获得具有足够特性的CAPD传感器。
例如，上述CAPD传感器是具有布置在基板的接收来自外部的光的表面上的配线等的前面照射型传感器。
为了保护光电二极管转换区域，期望在光电二极管(即，光电转换单元)的光接收表面侧不具有阻挡入射光的光路的配线等。然而，在前面照射型CAPD传感器中，为了提取电荷，根据结构在PD的光接收表面侧布置有用于提取电荷的配线、各种控制线和信号线，这限制了光电转换区。也即是，不能保证足够的光电转换区，并且诸如灵敏度等像素的特性劣化。
此外，在考虑在有外部光的地方使用CAPD传感器的情况下，外部光分量成为使用有源光测距的间接ToF方法的噪声分量。因此，需要确保足够的饱和信号量(Qs)，以确保足够的信噪比(SN)并且获得距离信息。但是，在前面照射型CAPD传感器中，配线布局受到限制。因此，有必要设计除配线电容以外的方法，例如设置用于确保电容的附加晶体管。
此外，在前面照射型CAPD传感器中，在基板的光入射侧布置有称为抽头(Tap)的信号提取部。同时，在考虑Si基板中的光电转换的情况下，尽管在取决于光的波长的衰减率上存在差异，但是在光入射表面侧的光电转换的发生率是高的。因此，在表面型CAPD传感器中，有很高的概率在设置有信号提取部的抽头区域中的未被分配信号电荷的非激活抽头(Inactive Tap)区域中进行光电转换。由于间接ToF传感器使用根据有源光的相位而被分配到各个电荷累积区域的信号来获得距离测量信息，所以非激活抽头区域中被直接光电转换的分量成为噪声，并且因此，测距精度可能变差。即，CAPD传感器的特性可能恶化。
本发明的技术正是针对这种情况而做出的，并且能够提高特性。
技术问题的解决方案
根据本技术的第一方面的光接收元件包括：
片上透镜；
配线层；和
半导体层，所述半导体层布置在所述片上透镜与所述配线层之间，其中，
所述半导体层包括：
第一像素，
第二像素，所述第二像素与所述第一像素相邻，和
第一像素分隔部，所述第一像素分隔部在所述第一像素与所述第二像素之间将所述半导体层分隔至少直到预定深度，
所述第一像素包括：
第一电压施加部，所述第一电压施加部连接至第一控制配线，
第二电压施加部，所述第二电压施加部连接至第二控制配线，
第一电荷检测部，所述第一电荷检测部布置在所述第一电压施加部周围，
第二电荷检测部，所述第二电荷检测部布置在所述第二电压施加部周围，
所述第二像素包括：
第三电压施加部，所述第三电压施加部连接至第三控制配线，
第四电压施加部，所述第四电压施加部连接至第四控制配线，
第三电荷检测部，所述第三电荷检测部布置在所述第三电压施加部周围，
第四电荷检测部，所述第四电荷检测部布置在所述第四电压施加部周围，并且
所述第一像素分隔部包括：
第五电压施加部，所述第五电压施加部连接至第五控制配线。
在本技术的第一方面中，设置有片上透镜、配线层、布置在所述片上透镜与所述配线层之间的半导体层，所述半导体层设置有第一像素、与第一像素相邻的第二像素和第一像素分隔部，所述第一像素分隔部在所述第一像素和所述第二像素之间将所述半导体层分隔至少直到预定深度，所述第一像素设置有与第一控制配线连接的第一电压施加部、与第二控制配线连接的第二电压施加部、布置在所述第一电压施加部周围的第一电荷检测部和布置在所述第二电压施加部周围的第二电荷检测部，所述第二像素设置有与第三控制配线连接的第三电压施加部、与第四控制配线连接的第四电压施加部、布置在所述第三电压施加部周围的第三电荷检测部和布置在所述第四电压施加部周围的第四电荷检测部，并且所述第一像素分隔部设置有连接至第五控制配线的第五电压施加部。
根据本技术的第二方面的光接收元件包括：
片上透镜；
配线层；和
半导体层，所述半导体层布置在所述片上透镜与所述配线层之间，其中，
所述半导体层包括：
第一像素，
第二像素，所述第二像素与所述第一像素相邻，以及
第一像素分隔部，所述第一像素分隔部在所述第一像素与所述第二像素之间将所述半导体层分隔至少直到预定深度，
像素间遮光膜，所述像素间遮光膜形成在所述第一像素与所述第二像素之间并且在所述半导体层的位于所述片上透镜侧的前表面上，以及
贯穿电极，所述贯穿电极连接至所述像素间遮光膜，
所述第一像素包括：
第一电压施加部，所述第一电压施加部连接至第一控制配线，
第二电压施加部，所述第二电压施加部连接至第二控制配线，
第一电荷检测部，所述第一电荷检测部布置在所述第一电压施加部周围，
第二电荷检测部，所述第二电荷检测部布置在所述第二电压施加部周围，
所述第二像素包括
第三电压施加部，所述第三电压施加部连接至第三控制配线，
第四电压施加部，所述第四电压施加部连接至第四控制配线，
第三电荷检测部，所述第三电荷检测部布置在所述第三电压施加部周围，
第四电荷检测部，所述第四电荷检测部布置在所述第四电压施加部周围，并且
所述第一像素分隔部包括：
第五电压施加部，所述第五电压施加部至少部分地连接至所述像素间遮光膜。
在本技术的第二方面中，设置有片上透镜、配线层、布置在所述片上透镜与所述配线层之间的半导体层，所述半导体层设置有第一像素、与所述第一像素相邻的第二像素以及第一像素分隔部、像素间遮光膜和贯穿电极，所述第一像素分隔部在所述第一像素与所述第二像素之间将所述半导体层分隔至少直到预定深度，所述像素间遮光膜形成在所述第一像素和所述第二像素之间并且在所述半导体层的位于所述片上透镜侧的前表面上，所述贯穿电极连接至所述像素间遮光膜，所述第一像素设置有与第一控制配线连接的第一电压施加部、与第二控制配线连接的第二电压施加部、布置在所述第一电压施加部周围的第一电荷检测部和布置在所述第二电压施加部周围的第二电荷检测部，所述第二像素设置有与第三控制配线连接的第三电压施加部、与第四控制配线连接的第四电压施加部、布置在所述第三电压施加部周围的第三电荷检测部和布置在所述第四电压施加部周围的第四电荷检测部，并且所述第一像素分隔部设置有连接至所述像素间遮光膜的第五电压施加部。
根据本技术的第三方面的测距模块包括：
根据所述第一方面或所述第二方面的光接收元件，
光源，所述光源被构造用于发射亮度周期性变化的照射光；以及
发光控制单元，所述发光控制单元被构造用于控制所述照射光的照射时序。
在本技术的第三方面中，设置有根据所述第一方面或所述第二方面的光接收元件、被构造用于发射亮度周期性变化的照射光的光源和被构造用于控制所述照射光的照射时序的发光控制单元。
本发明的效果
根据本技术的第一方面至第三方面，能够改善特性。
注意，这里说明的效果不一定是局限性的，并且可以呈现出本发明中说明的任何效果。
附图说明
图1是示出了光接收元件的构造示例的框图。
图2是示出了像素的构造示例的图。
图3是示出了像素的信号提取部的构造示例的图。
图4是用于说明灵敏度提高的图表。
图5是用于说明电荷分离效率的提高的图。
图6是用于说明电子提取效率的提高的图。
图7是用于说明在前面照射型中信号载流子移动速度的图表。
图8是用于说明在背面照射型中信号载流子移动速度的图表。
图9是示出了像素的信号提取部的另一构造示例的图。
图10是用于说明像素和片上透镜之间关系的图。
图11是示出了像素的信号提取部的另一构造示例的图。
图12是示出了像素的信号提取部的另一构造示例的图。
图13是示出了像素的信号提取部的另一构造示例的图。
图14是示出了像素的信号提取部的另一构造示例的图。
图15是示出了像素的信号提取部的另一构造示例的图。
图16是示出了像素的另一构造示例的图。
图17是示出了像素的另一构造示例的图。
图18是示出了像素的另一构造示例的图。
图19是示出了像素的另一构造示例的图。
图20是示出了像素的另一构造示例的图。
图21是示出了像素的另一构造示例的图。
图22是示出了像素的另一构造示例的图。
图23是示出了像素的另一构造示例的图。
图24是示出了像素的另一构造示例的图。
图25是示出了像素的另一构造示例的图。
图26是示出了像素的另一构造示例的图。
图27是示出了像素的另一构造示例的图。
图28是示出了像素的另一构造示例的图。
图29是示出了像素的另一构造示例的图。
图30是示出了像素的另一构造示例的图。
图31是示出了像素的等效电路的图。
图32是示出了像素的另一等效电路的图。
图33是示出了采用周期性布置的电压供给线的布置示例的图。
图34是示出了采用镜像布置的电压供给线的布置示例的图。
图35是用于说明周期性布置和镜像布置的特性的图表。
图36是第14实施例中的多个像素的横截面图。
图37是第14实施例中的多个像素的横截面图。
图38是第9实施例中的多个像素的横截面图。
图39是第9实施例的变形例1中的多个像素的横截面图。
图40是第15实施例中的多个像素的横截面图。
图41是第10实施例中的多个像素的横截面图。
图42是用于说明多层配线层的五层金属膜的图。
图43是用于说明多层配线层的五层金属膜的图。
图44是用于说明多晶硅层的图。
图45是示出了形成在金属膜中的反射部件的变形例的图。
图46是示出了形成在金属膜中的反射部件的变形例的图。
图47是用于说明光接收元件的基板构造的图。
图48是第十八实施例的多个像素的横截面图。
图49是图48中的多个像素的平面图。
图50是示出了在4抽头像素结构中的贯穿电极和绝缘膜的布置示例的平面图。
图51是具有根据第十八实施例的变形例的2抽头像素结构的像素的平面图。
图52是具有根据第十八实施例的变形例的4抽头像素结构的像素的平面图。
图53是用于说明施加负偏压的驱动的图。
图54是示出了在不同时序处施加负偏压的驱动的图。
图55是示出了在不同时序处施加负偏压的驱动的图。
图56是在第十九实施例中的多个像素的横截面图。
图57是在第二十实施例中的多个像素的横截面图。
图58是示出了在像素阵列单元和外围电路单元之间的位置关系的平面图。
图59是在第二十一实施例中的多个像素的横截面图。
图60是在第二十二实施例中的多个像素的横截面图。
图61是在第二十三实施例中的多个像素的横截面图。
图62是在第二十四实施例中的多个像素的横截面图。
图63是在第二十五实施例中的多个像素的横截面图。
图64是示出了测距模块的构造示例的框图。
图65是示出了车辆控制系统的示意性构造的示例的框图。
图66是示出了车外信息检测单元和成像单元的安装位置的示例的说明图。
具体实施方式
在下文中，将参照附图来说明应用本技术的实施例。
<第一实施例>
<光接收元件的构造示例>
本技术通过使CAPD传感器具有背面照射结构来提高诸如像素灵敏度等特性。
例如，本技术可以应用于构成通过间接ToF方法测量距离的测距系统的光接收元件、包括该光接收元件的成像装置等。
该测距系统例如可以应用于安装在车辆上并且测量距车外物体的距离的车内系统、测量距诸如用户的手等物体的距离并且基于测量结果识别用户的手势的手势识别系统等。在这种情况下，手势识别结果例如可以用于操作汽车导航系统等。
图1是示出了应用本技术的光接收元件的实施例的构造示例的框图。
图1中示出的光接收元件1是背面照射型CAPD传感器，并且例如，设置在具有测距功能的成像装置中。
光接收元件1具有包括形成在半导体基板(未图示)上的像素阵列单元20和集成在与像素阵列单元20相同的半导体基板上的外围电路单元的构造。外围电路单元例如包括抽头驱动单元21、垂直驱动单元22、列处理单元23、水平驱动单元24和系统控制单元25。
光接收元件1还设置有信号处理单元31和数据存储单元32。注意，信号处理单元31和数据存储单元32可以安装在与光接收元件1相同的基板上，或者可以布置在成像装置的与光接收元件1的基板不同的基板上。
像素阵列单元20具有下述结构：其中，像素51在行方向和列方向上二维地布置在矩阵中，各像素51根据接收到的光量生成电荷并且输出与电荷对应的信号。即，像素阵列单元20包括多个像素51，各像素51对入射光进行光电转换，并且输出与作为光电转换处理后获得的电荷相对应的信号。这里，行方向是指像素51在水平方向上的阵列方向，列方向是指像素51在垂直方向上的阵列方向。行方向是图1中的横方向，并且列方向是图1中的垂直方向。
像素51接收从外部入射的光，特别是红外光，对接收到的光进行光电转换，并且根据作为光电转换处理后获得的电荷输出像素信号。像素51包括应用预定电压MIX0(第一电压)以检测光电转换电荷的第一抽头TA和应用预定电压MIX1(第二电压)以检测光电转换电荷的第二抽头TB。
抽头驱动单元21经由预定的电压供给线30向像素阵列单元20的各像素51的第一抽头TA提供预定电压MIX0，并且经由预定的电压供给线30向像素阵列单元20的各像素51的第二抽头TB提供预定电压MIX1。因此，像素阵列单元20的一个像素列与两条电压供给线30连接，这两条电压供给线是发送电压MIX0的电压供给线30和发送电压MIX1的电压供给线30。
在像素阵列单元20中，相对于矩阵中的像素阵列，针对各像素行沿着行方向布置有像素驱动线28，并且针对各像素列沿着列方向布置有两条垂直信号线29。例如，当从像素读取信号时，像素驱动线28发送用于驱动像素的驱动信号。注意，在图1中，针对像素驱动线28示出了一条配线，但是配线的数量不限于一条。像素驱动线28的一端连接至与垂直驱动单元22的各行相对应的输出端。
垂直驱动单元22由移位寄存器、地址解码器等构成，并且以行为单位同时驱动像素阵列单元20的所有像素等。即，垂直驱动单元22与控制垂直驱动单元22的系统控制单元25一起构成了控制像素阵列单元20的各像素的操作的驱动单元。
根据垂直驱动单元22的驱动控制从像素行的各像素51输出的信号经由垂直信号线29输入到列处理单元23。列处理单元23对通过垂直信号线29的从各像素51输出的像素信号执行预定信号处理，并且在信号处理后临时存储像素信号。
具体地，列处理单元23执行降噪处理、模数(AD)转换处理等作为信号处理。
水平驱动单元24由移位寄存器、地址解码器等构成，并且依次选择与列处理单元23的像素列相对应的单元电路。通过水平驱动单元24的选择性扫描，顺序地将在列处理单元23中针对各单元电路处理的像素信号输出。
系统控制单元25由产生各种时序信号的时序发生器等构成，并且基于由时序发生器产生的各种时序信号来驱动和控制抽头驱动单元21、垂直驱动单元22、列处理单元23、水平驱动单元24等。
信号处理单元31至少具有算术处理功能，并且基于从列处理单元23输出的像素信号执行诸如算术处理等各种类型的信号处理。数据存储单元32暂时存储信号处理单元31中的信号处理所需的数据。
<像素的构造示例>
接下来，将说明设置在像素阵列单元20中的像素的构造示例。例如将像素阵列单元20中的像素构造为如图2所示。
图2示出了设置在像素阵列单元20中的一个像素51的横截面，并且像素51接收来自外部的光，特别是红外光，对接收到的光进行光电转换，并且根据作为光电转换处理后获得的电荷输出信号。
像素51例如包括使用诸如硅基板等P型半导体层形成的基板61和在基板61上形成的片上透镜62。
例如，基板61在图2的垂直方向上的厚度，即在垂直于基板61的表面的方向上的厚度为20μm或更小。注意，基板61的厚度可以是20μm或更大，并且可以根据光接收元件1的目标特性等来确定厚度。
此外，基板61例如是具有基板浓度为1E+13阶或更低的高电阻P－Epi基板，并且基板61的电阻(电阻率)例如为500Ωcm或更高。
这里，基板61的基板浓度与电阻之间的关系是，例如，当基板浓度为6.48E+12[cm3]时，电阻为2000[Ωcm]；当基板浓度为1.30E+13[cm3]时，电阻为1000[Ωcm]；当基板浓度为2.59E+13[cm3]时，电阻为500[Ωcm]，当基板浓度为1.30E+14[cm3]时，电阻为100[Ωcm]等。
在图2中，基板61的上表面是基板61的背表面，并且是基板61的来自外部的光入射的光入射表面。同时，基板61的下表面是基板61的前表面，并且形成有多层配线层(未图示)。在基板61的光入射表面上形成有包括具有正固定电荷的单层膜或层叠膜的固定电荷膜66，并且在固定电荷膜66的上表面上形成有片上透镜62，片上透镜62会聚从外部入射的光并且将光引导至基板61中。固定电荷膜66使基板61的光入射表面侧处于霍尔累积状态(hall-accumulated state)并且抑制暗电流的产生。
此外，在像素51中，在固定电荷膜66上在像素51的端部处形成有用于防止相邻像素之间的串扰的像素间遮光膜63-1和像素间遮光膜63-2。下文中，在不需要区分像素间遮光膜63-1和像素间遮光膜63-2的情况下，将它们简单地称为像素间遮光膜63。
在该示例中，来自外部的光经由片上透镜62进入基板61。形成有像素间遮光膜63使得从外部入射的光不进入基板61中的与像素51相邻地设置的另一像素区。即，像素间遮光膜63-1或像素间遮光膜63-2对从外部进入片上透镜62且射向与像素51相邻的另一个像素的光进行屏蔽，并且阻止了上述光进入相邻的另一个像素。
由于光接收元件1是背面照射型CAPD传感器，所以基板61的光入射表面是所谓的背面，并且在背面上没有形成包括配线等的配线层。此外，在与基板61的光入射表面相反的表面上堆叠并形成有配线层，在该配线层中形成有用于驱动在像素51中形成的晶体管等的配线和用于从像素51读取信号的配线等。
氧化膜64、信号提取部65-1和信号提取部65-2形成在基板61的与光入射表面相反的表面内(即，图2的下表面内)的部分中。信号提取部65-1对应于图1中说明的第一抽头TA，并且信号提取部65-2对应于图1中说明的第二抽头TB。
在该示例中，在与基板61的光入射表面相反的表面附近在像素51的中心部形成有氧化膜64，并且信号提取部65-1和信号提取部65-2分别形成在该氧化膜64的两端。
这里，信号提取部65-1包括作为N型半导体区的N+半导体区71-1和具有比N+半导体区71-1更低的施主杂质浓度的N－半导体区72-1，以及作为P型半导体区的P+半导体区73-1和具有比P+半导体区73-1更低的受主杂质浓度的P－半导体区74-1。这里，相对于Si，施主杂质的示例包括元素周期表中属于第5主族的元素，例如磷(P)和砷(As)；而相对于Si，受主杂质的示例包括元素周期表中属于第3主族的元素，例如硼(B)。作为施主杂质的元素称为施主元素，并且作为受主杂质的元素称为受主元素。
在图2中，N+半导体区71-1形成在基板61的与光入射表面相反的前表面内的部分中的与氧化膜64的右侧相邻的位置处。此外，在图2中，N－半导体区72-1被形成为在N+半导体区71-1上覆盖(包围)N+半导体区71-1。
此外，在N+半导体区71-1的右侧形成有P+半导体区73-1。此外，在图2中，P－半导体区74-1被形成为在P+半导体区73-1上覆盖(包围)P+半导体区73-1。
此外，在P+半导体区73-1的右侧形成有N+半导体区71-1。此外，在图2中，N－半导体区72-1被形成为在N+半导体区71-1上覆盖(包围)N+半导体区71-1。
类似地，信号提取部65-2包括作为N型半导体区的N+半导体区71-2和具有比N+半导体区71-2更低的施主杂质浓度的N－半导体区72-2，以及作为P型半导体区的P+半导体区73-2和具有比P+半导体区73-2更低的受主杂质浓度的P－半导体区74-2。
在图2中，N+半导体区71-2形成在基板61的与光入射表面相反的前表面内的部分中的与氧化膜64的左侧相邻的部分的位置处。此外，在图2中，N－半导体区72-2被形成为在N+半导体区71-2上覆盖(包围)N+半导体区71-2。
此外，在N+半导体区71-2的左侧形成有P+半导体区73-2。此外，在图2中，P－半导体区74-2被形成为在P+半导体区73-2上覆盖(包围)P+半导体区73-2。
此外，在P+半导体区73-2的左侧形成有N+半导体区71-2。此外，在图2中，N－半导体区72-2被形成为在N+半导体区71-2上覆盖(包围)N+半导体区71-2。
在与基板61的光入射表面相反的前表面内的部分中，在像素51的端部形成有与像素51的中心部的氧化膜类似的氧化膜64。
下文中，在不需要区分信号提取部65-1和信号提取部65-2的情况下，将它们简单地称为信号提取部65。
此外，下文中，在不需要区分N+半导体区71-1和N+半导体区71-2的情况下，将它们简单地称为N+半导体区71，并且在不需要区分N－半导体区72-1和N－半导体区72-2的情况下，将它们简单地称为N－半导体区72。
此外，在下文中，在不需要区分P+半导体区73-1和P+半导体区73-2的情况下，将它们简单地称为P+半导体区73，并且在不需要区分P－半导体区74-1和P－半导体区74-2的情况下，将它们简单地称为P－半导体区74。
此外，在基板61中，在N+半导体区71-1和P+半导体区73-1之间使用氧化膜等形成有用于分隔N+半导体区71-1和P+半导体区73-1的分隔部75-1。类似地，在N+半导体区71-2和P+半导体区73-2之间使用氧化膜等形成用于分隔N+半导体区71-2和P+半导体区73-2的分隔部75-2。下文中，在不需要区分分隔部75-1和分隔部75-2的情况下，将它们简单地称为分隔部75。
设置在基板61中的N+半导体区71用作电荷检测部，其用于检测从外部入射在像素51上的光量，即，由基板61的光电转换生成的信号载流子的量。注意，除N+半导体区71外，具有低施主杂质浓度的N－半导体区72也可以被当作电荷检测部。此外，P+半导体区73用作用于向基板61注入大量载流子电流(即，用于直接向基板61施加电压以在基板61中产生电场)的电压施加部。注意，除P+半导体区73外，具有低受主杂质浓度的P－半导体区74也可以被当作电压施加部。
在像素51中，作为浮动扩散区(未图示)的浮动扩散(FD)部(下文中，也称为FD部A)直接连接至N+半导体区71-1，并且进一步地，FD部A经由放大晶体管(未图示)等连接至垂直信号线29。
类似地，与FD部A不同的另一FD部(下文中，也称为FD部B)直接连接至N+半导体区71-2，并且FD部B经由放大晶体管(未图示)等连接至垂直信号线29。这里，FD部A和FD部B连接至彼此不同的垂直信号线29。
例如，在通过间接ToF方法测量距被测体的距离的情况下，从设置有光接收元件1的成像装置向着被测体发射红外光。然后，当红外光被被测体反射并且作为反射光返回至成像装置时，光接收元件1的基板61接收入射的反射光(红外光)并且对其进行光电转换。抽头驱动单元21驱动像素51的第一抽头TA和第二抽头TB，并且将与通过光电转换获得的电荷DET相对应的信号分配至FD部A和FD部B。
例如，在特定时序处，抽头驱动单元21经由触点(contact)等向两个P+半导体区73施加电压。具体地，例如，抽头驱动单元21将MIX0＝1.5V的电压施加到作为第一抽头TA的P+半导体区73-1，并且将MIX1＝0V的电压施加到作为第二抽头TB的P+半导体区73-2。
然后，基板61中在两个P+半导体区73之间产生了电场，并且电流从P+半导体区73-1流向P+半导体区73-2。在这种情况下，基板61中的空穴在朝着P+半导体区73-2的方向上移动，并且电子在朝着P+半导体区73-1的方向上移动。
因此，在这样的状态下，当来自外部的红外光(反射光)通过片上透镜62进入基板61，并且红外光在基板61中被光电转换成一对电子和空穴时，所获得的电子在朝着P+半导体区73-1的方向上被P+半导体区73之间的电场引导，并且移动至N+半导体区71-1中。
在这种情况下，通过光电转换产生的电子被用作信号载流子，该信号载流子用于检测与入射在像素51上的红外光的量(即，接收的红外光的量)相对应的信号。
因此，在N+半导体区71-1中累积了与移动至N+半导体区71-1中的电子相对应的电荷，并且列处理单元23经由FD部A、放大晶体管、垂直信号线29等检测到该电荷。
即，N+半导体区71-1中的累积电荷DET0被传输至与N+半导体区71-1直接连接的FD部A，并且列处理单元23经由放大晶体管和垂直信号线29读取与传输至FD部A的电荷DET0相对应的信号。然后，列处理单元23对该读取信号执行诸如AD转换处理等处理，并且将作为处理结果而获得的像素信号提供给信号处理单元31。
像素信号是表示根据由N+半导体区71-1检测到的电子的电荷量(即，在FD部A中累积的电荷DET0的量)的信号。换言之，像素信号可以说是表示由像素51接收的红外光的量的信号。
注意，此时，与N+半导体区71-1的情况类似地，与在N+半导体区71-2中检测到的电子相对应的像素信号可以适当地用于距离测量。
此外，在下一时序处，抽头驱动单元21经由触点等向两个P+半导体区73施加电压，使得在与之前在基板61中产生的电场相反的方向上产生电场。具体地，例如，抽头驱动单元21将MIX0＝0V的电压施加到作为第一抽头TA的P+半导体区73-1，并且将MIX1＝1.5V的电压施加到作为第二抽头TB的P+半导体区73-2。
由此，在基板61中的两个P+半导体区73之间产生了电场，并且电流从P+半导体区73-2流向P+半导体区73-1。
在这种状态下，当来自外部的红外光(反射光)通过片上透镜62进入基板61，并且红外光在基板61中被光电转换成一对电子和空穴时，所获得的电子在朝着P+半导体区73-2的方向上被P+半导体区73之间的电场引导并且移动至N+半导体区71-2中。
因此，在N+半导体区71-2中累积与移动至N+半导体区71-2的电子相对应的电荷，并且列处理单元23经由FD部B、放大晶体管、垂直信号线29等检测到该电荷。
即，N+半导体区71-2中的累积电荷DET1被传输至直接连接至N+半导体区71-2的FD部B，并且列处理单元23经由放大晶体管和垂直信号线29读取与传输至FD部B的电荷DET1相对应的信号。然后，列处理单元23对该读取信号施加诸如AD转换处理等处理，并且将作为处理结果而获得的像素信号提供给信号处理单元31。
注意，此时，与N+半导体区71-2的情况类似地，与在N+半导体区71-1中检测到的电子相对应的像素信号可以适当地用于距离测量。
当在同一像素51中获得通过彼此不同的周期中的光电转换而获得的像素信号时，信号处理单元31基于像素信号计算代表距被测体的距离的距离信息，并且将该距离信息输出到下一级。
这种将信号载流子分配到彼此不同的N+半导体区71并且基于根据信号载流子的信号计算距离信息的方法称为间接ToF方法。
当从图2的从上到下的方向(即，垂直于基板61的表面的方向)观察像素51中的信号提取部65时，信号提取部65具有例如如图3所示的N+半导体区71包围P+半导体区73的结构。注意，在图3中，由相同的附图标记表示与图2中的情况相对应的部分，并且将适当地省略其说明。
在图3所示的示例中，在像素51的中心部中形成有氧化膜64(未图示)，并且信号提取部65形成在距像素51的中心稍偏端部侧的部分中。具体地，这里，在像素51中形成有两个信号提取部65。
然后，在各信号提取部65中，P+半导体区73在信号提取部65的中心位置处形成为矩形形状，并且具有矩形形状(更具体地，矩形框架形状)的N+半导体区71包围作为中心的P+半导体区73的外围。即，N+半导体区71被形成为包围P+半导体区73。
此外，在像素51中，形成有片上透镜62以将从外部入射的红外光聚集到像素51的中心部(即，箭头A11指示的部分)。换言之，由片上透镜62将从外部入射在片上透镜62上的红外光聚集在箭头A11指示的位置(即，在图2的氧化膜64的图2中的上部位置)处。
因此，红外光被聚集在信号提取部65-1和信号提取部65-2之间的位置处。因此，能够抑制红外光进入与像素51相邻的像素并能够抑制串扰的发生，并且还能够抑制红外光直接进入信号提取部65。
例如，如果红外光直接进入信号提取部65，则电荷分离效率，即激活抽头与非激活抽头之间的对比度(Cmod)和调制对比度将降低。
这里，从其中读取根据通过光电转换获得的电荷DET的信号的信号提取部65，即，在其上应当检测到通过光电转换获得的电荷DET的信号提取部65也被称为激活抽头(active tap)。
相反地，基本上，不从其读取根据通过光电转换获得的电荷DET的信号的信号提取部65，即，不是激活抽头的信号提取部65也被称为非激活抽头(inactive tap)。
在上述示例中，其中P+半导体区73被施加了1.5V电压的信号提取部65是激活抽头，并且P+半导体区73被施加了0V电压的信号提取部65是非激活抽头。
Cmod通过以下表达式(1)计算，Cmod是表示这样的指标：它代表了在作为激活抽头的信号提取部65的N+半导体区71中能够检测到入射红外光的通过光电转换产生的电荷的百分比，即，根据电荷的信号是否能够提取，并且它还表示电荷分离效率。在表达式(1)中，I0表示在两个电荷检测部(P+半导体区73)的其中一个电荷检测部中检测到的信号，并且I1表示在另一个电荷检测部中检测到的信号。
Cmod＝{|I0-I1|/(I0+I1)}×100...(1)
因此，例如，当从外部入射的红外光进入非激活抽头的区域并且在非激活抽头中进行光电转换时，由光电转换产生的作为信号载流子的电子极有可能移动至非激活抽头中的N+半导体区71。那么，在激活抽头的N+半导体区71中没有检测到通过光电转换获得的一部分电子的电荷，并且Cmod(即，电荷分离效率)降低。
因此，在像素51中，红外光聚集在像素51的中心部附近，中心部位于与两个信号提取部65基本相等的距离处，由此降低了从外部入射的红外光在非激活抽头的区域中被光电转换的概率，并且能够提高电荷分离效率。此外，能够提高像素51中的调制对比度。换言之，通过光电转换获得的电子能够容易地被引导至激活抽头中的N+半导体区71。
根据上述光接收元件1，能够产生以下效果。
即，首先，由于光接收元件1是背面照射型，因此光接收元件1能够使量子效率(QE)×开口率(填充因子(FF))最大化，并且能够改善光接收元件1的测距特性。
例如，如图4中的箭头W11所示，一般的前面照射型图像传感器具有如下结构：其中，在作为光电转换单元的PD 101的来自外部的光入射在其上的光入射表面侧形成有配线102和配线103。
因此，例如，来自外部的如箭头A21和A22所示的以特定角度斜向进入PD 101的一部分光被配线102和配线103遮挡，并且不能进入PD 101。
相比之下，背面照射型图像传感器具有如下结构：其中，例如，如箭头W12所示，在作为光电转换单元的PD 104的与来自外部的光入射在其上的光入射表面相对的表面上形成有配线105和配线106。
因此，与前面照射型的情况相比，能够获得足够的开口率。即，例如，从外部以箭头A23和A24所示的特定角度斜向进入PD 104的光在没有被配线遮挡的情况下进入PD 104。因此，能够接收更多的光并且能够提高像素的灵敏度。
在作为背面照射型的CAPD传感器的光接收元件1中，也能够获得通过背面照射型结构获得的上述的改善像素灵敏度的效果。
此外，在前面照射型的CAPD传感器中，如箭头W13所示，在来自外部的光入射在其上的光入射表面上，在作为光电转换单元的PD 111的内部形成有被称为抽头的信号提取部112，更具体地，抽头的P+半导体区和N+半导体区。此外，前面照射型的CAPD传感器具有下述结构：其中，在光入射表面上形成有配线113和连接至信号提取部112的诸如触点或金属等的配线114的结构。
因此，例如，从外部以箭头A25和A26所示的特定角度斜向进入PD 111的一些光被配线113等遮挡并且不能进入PD 111，并且另外，如箭头A27所示的垂直进入PD 111的光也被配线114遮挡并且不能进入PD 111。
相比之下，例如，背面照射型的CAPD传感器具有如下结构：其中，在作为光电转换单元的PD 115的与来自外部的光入射在其上的光入射表面相对的表面部(如箭头W14所示)中形成有信号提取部116。此外，在PD 115的与光入射表面相反的表面上形成有配线117和连接至信号提取部116的诸如触点或金属等配线118。
这里，PD 115对应于图2所示的基板61，并且信号提取部116对应于图2所示的信号提取部65。
与前面照射型CAPD传感器的情况相比，具有这种结构的背面照射型CAPD传感器能够确保足够的开口率。因此，能够使量子效率(QE)×开口率(FF)最大化，并且能够改善测距特性。
即，例如，从外部以如箭头A28和A29所示的特定角度斜向进入PD 115的光在不被配线遮挡的情况下进入PD 115。类似地，如箭头A30所示地，垂直进入PD 115的光在不被配线等遮挡的情况下进入PD 115。
如上所述，背面照射型CAPD传感器不仅能够接收以特定角度入射的光，还能够接收垂直进入PD 115的光，而这些光在前面照射型CAPD传感器中被连接至信号提取部(tap)的配线等反射。因此，能够接收更多的光并且能够提高像素的灵敏度。换言之，量子效率(QE)×开口率(FF)能够最大化，并且因此能够改善测距特性。
特别地，在抽头被布置在像素中心附近而不是像素的外边缘的情况下，前面照射型CAPD传感器不能保证足够的开口率并且降低了像素的灵敏度，而作为背面照射型CAPD传感器的光接收元件1不管抽头的位置如何布置都能够保证足够的开口率，并且能够提高像素灵敏度。
此外，在背面照射型光接收元件1中，信号提取部65在基板61中形成在与来自外部的红外光入射在其上的光入射表面相反的表面附近。因此，能够减少在非激活抽头区中红外光的光电转换的发生。因此，能够提高Cmod(即，电荷分离效率)。
图5是示出了前面照射型CAPD传感器和后面照射的CAPD传感器的像素的横截面图。
在图5左侧的前面照射型CAPD传感器中，图5的基板141的上侧是光入射表面，并且在基板141的光入射表面侧堆叠有包括多层配线的配线层152、像素间遮光部153和片上透镜154。
在图5右侧的背面照射型CAPD传感器中，在基板142的图5中的下侧(其是光入射表面的相反侧)形成有包括多层的配线的配线层152，并且在基板142的作为光入射表面的上侧堆叠有像素间遮光部153和片上透镜154。
注意，图5中的灰色梯形示出了由于聚集红外光的片上透镜154所致的具有强的光强度的区域。
例如，前面照射型CAPD传感器具有在基板141的光入射表面上存在非激活抽头和激活抽头的区域R11。因此，当大量分量直接进入非激活抽头并且在非激活抽头区被光电转换时，在激活抽头的N+半导体区中不能检测到通过光电转换获得的信号载流子。
在前面照射型CAPD传感器中，靠近基板141的光入射表面的区域R11中的红外光的强度很强，并且因此，红外光在区域R11中被光电转换的概率高。即，由于进入非激活抽头附近的红外光的量大，所以在激活抽头中无法被检测到的信号载流子增多，并且电荷分离效率降低。
相比之下，背面照型的CAPD传感器具有在远离基板142的光入射表面的位置(即，与光入射表面相反的表面靠近的位置)处存在非激活抽头和激活抽头的区域R12。这里，基板142对应于图2所示的基板61。
在该示例中，区域R12位于与基板142的光入射表面相反的表面的部分中，并且位于远离光入射表面的位置处。因此，区域R12附近的入射的红外光的强度相对较弱。
在红外光强度强的区域(例如基板142的中心附近和光入射表面的周围的区域)中通过光电转换获得的信号载流子被基板142中产生的电场引导至激活抽头，并且在激活抽头的N+半导体区中被检测。
同时，在包括非激活抽头的区域R12附近，入射的红外光强度相对较弱，并且因此红外光在区域R12中被光电转换的概率较低。即，由于进入非激活抽头的周围的红外光的量小，所以在非激活抽头的周围通过光电转换产生并且移动到非激活抽头的N+半导体区的信号载流子(电子)的数量变小，并且能够提高电荷分离效率。因此，能够改善测距特性。
此外，在背面照射光接收元件1中，可以使基板61薄化。因此，能够提高作为信号载流子的电子(电荷)的提取效率。
例如，由于前面照射型CAPD传感器不能保证足够的开口率，因此，如图6的箭头W31所示，需要使基板171加厚至一定程度以确保更高的量子效率并抑制量子效率×开口率的降低。
然后，在基板171的在与光入射表面相反的表面附近的区域中(例如，在区域R21中)，电势的倾斜变得平缓，并且基本上垂直于基板171的方向上的电场变得较弱。在这种情况下，由于信号载流子的移动速度变慢，因此从光电转换到在激活抽头的N+半导体区中检测到信号载流子所需的时间变长。注意，在图6中，基板171中的箭头表示基板171中的垂直于基板171的方向上的电场。
此外，当基板171较厚时，信号载流子从基板171中的远离激活抽头的位置到激活抽头中的N+半导体区的移动距离变长。因此，在远离激活抽头的位置，从光电转换到在激活抽头的N+半导体区中检测到信号载流子所需的时间变得更长。
图7示出了基板171在厚度方向上的位置与信号载流子的移动速度之间的关系。区域R21与扩散电流区相对应。
例如，当基板171以上述这种方式变厚时，当驱动频率较高时(即，当高速切换信号提取部的激活抽头和非激活抽头时)，在诸如区域R21等远离激活抽头的位置产生的电子不能被完全吸引到激活抽头的N+半导体区中。即，如果抽头激活的时间短，则在激活抽头的N+半导体区中不能检测到在区域R21等中产生的电子(电荷)，并且降低了电子提取效率。
相比之下，背面照射型CAPD传感器能够确保足够的开口率，并且因此，即使例如基板172如图6中的箭头W32所示地变薄，也能够保证足够的量子效率×开口率。这里，基板172与图2中的基板61相对应，并且基板172中的箭头表示垂直于基板172的方向上的电场。
图8示出了基板172在厚度方向上的位置与信号载流子的移动速度之间的关系。
当以上述这种方式减薄基板172的在垂直于基板172的方向上的厚度时，垂直于基板172的方向上的电场基本上变强，并且仅使用仅在信号载流子的移动速度快的漂移电流区中的电子(电荷)，并且不使用信号载流子移动速度慢的扩散电流区中的电子。通过仅使用漂移电流区中的电子(电荷)，从光电转换到在激活抽头的N+半导体区中检查到信号载流子所需的时间变短。此外，由于基板172的厚度变薄，信号载流子到激活抽头中的N+半导体区的移动距离变短。
从上述事实来看，即使驱动频率高，背面照射型CAPD传感器也能够充分地将在基板172中的各区域中生成的信号载流子(电子)吸引到激活抽头的N+半导体区中，并且能够提高电子提取效率。
此外，即使在高驱动频率的情况下，背面照射型的CAPD传感器也能够凭借变薄的基板172确保电子提取效率，并且能够提高高速驱动电阻。
特别地，背面照射型的CAPD传感器能够直接向基板172，即基板61施加电压，并且因而具有切换激活抽头和非激活抽头的高响应速度，并且能够在高驱动频率下被驱动。此外，由于背面照射型CAPD传感器可以直接向基板61施加电压，所以基板61中的可变区域变宽。
此外，由于背面照射型光接收元件1(CAPD传感器)能够获得足够的开口率，因此能够使像素小型化，并且能够提高像素小型化电阻。
另外，通过对光接收元件1采用背面照射型，能够自由地进行后道工序(BEOL)电容设计，这提高了饱和信号量(Qs)的设计自由度。
<第一实施例的变形例1>
<像素的构造示例>
注意，在上述说明中，如图3所示，已将基板61的具有矩形N+半导体区71和P+半导体区73的信号提取部65的情况作为示例进行了说明。然而，从垂直于基板61的方向观察，N+半导体区71和P+半导体区73的形状可以是任何形状。
具体地，例如，如图9所示，N+半导体区71和P+半导体区73可以具有圆形形状。注意，在图9中，由相同的附图标记表示与图3中的情况相对应的部分，并且将适当地省略其说明。
图9示出了从垂直于基板61的方向观察像素51中的信号提取部65时的N+半导体区71和P+半导体区73。
在该示例中，在像素51的中心部形成有氧化膜64(未图示)，并且在从像素51的中心稍微偏端部侧的部分中形成有信号提取部65。具体地，这里，在像素51中形成有两个信号提取部65。
然后，在各信号提取部65中，在其中心位置处形成有圆形的P+半导体区73，并且作为中心的P+半导体区73的外围被圆形(更具体地，圆环形)的N+半导体区71包围。
图10是片上透镜62叠加在具有的以矩阵形式二维地布置的像素51的像素阵列单元20的部分上的平面图，像素51分别包括图9所示的信号提取部65。
如图10所示，以像素为单位形成有片上透镜62。换言之，形成有一个片上透镜62的单位区域对应于一个像素。
注意，在图2中，在N+半导体区71和P+半导体区73之间布置有使用氧化膜等形成的分隔部75。然而，分隔部75可以存在也可以不存在。
<第一实施例的变形例2>
<像素的构造示例>
图11是示出了像素51中的信号提取部65的平面形状的变形例的平面图。
例如，信号提取部65可以具有通过将平面形状形成为图3所示的矩形、图9所示的圆形或图11所示的八角形而获得的形状。
此外，图11是示出了在N+半导体区71和P+半导体区73之间形成有使用氧化膜等形成的分隔部75的情况的平面图。
图11中所示的线A-A'代表稍后将说明的图37中的横截面线，并且线B-B'代表稍后将说明的图36中的横截面线。
<第二实施例>
<像素的构造示例>
此外，已经将信号提取部65中N+半导体区71包围P+半导体区73的构造作为示例进行了说明。然而，P+半导体区可以包围N+半导体区。
在这种情况下，例如，将像素51构造为如图12所示。注意，在图12中，由相同的附图标记表示与图3中的情况相对应的部分，并且将适当地省略其说明。
图12示出了从垂直于基板61的方向观察像素51中的信号提取部65时的N+半导体区和P+半导体区的布置。
在该示例中，在像素51的中心部形成有氧化膜64(未图示)，并且在距像素51的中心稍微上方的部分中形成有信号提取部65-1，并且在距像素51中心稍微下方的部分中形成有信号提取部65-2。特别地，在该示例中，像素51的信号提取部65的形成位置与图3中的位置相同。
在信号提取部65-1中，与图3所示的N+半导体区71-1相对应的矩形N+半导体区201-1形成在信号提取部65-1的中心处。然后，具有矩形形状(更具体地，与图3所示的P+半导体区73-1相对应的矩形框形状)的P+半导体区202-1包围N+半导体区201-1。即，P+半导体区202-1被形成为包围N+半导体区201-1。
类似地，在信号提取部65-2中，与图3所示的N+半导体区71-2相对应的矩形N+半导体区201-2形成在信号提取部65-2的中心处。然后，具有矩形形状(更具体地，与图3所示的P+半导体区73-2相对应的矩形框形状)的P+半导体区202-2包围N+半导体区201-2。
注意，下文中，在不需要区分N+半导体区201-1和N+半导体区201-2的情况下，将它们简单地称为N+半导体区201。此外，下文中，在不需要区分P+半导体区202-1和P+半导体区202-2的情况下，将它们简单地称为P+半导体区202。
即使在信号提取部65具有图12中所示的构造的情况下，与图3所示的构造的情况类似，N+半导体区201仍然用作用于检测信号载流子的量的电荷检测部，并且P+半导体区202仍然用作用于直接向基板61施加电压以产生电场的电压施加部。
<第二实施例的变形例1>
<像素的构造示例>
此外，与图9所示的示例类似，即使在P+半导体区202包围N+半导体区201的构造的情况下，N+半导体区201和P+半导体区202也可以具有任何形状。
即，例如，如图13所示，N+半导体区201和P+半导体区202可以具有圆形形状。注意，在图13中，由相同的附图标记表示与图12中的情况相对应的部分，并且将适当地省略其说明。
图13示出了从垂直于基板61的方向观察像素51中的信号提取部65时的N+半导体区201和P+半导体区202。
在该示例中，在像素51的中心部形成有氧化膜64(未图示)，并且在离像素51的中心稍偏端部侧的部分形成有信号提取部65。特别地，这里，在像素51中形成有两个信号提取部65。
然后，在各信号提取部65中，在其中心位置处形成有圆形的N+半导体区201，并且具有圆形(更具体地，圆环形)形状的P+半导体区202包围作为中心的N+半导体区201的外围。
<第三实施例>
<像素的构造示例>
此外，在信号提取部65中形成的N+半导体区和P+半导体区可以具有线形(矩形)形状。
在这种情况下，例如，将像素51构造为如图14所示。注意，在图14中，由相同的附图标记表示与图3中的情况相对应的部分，并且将适当地省略其说明。
图14示出了从垂直于基板61的方向观察像素51中的信号提取部65时的N+半导体区和P+半导体区的布置。
在该示例中，在像素51的中心部形成有氧化膜64(未图示)，并且在距像素51的中心的稍微上方的部分中形成有信号提取部65-1并且在距像素51的中心的稍微下方的部分中形成有信号提取部65-2。特别地，在该示例中，像素51中的信号提取部65的形成位置与图3中的位置相同。
在信号提取部65-1中，与图3所示的P+半导体区73-1相对应的具有线形的P+半导体区231形成在信号提取部65-1的中心处。然后，与图3所示的N+半导体区71-1相对应的具有线形的N+半导体区232-1和N+半导体区232-2被形成在P+半导体区231的周围，以将P+半导体区231夹在中间。即，P+半导体区231形成在被N+半导体区232-1和N+半导体区232-2夹在中间的位置处。
注意，下文中，在不需要区分N+半导体区232-1和N+半导体区232-2的情况下，将它们简单地称为N+半导体区232。
图3示出了N+半导体区71包围P+半导体区73的结构的示例。然而，图14示出了相邻设置的两个N+半导体区232将P+半导体区231夹在中间的结构的示例。
类似地，在信号提取部65-2中，与图3所示的P+半导体区73-2相对应的具有线形形状的P+半导体区233形成在信号提取部65-2的中心处。然后，在P+半导体区233周围形成与图3所示的N+半导体区71-2相对应的具有线形形状的N+半导体区234-1和N+半导体区234-2，以将P+半导体区233夹在中间。
注意，下文中，在不需要区分N+半导体区234-1和N+半导体区234-2的情况下，将它们简单地称为N+半导体区234。
在图14的信号提取部65中，P+半导体区231和P+半导体区233用作与图3所示的P+半导体区73相对应的电压施加部，并且N+半导体区232和N+半导体区234用作与图3所示的N+半导体区71相对应的电荷检测部。在这种情况下，例如，N+半导体区232-1和N+半导体区232-2都连接至FD部A。
此外，具有线形的P+半导体区231、N+半导体区232、P+半导体区233和N+半导体区234中的各者在图14的横向上可以具有任意长度，或者这些区域中的各者可以具有不同的长度。
<第四实施例>
<像素的构造示例>
此外，在图14所示的示例中，已经将P+半导体区231和P+半导体区233被N+半导体区232和N+半导体区234夹在中间的结构作为示例进行了说明。然而，相反地，P+半导体区可以将N+半导体区夹在中间。
在这种情况下，例如，将像素51构造为如图15所示。注意，在图15中，由相同的附图标记表示与图13的情况对应的部分，并且将适当地省略其说明。
图15示出了从垂直于基板61的方向观察像素51中的信号提取部65时的N+半导体区和P+半导体区的布置。
在该示例中，在像素51的中心部中形成有氧化膜64(未图示)，并且在从像素51中心稍微偏向端部的部分中形成有信号提取部65。特别地，在该示例中，像素51中的两个信号提取部65中的各者的形成位置与图3中的情况相同。
在信号提取部65-1中，与图3所示的N+半导体区71-1相对应的具有线形形状的N+半导体区261形成在信号提取部65-1的中心处。然后，在N+半导体区261周围形成有与图3所示的P+半导体区73-1相对应的具有线形形状的P+半导体区262-1和P+半导体区262-2，以将N+半导体区261夹在中间。即，N+半导体区261形成在被P+半导体区262-1和P+半导体区262-2夹在中间的位置处。
注意，下文中，在不需要区分P+半导体区262-1和P+半导体区262-2的情况下，将它们简单地称为P+半导体区262。
类似地，在信号提取部65-2中，与图3所示的N+半导体区71-2相对应的具有线形形状的N+半导体区263形成在信号提取部65-2的中心处。然后，在N+半导体区263周围形成有与图3所示的P+半导体区73-2相对应的具有线形形状的P+半导体区264-1和P+半导体区264-2，以将N+半导体区263夹在中间。
注意，下文中，在不需要区分P+半导体区264-1和P+半导体区264-2的情况下，将它们简单地称为P+半导体区264。
在图15的信号提取部65中，P+半导体区262和P+半导体区264用作与图3中所示的P+半导体区73相对应的电压施加部，并且N+半导体区261和N+半导体区263用作与图3所示的N+半导体区71相对应的电荷检测部。注意，在图15中，具有线形形状的N+半导体区261、P+半导体区262、N+半导体区263和P+半导体区264中的各者在图15的横向上可以具有任意长度，或者这些区域中的各者可以具有不同的长度。
<第五实施例>
<像素的构造示例>
此外，在上述说明中，已经将在构成像素阵列单元20的各像素中设置有两个信号提取部65的示例进行了说明。然而，在像素中设置的信号提取部的数量可以是一个，或者可以是三个以上。
在像素51中形成一个信号提取部的情况下，例如，将像素构造为如图16等所示。注意，在图16中，由相同的附图标记表示与图3中的情况相对应的部分，并且将适当地省略其说明。
图16示出了从垂直于基板的方向观察设置在像素阵列单元20中的一些像素中的信号提取部时，N+半导体区和P+半导体区的布置。
在该示例中，示出了设置于像素阵列单元20中的像素51以及作为与前述像素51相邻的像素51而被可区别地表示的像素291-1至291-3。在各像素中形成有一个信号提取部。
即，在像素51中，一个像素提取部65形成在像素51的中心部。然后，在信号提取部65中，在其中心位置处形成有圆形的P+半导体区301，并且具有圆形(更具体地，环形)形状的N+半导体区302包围作为中心的P+半导体区301的外围。
这里，P+半导体区301与图3所示的P+半导体区73相对应并且用作电压施加部。此外，N+半导体区302与图3所示的N+半导体区71相对应并且用作电荷检测部。注意，P+半导体区301和N+半导体区302可以具有任意形状。
此外，像素51周围的像素291-1至像素291-3具有类似于像素51的构造。
即，例如，在像素291-1的中心部形成有一个信号提取部303。然后，在信号提取部303中，在其中心位置处形成有圆形的P+半导体区304，并且具有圆形(更具体地，环形)形状的N+半导体区305包围作为中心的P+半导体区304的外围。
P+半导体区304和N+半导体区305分别对应于P+半导体区301和N+半导体区302。
注意，下文中，在不需要区分像素291-1到291-3的情况下，也将它们简单地称为像素291。
在以这种方式为各像素形成一个信号提取部(tap)的情况下，在尝试通过间接ToF方法测量距被测体的距离时，基于针对彼此相邻的一些像素获得的像素信号来计算距离信息。
关注像素51，例如，在像素51的信号提取部65是激活抽头的状态下，分别驱动与像素51相邻的例如包括像素291-1的一些像素291，使得像素291的信号提取部303用作非激活抽头。
作为示例，诸如像素291-1和像素291-3等在图16中的上、下、右或左相邻的像素51的信号提取部被驱动用作非激活抽头。
此后，当切换要施加的电压以将像素51的信号提取部65设置为非激活抽头时，与像素51相邻的包括像素291-1的一些像素291的信号提取部303被驱动为用作激活抽头。
然后，基于在信号提取部65是激活抽头的状态下从信号提取部65读取的像素信号和在信号提取部303是激活抽头的状态下从信号提取部303读取的像素信号来计算距离信息。
即使在像素中设置的信号提取部(抽头)的数量为1的情况下，也能够使用彼此相邻的像素通过间接ToF方法来测量距离。
<第六实施例>
<像素的构造示例>
此外，如上所述，可以在各像素中设置三个以上信号提取部(tap)。
例如，在像素中设置有四个信号提取部(tap)的情况下，将像素阵列单元20中的各像素构造为如图17所示。注意，在图17中，由相同的附图标记表示与图16中的情况相对应的部分，并且将适当地省略其说明。
图17示出了从垂直于基板的方向观察像素阵列单元20中设置的一些像素的信号提取部时的N+半导体区和P+半导体区的布置。
由图17所示的C-C'线切割的横截面图如稍后将说明的图36所示。
在该示例中，示出了在像素阵列单元20中设置的像素51和像素291，并且在各像素中形成有四个信号提取部。
即，在像素51中，信号提取部331-1、信号提取部331-2、信号提取部331-3和信号提取部331-4形成在像素51的中心和像素51的端部之间的位置处，即，相对于图17的像素51的中心的左下位置、左上位置、右上位置和右下位置。
这些信号提取部331-1至信号提取部331-4对应于图16所示的信号提取部65。
例如，在信号提取部331-1中，在其中心位置处形成有圆形的P+半导体区341，并且具有圆形(更具体地，环形)形状的N+半导体区342包围作为中心的P+半导体区341的外围。
这里，P+半导体区341对应于图16所示的P+半导体区301，并且用作电压施加部。此外，N+半导体区342对应于图16所示的N+半导体区302，并且用作电荷检测部。注意，P+半导体区341和N+半导体区342可以具有任意形状。
此外，信号提取部331-2至信号提取部331-4具有类似于信号提取部331-1的构造，并且各自包括用作电压施加部的P+半导体区和用作电荷检测部的N+半导体区。此外，形成在像素51周围的像素291具有与像素51类似的结构。
注意，下文中，在不需要区分信号提取部331-1至信号提取部331-4的情况下，也将它们简单地称为信号提取部331。
如上所述，在各像素中设置有四个信号提取部的情况下，例如，在通过间接ToF方法测量距离时，使用像素中的四个信号提取部来计算距离信息。
以像素51为例，在信号提取部331-1和信号提取部331-3是激活抽头的状态下，驱动像素51以使信号提取部331-2和信号提取部331-4用作非激活抽头。
此后，切换将要施加到各信号提取部331的电压。即，驱动像素51以使信号提取部331-1和信号提取部331-3用作非激活抽头，并且信号提取部331-2和信号提取部331-4用作激活抽头。
然后，基于在信号提取部331-1和信号提取部331-3是激活抽头的状态下从信号提取部331-1和信号提取部331-3读取的像素信号和在信号提取部331-2和信号提取部331-4是激活抽头的状态下从信号提取部331-2和信号提取部331-4读取的像素信号来计算距离信息。
<第七实施例>
<像素的构造示例>
此外，像素阵列单元20的彼此相邻的像素间可以共用信号提取部(抽头)。
在这种情况下，例如，将像素阵列单元20中的各像素构造成如图18所示。注意，在图18中，由相同的附图标记表示与图16中的情况相对应的部分，并且将适当地省略其说明。
图18示出了从垂直于基板61的方向观察像素阵列20中设置的一些像素的信号提取部时的N+半导体区和P+半导体区的布置。
在该示例中，示出了在像素阵列单元20中设置的像素51和像素291，并且在各像素中形成有两个信号提取部。
例如，在像素51中，像素51的位于图18的上端部分中形成有信号提取部371，并且像素51的位于图18的下端部分中形成信号提取部372。
像素51和像素291-1共用信号提取部371。即，信号提取部371用作像素51的抽头，并且还用作像素291-1的抽头。此外，像素51和在图18中与像素51相邻的下侧的像素(未图示)共用信号提取部372。
在信号提取部371的中心位置处形成有与图14所示的P+半导体区231相对应的具有线形形状的P+半导体区381。然后，在图18的P+半导体区381的上下位置形成有与图14所示的N+半导体区232相对应的具有线形形状的N+半导体区382-1和N+半导体区382-2，以将P+半导体区381夹在中间。
特别地，在该示例中，P+半导体区381形成在像素51和像素291-1之间的边界部分。此外，N+半导体区382-1形成在像素51的区域中，并且N+半导体区382-2形成在像素291-1的区域中。
这里，P+半导体区381用作电压施加部，并且N+半导体区382-1和N+半导体区382-2用作电荷检测部。注意，下文中，在不需要区分N+半导体区382-1和N+半导体区382-2的情况下，也将它们简单地称为N+半导体区382。
此外，P+半导体区381和N+半导体区382可以具有任意形状。此外，N+半导体区382-1和N+半导体区382-2可以连接至相同的FD部或者可以连接至不同的FD部。
在信号提取部372中形成有具有线形形状的P+半导体区383、N+半导体区384-1和N+半导体区384-2。
P+半导体区383、N+半导体区384-1和N+半导体区384-2分别对应于P+半导体区381、N+半导体区382-1和N+半导体区382-2，并且具有类似的布置、形状和功能。注意，下文中，在不需要区分N+半导体区384-1和N+半导体区384-2的情况下，也将它们简单地称为N+半导体区384。
如上所述，即使在相邻像素之间共用信号提取部(抽头)的情况下，通过类似于图3所示的示例的操作，也能够通过间接ToF方法来测量距离。
在如图18所示的像素之间共用信号提取部的情况下，用于产生电场(即，电流)的一对P+半导体区之间的距离(诸如P+半导体区381与P+半导体区383之间的距离)变长。换言之，通过使像素共用信号提取部，能够使P+半导体区之间的距离最大化。
因此，电流更不容易在P+半导体区之间流动，并且因此能够降低像素的功耗，并且能够有利地使像素小型化。
注意，这里已经对一个信号提取部被彼此相邻的两个像素共用的示例进行了说明。然而，一个信号提取部可以被彼此相邻的三个以上的像素共用。此外，在彼此相邻的两个以上的像素共用信号提取部的情况下，只有用于检测信号载流子的电荷检测部可以被共用，或者只有用于生成信号提取部的电场的电压施加部可以被共用。
<第八实施例>
<像素的构造示例>
此外，可以不特别地设置在诸如像素阵列单元20的像素51等的各像素中设置的片上透镜和像素间遮光部。
具体地，例如，将像素51构造为如图19所示。注意，在图19中，由相同的附图标记表示与图2中的情况相对应的部分，并且将适当地省略其说明。
图19所示的像素51的构造与图2所示的像素51的构造的不同之处在于没有设置片上透镜62，并且在其它方面与图2的像素51的构造相同。
由于在图19所示的像素51中的基板61的光入射表面上没有设置片上透镜62，因此能够进一步降低从外部进入基板61的红外光的衰减。因而，能够被基板61接收的红外光的量增多，并且能够提高像素51的灵敏度。
<第八实施例的变形例1>
<像素的构造示例>
此外，例如，可以将像素51构造为如图20所示。注意，在图20中，由相同的附图标记表示与图2中的情况相对应的部分，并且将适当地省略其说明。
图20所示的像素51的构造与图2所示的像素51的构造的不同之处在于没有设置像素间遮光膜63-1和像素间遮光膜63-2，并且在其它方面与图2的像素51的构造相同。
在图20所示的示例中，由于在基板61的光入射表面上没有设置像素间遮光膜63，且由像素间遮光膜63屏蔽的红外光变成入射到基板61上，所以串扰抑制效果降低，并且因此能够提高像素51的灵敏度。
注意，在像素51中可以既不设置片上透镜62也不设置像素间遮光膜63。
<第八实施例的变形例2>
<像素的构造示例>
另外，例如，如图21所示，可以优化片上透镜在光轴方向上的厚度。注意，在图21中，由相同的附图标记表示与图2中的情况相对应的部分，并且将适当地省略其说明。
图21所示的像素51的构造与图2所示的像素51的构造的不同之处在于设置了片上透镜411代替片上透镜62，并且在其它方面与图2的像素51的构造相同。
在图21所示的像素51中，片上透镜411形成在基板61的光入射表面上，即在图21中的上侧。片上透镜411在光轴方向上的厚度小于图2所示的片上透镜62，即，片上透镜411在图21中的垂直方向上的厚度薄。
通常，在基板61的表面上设置的片上透镜越厚，就越有利于会聚进入片上透镜的光。然而，通过使片上透镜411变得更薄，透射率变高并且能够提高像素51的灵敏度。因此，能够根据基板61的厚度、红外光被会聚的位置等来适当地确定片上透镜411的厚度。
<第九实施例>
<像素的构造示例>
此外，在像素阵列单元20中形成的像素之间可以设置用于提高相邻像素之间的隔离特性和抑制串扰的分隔区。
在这种情况下，例如，将像素51构造成如图22所示。注意，在图22中，由相同的附图标记表示与图2中的情况相对应的部分，并且将适当地省略其说明。
图22所示的像素51的构造与图2所示的像素51的构造的不同之处在于在基板61中设置有分隔区441-1和分隔区441-2，并且在其它方面与图2中的像素51的构造相同。
在图22所示的像素51中，在基板61中的在像素51和与像素51相邻的另一像素之间的边界部分(即，在像素51的图22中的右端部和左端部)中使用遮光膜等形成有用于分隔相邻像素的分隔区441-1和分隔区441-2。注意，下文中，在不需要区分分隔区441-1和分隔区441-2的情况下，也将它们简单地称为分隔区441。
例如，在形成分隔区441时，在基板61中从基板61的光入射表面(即，从图22中的上表面)向着图22中的下方(垂直于基板61的表面的方向)形成预定深度的长凹槽(沟槽)，然后在该凹槽部中埋入遮光膜以形成分隔区441。该分隔区441用作像素分隔区，该像素分隔区遮挡从光入射表面进入基板61并且朝向与像素51相邻的另一个像素的红外光。
通过以这种方式形成嵌入的分隔区441，能够提高像素之间红外光的分隔特性，并且能够抑制串扰的发生。
<第九实施例的变形例1>
<像素的构造示例>
此外，在像素51中形成嵌入的分隔区的情况下，例如，如图23所示，可以设置穿透整个基板61的分隔区471-1和分隔区471-2。注意，在图23中，由相同的附图标记表示与图2中的情况相对应的部分，并且将适当地省略其说明。
图23所示的像素51的构造与图2所示的像素51的构造的不同之处在于在基板61中设置有分隔区471-1和分隔区471-2，并且在其它方面与图2中的像素51的构造相同。即，图23所示的像素51具有这样的构造：其中，设置了分隔区471-1和分隔区471-2来代替图22所示的像素51的分隔区441。
在图23所示的像素51中，在基板61中的在像素51和与像素51相邻的另一像素之间的基板61的边界部分(即，在像素51的图23中的右端部和左端部)中使用遮光膜等形成穿透整个基板61的分隔区471-1和分隔区471-2。注意，下文中，在不需要区分分隔区471-1和分隔区471-2的情况下，也将它们简单地称为分隔区471。
例如，在形成分隔区471时，从基板61的与光入射表面相反的表面(即，从图23的下表面)向上形成长凹槽(沟槽)。此时，凹槽被形成为穿透基板61，直到凹槽到达基板61的光入射表面。然后，在该凹槽部中埋入遮光膜以形成分隔区471。
即使使用这种嵌入类型的分隔区471，也能够提高像素之间的红外光的分隔特性，并且能够抑制串扰的发生。
<第十实施例>
<像素的构造示例>
此外，例如可以根据像素的各种特性来确定形成有信号提取部65的基板的厚度。
因此，例如，如图24所示，可以使构成像素51的基板501比图2中所示的基板61更厚。注意，在图24中，由相同的附图标记表示与图2中的情况相对应的部分，并且将适当地省略其说明。
图24所示的像素51的构造与图2所示的像素51的构造的不同之处在于设置基板501代替基板61，并且在其它方面与图2的像素51的构造相同。
也即是，在图24所示的像素51中，在基板501的光入射表面侧形成有片上透镜62、固定电荷膜66和像素间遮光膜63。此外，在基板501的与光入射表面侧相反的前表面附近形成有氧化膜64、信号提取部65和分隔部75。
例如使用厚度为20μm或更厚的P型半导体基板形成基板501。基板501和基板61仅在基板厚度上不同，并且氧化膜64、信号提取部65和分隔部75的形成位置在基板501和基板61中是相同的位置。
注意，可以根据像素51等的特性优化在基板501和基板61的光入射表面侧等适当地形成的各种层(膜)的厚度。
<第十一实施例>
<像素的构造示例>
此外，在上述说明中，已经对使用P型半导体基板形成构成像素51的基板的示例进行了说明。然而，例如，如图25所示，可以使用N型半导体基板形成基板。注意，在图25中，由相同的附图标记表示与图2中的情况相对应的部分，并且将适当地省略其说明。
图25所示的像素51的构造与图2所示的像素51的构造的不同之处在于设置基板531代替基板61，并且在其它方面与图2的像素51的构造相同。
在图25所示的像素51中，在使用诸如硅基板等N型半导体层形成的基板531的光入射表面侧上形成有片上透镜62、固定电荷膜66和像素间遮光膜63。
此外，在基板531的与光入射表面侧相反的前表面附近形成有氧化膜64、信号提取部65和分隔部75。氧化膜64、信号提取部65和分隔部75在基板531和基板61中形成在相同的位置处，并且信号提取部65的构造在基板531和基板61之中是相同的。
例如，在基板531中，在图25的垂直方向上的厚度，即垂直于基板531表面的方向上的厚度为20μm或更小。
此外，基板531例如是基板浓度为1E+13阶或更低的高电阻N－Epi基板，并且基板531的电阻(电阻率)例如为500Ωcm或更大。因此，能够降低像素51的功耗。
这里，基板531的基板浓度与电阻之间的关系是，例如，当基板浓度为2.15E+12[cm3]时，电阻为2000[Ωcm]；当基板浓度为4.30E+12[cm3]时，电阻为1000[Ωcm]；当基板浓度为8.61E+12[cm3]时，电阻为500[Ωcm]，当基板浓度为4.32E+13[cm3]时，电阻为100[Ωcm]等。
如上所述，即使将N型半导体基板用于像素51的基板531，通过与图2所示的示例类似的操作也能够获得类似的效果。
<第十二实施例>
<像素的构造示例>
此外，类似于参照图24说明的示例，可以根据像素的各种特性等来确定N型半导体基板的厚度。
因此，如图26所示，能够使构成像素51的基板561比例如图25所示的基板531更厚。注意，在图26中，由相同的附图标记表示与图25中的情况相对应的部分，并且将适当地省略其说明。
图26所示的像素51的构造与图25所示的像素51的构造的不同之处在于设置基板561代替基板531，并且在其它方面与图25的像素51的构造相同。
即，在图26所示的像素51中，在基板561的光入射表面侧形成有片上透镜62、固定电荷膜66和像素间遮光膜63。此外，在基板561的与光入射表面侧相反的前表面附近形成有氧化膜64、信号提取部65和分隔部75。
例如使用厚度为20μm或更高的N型半导体基板形成基板561。基板561和基板531仅在基板的厚度上不同，并且氧化膜64、信号提取部65和分隔部75的形成位置在基板561和基板563之中是相同的位置。
<第十三实施例>
<像素的构造示例>
此外，例如，通过偏置基板61的光入射表面侧，可以增强基板61中的在垂直于基板61的表面的方向(下文中，也称为Z方向)上的电场。
在这种情况下，例如，将像素51构造成如图27所示。注意，在图27中，由相同的附图标记表示与图2中的情况相对应的部分，并且将适当地省略其说明。
图27中的A示出了图2中所示的像素51，并且像素51的基板61中的箭头表示基板61中的在Z方向上的电场的强度。
相比之下，图27中的B示出了在偏置(施加电压至)基板61的光入射表面的情况下的像素51的构造。图27的B中的像素51的结构与图2所示的像素51的结构基本上相同，但是，在基板61的光入射表面上的界面上新添加了P+半导体区601。
从像素阵列单元20的内部或外部向在基板61的光入射表面侧的界面处形成的P+半导体区601施加0V或更小的电压(负偏压)，以使Z方向的电场增强。图27的B中的像素51的基板61中的箭头表示基板61中的在Z方向上的电场强度。在图27的B中的基板61中绘制的箭头比图27的A中的像素51的箭头更粗，并且图27的B中的在Z方向上的电场比图27的A中的电场更强。通过向形成在基板61的光入射表面侧的P+半导体区601施加负偏压，能够增强在Z轴方向上的电场并且能够提高信号提取部65中的电子提取效率。
注意，向基板61的光入射表面侧施加电压的构造不局限于设置有P+半导体区601的构造，并且任意构造都可以采用。例如，在基板61的光入射表面和片上透镜62之间可以堆叠有透明电极膜，并且可以通过向透明电极膜施加电压来施加负偏压。
<第十四实施例>
<像素的构造示例>
此外，为了提高像素51对红外光的灵敏度，在基板61的与光入射表面相反的表面上可以设置大面积的反射部件。
在这种情况下，例如，将像素51构造为如图28所示。注意，在图28中，由相同的附图标记表示与图2中的情况相对应的部分，并且将适当地省略其说明。
图28所示的像素51的构造与图2中的像素51的构造的不同之处在于在基板61的与光入射表面相反的表面上设置有反射部件631，并且在其它方面与图2中的像素51的构造相同。
在图28所示的示例中，反射红外光的反射部件631被设置为覆盖基板61的与光入射表面相反的整个表面。
反射部件631可以是任意部件只要其具有高的红外光反射率。例如，在基板61的与光入射表面相反的表面上堆叠的多层配线层中设置的诸如铜或铝等金属可以用作反射部件631，或者可以在基板61的与光入射表面相反的表面上形成多晶硅或氧化膜等反射结构，由此形成反射部件631。
通过以这种方式在像素51中设置反射部件631，经由片上透镜62从光入射表面进入基板61并且透过基板61而未在基板61中被光电转换的红外光被反射部件631反射以重新进入基板61。因此，能够增加在基板61中被光电转换的红外光的量，并且能够提高量子效率(QE)，即，像素51对红外光的灵敏度。
<第十五实施例>
<像素的构造示例>
此外，为了抑制对相邻像素中的光的错误检测，可以在基板61的与光入射表面相反的表面上设置大面积遮光部件。
在这种情况下，像素51例如具有用遮光部件替换图28所示的反射部件631的构造。即，用屏蔽红外光的遮光部件631'替代覆盖图28所示的像素51的基板61的与光入射表面相反的整个表面的反射部件631。图28中的像素51的反射部件631用作遮光部件631'。
遮光部件631'可以是任意部件只要其具有高的红外光遮光率。例如，在基板61的与光入射表面相反的表面上堆叠的多层配线层中设置的诸如铜或铝等金属可以用作遮光部件631'，或者在基板61的与光入射表面相反的表面上形成多晶硅、氧化膜等反射结构，从而形成遮光部件631'。
通过以这种方式在像素51中设置遮光部件631'，能够抑制经由片上透镜62从光入射表面进入基板61并且透过基板61而未在基板61中被光电转换的红外光在配线层中散射和进入相邻的像素。因此，能够防止相邻像素中的光的错误检测。
注意，例如通过使用包括金属的材料形成的遮光部件631'也可以用作反射部件631。
<第十六实施例>
<像素的构造示例>
此外，在像素51的基板61中可以设置包括P型半导体区的P阱区代替氧化膜64。
在这种情况下，例如，将像素51构造为如图29所示。注意，在图29中，由相同的附图标记表示与图2中的情况相对应的部分，并且将适当地省略其说明。
图29所示的像素51的构造与图2中的像素51的构造的不同之处在于设置P阱区671、分隔部672-1和分隔部672-2代替氧化膜64，并且在其它方面与图2中的像素51的构造相同。
在图29所示的示例中，包括P型半导体区的P阱区671形成在基板61的与光入射表面相反的表面内侧(即，图29中的下表面内侧)的中心部。此外，在P阱区671和N+半导体区71-1之间使用氧化膜等形成用于分隔P阱区671和N+半导体区71-1的分隔部672-1。类似地，在P阱区671和N+半导体区71-2之间使用氧化膜等形成有用于分隔P阱区671和N+半导体区71-2的分隔部672-2。在图29所示的像素51中，P－半导体区74在图29中向上的方向可以具有比N－半导体区72更大的区域。
<第十七实施例>
<像素的构造示例>
此外，像素51的基板61中除了设置氧化膜64外，还可以设置包括P型半导体区的P阱区。
在这种情况下，例如将像素51构造为如图30所示。注意，在图30中，由相同的附图标记表示与图2中的情况相对应的部分，并且将适当地省略其说明。
图30所示的像素51的构造与图2所示的像素51的构造的不同之处在于新设置了P阱区701，并且在其它方面与图2中的像素51的构造相同。即，在图30所示的示例中，在基板61中的氧化膜64的上侧形成有包括P型半导体区的P阱区701。
如上所述，根据本技术，CAPD传感器具有背面照射构造，从而提高了诸如像素灵敏度等特性。
<像素的等效电路的构造示例>
图31示出了像素51的等效电路。
像素51包括用于包括N+半导体区71-1、P+半导体区73-1等的信号提取部65-1的传输晶体管721A、FD 722A、复位晶体管723A、放大晶体管724A和选择晶体管725A。
此外，像素51包括用于包括N+半导体区71-2、P+半导体区73-2等的信号提取部65-2的传输晶体管721B、FD 722B、复位晶体管723B、放大晶体管724B和选择晶体管725B。
抽头驱动单元21向P+半导体区73-1施加预定电压MIX0(第一电压)，并且向P+半导体区73-2施加预定电压MIX1(第二电压)。在上面的例子中，电压MIX0和MIX1之中的一者是1.5V，另一者是0V。P+半导体区73-1和P+半导体区73-2是被施加有第一电压或第二电压的电压施加部。
N+半导体区71-1和N+半导体区71-2是检测并累积由已进入基板61的光的光电转换而产生的电荷的电荷检测部。
传输晶体管721A响应于提供给栅极电极的驱动信号TRG的激活状态而变得导通，因此将在N+半导体区71-1中累积的电荷传输至FD 722A。传输晶体管721B响应于提供给栅极电极的驱动信号TRG的激活状态而变得导通，因此将在N+半导体区71-2中累积的电荷传输至FD 722B。
FD 722A暂时保持从N+半导体区71-1提供的电荷DET0。FD 722B暂时保持从N+半导体区71-2提供的电荷DET1。FD 722A对应于参照图2说明的FD部A，并且FD 722B对应于图2中的FD部B。
复位晶体管723A响应于提供给栅极电极的驱动信号RST的激活状态而变得导通，因此将FD 722A的电位复位到预定水平(电源电压VDD)。复位晶体管723B响应于提供给栅极电极的驱动信号RST的激活状态而变得导通，因此将FD 722B的电位复位到预定水平(电源电压VDD)。注意，传输晶体管721A和传输晶体管721B在复位晶体管723A、复位晶体管723B变为激活状态的同时变为激活状态。
放大晶体管724A具有经由选择晶体管725A连接至垂直信号线29A的源极电极，从而与恒流源电路726A的负载MOS一起构成源极跟随器电路，恒流源电路726A连接至垂直信号线29A的一端。放大晶体管724B具有经由选择晶体管725B连接至垂直信号线29B的源极电极，从而与恒流源电路726B的负载MOS一起构成源极跟随器电路，恒流源电路726B连接至垂直信号线29B的一端。
选择晶体管725A连接在放大晶体管724A的源极电极和垂直信号线29A之间。选择晶体管725A响应于提供给栅极电极的选择信号SEL的激活状态而变得导通，从而将从放大晶体管724A输出的像素信号输出至垂直信号线29A。
选择晶体管725B连接在放大晶体管724B的源极电极和垂直信号线29B之间。选择晶体管725B响应于提供给栅极电极的选择信号SEL的激活状态而变得导通，从而将从放大晶体管724B输出的像素信号输出至垂直信号线29B。
例如，由垂直驱动单元22控制像素51的传输晶体管721A和传输晶体管721B、像素51的复位晶体管723A和复位晶体管723B、放大晶体管724A和724B以及选择晶体管725A和725B。
<像素的另一等效电路的构造示例>
图32示出了像素51的另一等效电路。
注意，在图32中，由相同的附图标记表示与图31相对应的部分，并且将适当地省略其说明。
在图32的等效电路中，相对于图31的等效电路信号，信号提取部65-1和65-2都增加了附加电容727和用于控制附加电容727的连接的开关晶体管728。
具体地，附加电容727A经由开关晶体管728A连接在传输晶体管721A和FD722A之间，并且附加电容727B经由开关晶体管728B连接在传输晶体管721B和FD 722B之间。
开关晶体管728A响应于提供给栅极电极的驱动信号FDG的激活状态而变得导通，从而将附加电容727A连接至FD722A。开关晶体管728B响应于提供给栅极电极的驱动信号FDG的激活状态而变得导通，从而将附加电容727B连接至FD 722B。
例如，当入射光的量高且照度高时，通过使开关晶体管728A和728B处于激活状态，垂直驱动单元22将FD 722A和附加电容727A连接，并且将FD 722B和附加电容727B连接。从而，能够在高照度下累积更多的电荷。
同时，当入射光量低且照度低时，垂直驱动单元22将开关晶体管728A和开关晶体管728B设置为非激活状态，并且将附加电容727A和附加电容727B分别与FD 722A和FD 722B断开。
尽管可以如在图31的等效电路中那样省略附加电容727，但是通过设置附加电容727并且根据入射光的量适当地使用附加电容727，能够确保高动态范围。
<电压供给线的布置示例>
接下来，将参照图33至图35说明用于将预定电压MIX0或MIX1施加到作为各像素51的信号提取部65的电压施加部的P+半导体区73-1和73-2的电压供给线的布置。图中33和图34所示的电压供给线741对应于图1所示的电压供给线30。
注意，在图33和图34中，采用图9所示的圆形构造作为各像素51的信号提取部65的构造，但不必说，也可以使用其它构造。
图33的A是示出了电压供给线的第一布置示例的平面图。
在第一布置示例中，在矩阵中二维布置的多个像素51中的在水平方向上相邻的两个像素之间沿着垂直方向布置有电压线741-1或741-2。
电压供给线741-1连接至作为像素51中的两个信号提取部65之中的一者的信号提取部65-1的P+半导体区73-1。电压供给线741-2连接至作为像素51中的两个信号提取部65之中的另一者的信号提取部65-2的P+半导体区73-2。
在第一布置示例中，针对两列像素布置了两条电压供给线741-1和741-2，因此在像素阵列单元20中布置的电压供给线741的数目变得几乎等于像素51的列数。
图33的B是示出了电压供给线的第二布置示例的平面图。
在第二布置示例中，在矩阵中二维布置的多个像素51中，沿着垂直方向为一个像素列布置有两条电压供给线741-1和741-2。
电压供给线741-1连接至作为像素51中的两个信号提取部65之中的一者的信号提取部65-1的P+半导体区73-1。电压供给线741-2连接至作为像素51中的两个信号提取部65之中的另一者的信号提取部65-2的P+半导体区73-2。
在第二布置示例中，为一列像素布置了两条电压供给线741-1和741-2，因此，为两列像素布置有四条电压供给线。在像素阵列单元20中，电压供给线741的布置的数量是像素51的列数的两倍。
图33中A和B的布置示例都是周期性布置，其中，电压供给线741-1连接至信号提取部65-1的P+半导体区73-1，并且电压供给线741-2连接至信号提取部65-2的P+半导体区73-2的构造相对于在垂直方向上布置的像素周期性地重复。
在图33的A的第一布置示例中，可以减小将连接至像素阵列单元20的电压供给线741-1和741-2的数量。
在图33的B的第二布置示例中，电压供给线的数量大于第一布置示例中电压供给线的数量。但是连接至一个电压供给线741的信号提取部65的数量是1/2。因此，能够较少配线负载，这对于高速驱动以及当像素阵列单元20的像素总数大时是有效的。
图34是示出了电压供给线的第三布置示例的平面图。
类似于图33的A的第一布置示例，第三布置示例是为两列像素布置两个电压供给线741-1和741-2的示例。
第三布置示例与图33的A的第一布置示例的不同之处在于：在垂直方向布置的两个像素中，信号提取部65-1和信号提取部65-2的连接目的地不同。
具体地，例如，在某一像素51中，电压供给线741-1连接至信号提取部65-1的P+半导体区73-1，并且电压供给线741-2连接至信号提取部65-2的P+半导体区73-2。在上述像素51上方或下方的像素51中，电压供给线741-1连接至信号提取部65-2的P+半导体区73-2，并且电压供给线741-2连接至信号提取部65-1的P+半导体区73-1。
图34的B是示出了电压供给线的第四布置示例的平面图。
类似于图33的B的第二布置示例，第四布置示例是为两列像素布置两个电压供给线741-1和741-2的示例。
第四布置示例与图33的B的第二布置示例的不同之处在于：在垂直方向布置的两个像素中，信号提取部65-1和信号提取部65-2的连接目的地不同。
具体地，例如，在某一像素51中，电压供给线741-1连接至信号提取部65-1的P+半导体区73-1，并且电压供给线741-2连接至信号提取部65-2的P+半导体区73-2。在上述像素51上方或下方的像素51中，电压供给线741-1连接至信号提取部65-2的P+半导体区73-2，并且电压供给线741-2连接至信号提取部65-1的P+半导体区73-1。
在图34的A的第三布置示例中，能够减少要连接至像素阵列单元20的电压供给线741-1和741-2的数量。
在图34的B的第四布置示例中，电压供给线的数量大于第三布置示例中电压供给线的数量。但是连接至一个电压供给线741的信号提取部65的数量是1/2。因此，能够减少配线负载，这对于高速驱动以及当像素阵列单元20的像素总数大时是有效的。
图34的A和B中的布置示例都是镜像布置，其中在上下方向(垂直方向)上相邻的两个像素的连接目的地被镜像地反转。
在周期性布置中，施加到隔着边界相邻的两个信号提取部65的电压不同，并且因此，如图35的A所示，在相邻像素之间发生电荷交换。因此，周期性布置方式的电荷传输效率优于镜像布置方式，但是周期性布置方式的相邻像素的串扰特性不如镜像布置方式。
同时，在镜像构造中，施加到隔着像素边界相邻的两个信号提取部65的电压相同，并且因此，如图35的B所示，抑制了相邻像素之间的电荷交换。因此，镜像布置方式的电荷传输效率低于周期性布置方式，但是镜像布置方式的相邻像素的串扰特性要优于周期布置方式。
<根据第十四实施例的多个像素的横截面构造>
在图2等所示的像素的横截面构造中，已经省略了与基板的光入射表面相对的前表面侧形成的多层配线层。
因此，下文中，对于上述一些实施例，将以不省略多层配线层的形式示出多个相邻像素的横截面图。
首先，图36和图37示出了根据图28所示的第十四实施例的多个像素的横截面图。
图28所示的第十四实施例具有在基板61的光入射表面的相反侧设置有大面积反射部件631的像素构造。
图36对应于沿着图11中的B-B'线获取的横截面图，并且图37对应于沿着图11的A-A'线获取的横截面图。此外，沿着图17的C-C'线获得的横截面图也可以如图36所示。
如图36所示，在各像素51中，在中心部形成有氧化膜64，并且在氧化膜64的两侧形成有信号提取部65-1和信号提取部65-2。
在信号提取部65-1中，N+半导体区71-1和N－半导体区72-1被形成为以P+半导体区73-1和P－半导体区74-1为中心包围P+半导体区73-1和P－半导体区74-1。P+半导体区73-1和N+半导体区71-1与多层配线层811接触。P－半导体区74-1布置在P+半导体区73-1上方(在片上透镜62侧)以覆盖P+半导体区73-1，并且N－半导体区72-1布置在N+半导体区71-1(在片上透镜62侧)上方以覆盖N+半导体区71-1。换言之，P+半导体区73-1和N+半导体区71-1布置在基板61中的多层配线层811侧，并且N－半导体区72-1和P－半导体区74-1布置在基板61中的片上透镜62侧。此外，在N+半导体区71-1和P+半导体区73-1之间使用氧化膜等形成有用于分隔N+半导体区71-1和P+半导体区73-1的分隔部75-1。
在信号提取部65-2中，N+半导体区71-2和N－半导体区72-2被形成为以P+半导体区73-2和P－半导体区74-2为中心包围P+半导体区73-2和P－半导体区74-2。P+半导体区73-2和N+半导体区71-2与多层配线层811接触。P－半导体区74-2布置在P+半导体区73-2上方(在片上透镜62上)以覆盖P+半导体区73-2，并且N－半导体区72-2布置在N+半导体区71-2(在片上透镜62侧)上方以覆盖N+半导体区71-2。换言之，P+半导体区73-2和N+半导体区71-2布置在基板61中的多层配线层811侧，并且N－半导体区72-2和P－半导体区74-2布置在基板61中的片上透镜62侧。此外，在N+半导体区71-2和P+半导体区73-2之间使用氧化膜等形成有用于分隔N+半导体区71-2和P+半导体区73-2的分隔部75-2。
在相邻像素51之间的边界区中，在预定的像素51的信号提取部65-1的N+半导体区71-1和与预定的像素51相邻的像素51的信号提取部65-2的N+半导体区71-1之间形成有氧化膜64。
在基板61的光入射表面侧(图36和图37的上侧)的界面中形成有固定电荷膜66。
如图36所示，当在基板61的光入射表面侧针对各像素形成的片上透镜62被划分为抬升部821和弯曲部822时，抬升部821的厚度被形成为比弯曲部822的厚度薄，其中，抬升部821的厚度在像素的整个区域中在高度方向上均匀地升高，弯曲部822的厚度根据像素中的位置而不同。由于随着抬升部821变厚，斜入射光更有可能被像素间遮光膜63反射，所以通过将抬升部821形成为厚度更薄，能够使斜入射光进入基板61中。此外，当弯曲部822被形成为更厚时，能够将入射光会聚到像素中心。
多层配线层811形成在基板61的与针对各像素形成有片上透镜62的光入射表面侧的相反侧。换言之，作为半导体层的基板61布置在片上透镜62和多层配线层811之间。多层配线层811包括五层金属膜M1至M5以及它们之间的层间绝缘膜812。注意，在图36中，由于M5不可见，所以没有示出多层配线层811的五层金属膜M1至M5中的最外层金属膜M5，但是在作为与图36的横截面不同方向的横截面图37中示出了M5。
如图37所示，像素晶体管Tr形成在多层配线层811的与基板61的界面部的像素边界区域中。像素晶体管Tr是图31和图32中示出的传输晶体管721、复位晶体管723、放大晶体管724和选择晶体管725中的其中之一。
在多层配线层811的五层金属膜M1至M5中，最靠近基板61的金属膜M1包括用于提供电源电压的电源线813、用于向P+半导体区73-1或73-2施加预定电压的电压施加配线814以及作为反射入射光的部件的反射部件815。在图36的金属膜M1中，除了电源线813和电压施加线814外的配线是反射部件815，但是为了避免绘图的复杂性，省略了一些附图标记。反射部件815是为反射入射光而设置的伪配线，并且对应于图28所示的反射部件631。反射部件815布置在作为电荷检测部的N+半导体区71-1和N+半导体区71-2下方，以在平面图中与N+半导体区71-1和71-2重叠。注意，在第十五实施例中设置遮光部件631'代替图28所示的第十四实施例中的反射部件631的情况下，图36中的反射部件815变为遮光部件631'。
此外，在金属膜M1中，还形成有连接N+半导体区71和传输晶体管721的电荷提取配线(图36中未图示)，以将在N+半导体区71中累积的电荷传输至FD 722。
注意，在该示例中，反射部件815(反射部件631)和电荷提取配线布置在金属层M1的相同层中。然而，布置不一定局限于同一层的布置。
在从基板61侧起的第二层金属膜M2中，例如形成有连接至金属膜M1的电压施加配线814的电压施加配线816、用于传输驱动信号TRG、驱动信号RST、选择信号SEL、驱动信号FDG等的控制线817和接地线。此外，在金属膜M2中，形成有FD 722B和附加电容727A。
在从基板61侧起的第三层金属膜M3中，例如形成有垂直信号线29、用于遮光的VSS配线等。
在从基板61侧起的第四层金属膜M4和第五层金属膜M5中，例如形成有用于向作为信号提取部65的电压施加部的P+半导体区73-1和73-2施加预定电压MIX0或MIX1的电压供给线741-1和741-2(图33和图34)。
注意，将参照图42和图43说明多层配线层811的五层金属膜M1至M5的平面布置。
<根据第九实施例的多个像素的横截面构造>
图38是示出了根据图22所示的第九实施例的针对多个像素的像素结构的没有省略多层配线层的横截面图。
图22所示的第九实施例具有在基板61的像素边界部设置有分隔区441的像素构造，分隔区441是通过从基板61的后表面(光入射表面)侧形成预定深度的长凹槽(沟槽)并且埋入遮光膜而获得的。
例如包括信号提取部65-1和信号提取部65-2以及多层配线层811的五层金属膜M1至M5的其它构造与图36所示的构造类似。
<根据第9实施例的变形例1的多个像素的横截面构造>
图39是示出了根据图23所示的第9实施例的变形例1的针对多个像素的像素结构的没有省略多层配线层的横截面图。
图23所示的第九实施例的变形例1具有在基板61的像素边界部中设置有穿透整个基板61的分隔部471的像素结构。
例如包括信号提取部65-1和信号提取部65-2以及多层配线层811的五层金属膜M1至M5的其它构造与图36所示的构造类似。
<根据第十六实施例的多个像素的横截面构造>
图40是示出了根据图29所示的第十六实施例的针对多个像素的像素结构的没有省略多层配线层的横截面图。
图29所示的第十六实施例具有在基板61的与光入射表面相反的表面的内部(即，图29中下表面内部)的中心部设置有P阱区671的结构。此外，在P阱区671和N+半导体区71-1之间使用氧化膜等形成有分隔部672-1。类似地，在P阱区671和N+半导体区71-2之间使用氧化膜等形成有分隔部672-2。在基板61的下表面的像素边界部中也形成有P阱671。
例如包括信号提取部65-1和信号提取部65-2以及多层配线层811的五层金属膜M1至M5的其它构造与图36所示的构造类似。
<根据第十实施例的多个像素的横截面构造>
图41是示出了根据图24所示的第十实施例的针对多个像素的像素构造的没有省略多层配线层的横截面图。
图24所示的第十实施例具有设置有基板501代替基板61的像素构造，基板501具有厚基板。
例如包括信号提取部65-1和信号提取部65-2以及多层配线层811的五层金属膜M1至M5的其它构造与图36所示的构造类似。
<五层金属膜M1至M5的平面布置示例>
接下来，将参照图42和图43说明图36至图41所示的多层配线层811的五层金属膜M1至M5的平面布置示例。
图42的A示出了作为多层配线层811的五层金属膜M1至M5中的第一层的金属膜M1的平面布置示例。
图42的B示出了作为多层配线层811的五层金属膜M1至M5中的第二层的金属膜M2的平面布置示例。
图42的C示出了作为多层配线层811的五层金属膜M1至M5中的第三层的金属膜M3的平面布置示例。
图43的A示出了作为多层配线层811的五层金属膜M1至M5中的第四层的金属膜M4的平面布置示例。
图43的B示出了作为多层配线层811的五层金属膜M1至M5中的第五层的金属膜M5的平面布置示例。
在图42的A至C和图43的A和B中，以虚线示出了像素51的区域和具有图11中所示的八角形形状的信号提取部65-1和信号提取部65-2的区域。
在图42的A至C和图43的A和B中，图中的上下方向是像素阵列单元20的垂直方向，并且图中的横向是像素阵列单元20的水平方向。
如图42的A所示，反射红外光的反射部件631形成在作为多层配线层811的第一层金属膜M1中。在像素51的区域中，为信号提取部65-1和信号提取部65-2的各者形成有两个反射部件631，并且用于信号提取部65-1的两个反射部件631和用于信号提取部65-2的两个反射部件631在垂直方向上对称形成。
此外，像素晶体管配线区831布置在像素51的反射部件631和在水平方向上相邻的像素51的反射部件631之间的空间中。在像素晶体管配线区831中，形成有用于连接传输晶体管721、复位晶体管723、放大晶体管724或选择晶体管725等像素晶体管Tr的配线。以两个信号提取部65-1和65-2的中间线(未示出)为基准，用于像素晶体管Tr的配线在垂直方向上也是对称地形成的。
此外，诸如接地线832、电源线833和接地线834等配线形成在像素的反射部件631和在垂直方向上相邻的像素51的反射部件631之间的空间中。以两个信号提取部65-1和65-2的中间线为基准，这些配线在垂直方向上是对称地形成的。
以这种方式，第一层金属膜M1对称地布置在像素中的信号提取部65-1侧的区域和信号提取部65-2侧的区域中，使得在信号提取部65-1和信号提取部65-2之间均匀地调整配线负载。由此，减少了信号提取部65-1和信号提取部65-2的驱动变化。
在第一层金属膜M1中，在基板61中的信号提取部65-1和信号提取部65-2的下方形成有大面积反射部件631，使得经由片上透镜62进入基板61并且透射过基板61而未在基板61中被光电转换的红外光被反射部件631反射以重新进入基板61。因此，能够增加基板61中光电转换的红外光的量，并且能够提高量子效率(QE)，即，像素51对红外光的灵敏度。
同时，在第一层金属膜M1中，在与反射部件631相同的区域布置遮光部件631′代替反射部件631的情况下，能够抑制经由片上透镜62从光入射表面进入基板61并且透射过基板61而未在基板61中被光电转换的红外光在配线层中被散射和进入相邻像素。因此，能够防止对相邻像素中的光的错误检测。
如图42的B所示，在作为多层配线层811的第二层的金属膜M2中，控制线区851布置在信号提取部65-1和信号提取部65-2之间的位置处，控制线区851中形成有用于在水平方向上发送预定信号的控制线841至控制线844等。控制线841至控制线844是用于发送例如驱动信号TRG、驱动信号RST、选择信号SEL或驱动信号FDG的线路。
通过在两个信号提取部65之间布置控制线区851，对信号提取部65-1和信号提取部65-2中的各者的影响变得相等，并且能够减小信号提取部65-1和信号提取部65-2的驱动变化。
此外，形成有FD 722B和附加电容72A的电容区852布置在作为第二层的金属膜M2的与控制线区85不同的预定区中。在电容区852中，通过形成梳齿形状的金属膜M2来构造FD722B或附加电容727A。
通过在作为第二层的金属膜M2中布置FD 722B或附加电容727A，FD 722B或附加电容727A的图案可以根据设计中需求的配线电容自由地布置，并且能够提高设计自由度。
如图42的C所示，在作为多层配线层811的第三层的金属层M3中，至少形成有用于将从各像素51输出的像素信号发送至列处理单元23的垂直信号线29。可以为一个像素列布置三条以上垂直信号线29，以提高像素信号的读取速度。此外，除了垂直信号线29外，还可以布置有屏蔽配线以减少耦合电容。
在多层配线层811的第四层金属层M4和第五层金属层M5中，用于施加预定电压MIX0或MIX1的电压供给线741-1和电压供给线741-2形成在各像素51的信号提取部65的P+半导体区73-1和P+半导体区73-2中。
图43的A和B所示的金属膜M4和金属膜M5示出了采用在图33的A中示出的第一布置示例的电压供给线741的示例。
金属膜M4的电压供给线741-1经由金属膜M3和金属膜M2连接至金属膜M1的电压施加配线814(例如，图36)，并且电压施加配线814连接至像素51的信号提取部65-1的P+半导体区73-1。类似地，金属膜M4的电压施加线741-2经由金属膜M3和金属膜M2连接至金属膜M1的电压施加配线814(例如，图36)，并且电压施加配线814连接至像素51的信号提取部65-2的P+半导体区73-2。
金属膜M5的电压施加线741-1和电压施加线741-2连接至像素阵列单元20周边的抽头驱动单元21。金属膜M4的电压供给线741-1和金属膜M5的电压供给线741-1在两个金属膜都存在的平面区域的预定位置处通过通孔等(未示出)连接。来自抽头驱动单元21的预定电压MIX0或MIX1通过金属膜M5的电压供给线741-1和电压供给线7741-2传输，并且提供给金属膜M4的电压供给线741-1和电压供给线741-2，并且从电压供给线741-1和741-2通过金属膜M3和金属膜M2提供至金属膜M1的电压施加配线814。
通过采用背面照射型CAPD传感器作为光接收元件1，能够自由地设计配线的宽度和驱动配线的布局，诸如如图43的A和B所示的在垂直方向上布线的用于将预定电压MIX0或MIX1施加到各像素51的信号提取部65的电压供给线741-1和741-2。此外，也能够采用适合高速驱动的配线和考虑降低负载的配线。
<像素晶体管的平面布置示例>
图44是图42的A所示的第一层金属膜M1和用于形成在金属膜M1上形成的像素晶体管Tr的栅极电极的多晶硅层等重叠的平面图。
图44的A是图44的C中的金属膜M1和图44的B中的多晶硅层叠加的平面图，图44的B是仅有多晶硅层的平面图，而图44的C是仅有金属膜M1的平面图。图44的C中的金属膜M1的平面图与图42的A中所示的平面图相同，但是省略了阴影。
如参照图42的A所述，在各像素的反射部件631之间形成有像素晶体管配线区831。
在像素晶体管配线区831中，与信号提取部65-1和信号提取部65-2分别对应的像素晶体管Tr例如布置为如图44的B所示。
在图44的B中，以两个信号提取部65-1和65-2的中间线(未图示)为基准，从靠近该中间线侧起形成有复位晶体管723A和复位晶体管723B、传输晶体管721A和传输晶体管721B、开关晶体管728A和开关晶体管728B、选择晶体管725A和选择晶体管725B以及放大晶体管724A和放大晶体管724B的栅极电极。
以两个信号提取部65-1和65-2的中间线(未图示)为基准，在垂直方向上也对称地形成有用于连接如图44的C所示的金属膜M1的像素晶体管Tr的配线。
通过以这种方式在信号提取部65-1侧的区域和信号提取部65-2侧的区域中对称地布置多个像素晶体管Tr，能够减小信号提取部65-1和信号提取部65-2的驱动变化。
<反射部件631的变形例>
接下来，将参照图45和图46说明形成在金属膜M1中的反射部件631的变形例。
在上面的示例中，如图42的A所示，在像素51的信号提取部65的周围的区域中布置有大面积反射部件631。
相比之下，例如，如图45的A所示，反射部件631也可以布置为网格状图案。通过以网格状图案这种方式形成反射部件631，能够消除图案的各向异性并且能够降低反射能力的XY各向异性。换言之，通过将反射部件631形成为网格状图案，能够减少偏向于某个区域的入射光的反射并且入射光能够被各向同性地反射，并因此提高了测距精度。
或者，例如，如图45中的B所示，将反射部件631布置为的条纹图案。通过以这种方式将反射部件631形成为条纹图案，反射部件631的图案也能够用作配线电容，并且因此能够实现具有最大动态范围的结构。
注意，图45的B示出了垂直条纹形状的示例，但是也可以采用水平条纹形状。
或者，反射部件631可以仅布置在像素中心区，更具体地，例如，如图45的C所示，仅布置在两个信号提取部65之间。通过在像素中心区形成反射部件631而不在像素中心区端部形成反射部件631，在斜光入射的情况下被相邻像素反射的分量能够被抑制，同时获得了相对于像素中心区通过反射构件631提高灵敏度的效果，从而能够实现增强串扰抑制的结构。
此外，如图46中的A所示，通过将反射部件631的一部分布置成梳齿图案，可以将金属膜M1的一部分分配给FD 722的配线电容或附加电容727。在图46的A中，由实心圆包围的区域861至区域864内的梳齿形状构成FD 722或附加电容727的至少一部分。FD 722或附加电容727可以适当地分布和布置在金属膜M1和金属膜M2中。金属膜M1的图案能够以非常平衡的方式布置在反射部件631和FD 722或附加电容727的电容中。
图46的B示出了在没有布置反射部件631情况下的金属膜M1的图案。为了增大在基板61中被光电转换的红外光的量并且提高像素51的灵敏度，布置反射部件631是有利的，但是也可以采用不布置反射部件631的构造。
类似地，可以将图45和图46中所示的反射部件631的布置示例应用于遮光部件631'。
<光接收元件的基板的构造示例>
图1的光接收元件1可以采用图47的A至C中任何一者的基板构造。
图47的A示出了使用一个半导体基板911和在半导体基板911下面的支撑基板912来构造光接收元件1的示例。
在该示例中，在上面的半导体基板911中形成有与上述像素阵列单元20相对应的像素阵列区951、控制像素阵列区951中的各像素的控制电路952和包括用于像素信号的信号处理电路的逻辑电路953。
控制电路952包括上述抽头驱动单元21、垂直驱动单元22、水平驱动单元24等。逻辑电路953包括列处理单元23和信号处理单元31，列处理单元23对像素信号执行AD转换处理等，信号处理单元31进行基于在像素中的两个或多个信号提取部65中的各者中获取的像素信号的比率来计算距离的距离计算处理。
或者，如图47的B所示，光接收单元1具有其中形成有像素阵列区951和控制电路952的第一半导体基板921和形成有逻辑电路953的第二半导体基板922堆叠的构造。注意第一半导体基板921和第二半导体基板922例如通过贯穿孔或铜-铜金属接合而被电连接。
或者，如图47的C所示，光接收元件1具有其中仅形成有像素阵列区951的第一半导体基板931和形成有区域控制电路954的第二半导体基板932堆叠的构造，区域控制电路954设置有控制各像素的控制电路和以一个像素为单位或以多个像素的区域为单位的处理像素信号的信号处理电路。第一半导体基板931和第二半导体基板922例如通过贯穿孔或铜-铜金属接合而被电连接。
根据如图47的C中的在光接收元件1以像素为单位或以区域为单位设置有控制电路和信号处理电路的结构，能够为各分割控制单元设置最佳的驱动时序和增益，并且能够获得与距离或反射率无关的最佳距离信息。此外，能够仅通过驱动像素阵列区951的一部分而不是整个像素阵列区951来计算距离信息。因此，能够根据操作模式来抑制功耗。
<第十八实施例>
<像素的构造示例>
接下来，将说明除上述第一实施例至第十七实施例外的另一实施例。例如当增加基板61的厚度时，担心远离作为电压施加部的P+半导体区73或作为电荷检测部的N+半导体区71的光电转换区的电场变弱。因此，在下面的实施例中，将说明增强光电转换区的电场，提高量子效率(QE)并且实现高速驱动的构造。
图48是根据第十八实施例的像素的横截面图。
图48示出了与上述图36等类似的与图11的线B-B'相对应的多个像素等的横截面图。
在图48中，由相同的附图标记表示与图36所示的第十四实施例的多个像素的横截面图相对应的部分，并且将适当地省略其说明。
当将根据图48的第十八实施例的像素51的构造与根据图36所示的第十四实施例的像素51的构造对比时，在作为相邻像素51的边界部的像素边界部中新形成有贯穿电极1001和绝缘膜1002，贯穿电极1001贯穿作为P形半导体层的基板61且分隔相邻像素51，绝缘膜1002覆盖贯穿电极1001的外围(侧壁)。贯穿电极1001例如使用诸如钨(W)、铝(Al)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钽(Ta)或氮化钽(TaN)等金属材料或多晶硅等来形成。绝缘膜1002例如使用氧化硅(SiO2)或氧氮化硅(SION)等来形成。绝缘膜1002的材料可以是包含铪(Hf)、铝(Al)、锆(Zr)、钽(Ta)或钛(Ti)的至少一种元素的氧化物或氮化物，包含镧(La)、镨(Pr)、铈(Ce)、钕(Nd)、镨(Pm)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铥(Tm)、镱(Yb)、镥(Lu)或钇(Y)的至少一种元素的氧化物或氮化物等。贯穿电极1001用作分隔相邻像素51的半导体层(基板61)的像素分隔部。注意，也可以认为包括外围绝缘膜1002的贯穿电极1001和绝缘膜1002构成了像素分隔部。
贯穿电极1001电连接至作为多层配线层811的最靠近基板61的金属膜的金属膜M1的电压施加配线1011，并且通过电压施加配线1011向贯穿电极1001施加预定偏压(电压)。这里，向贯穿电极1001施加的偏压是比施加至作为非激活抽头的信号提取部65的P+半导体区73的电压更低的电压，并且在上述示例中，向作为非激活抽头的信号提取部65的P+半导体区73施加0V电压，并且因此偏压是低于0V的电压，即，负偏压。
能够通过如下步骤形成贯穿电极1001和绝缘膜1002：使用干法蚀刻等从基板61的前表面侧或后表面侧形成直到相反的基板表面的沟槽，然后在形成绝缘膜1002后在该沟槽中嵌入用作贯穿电极1001的多晶硅或金属材料。
图49是图48中的多个像素51在平面图中的平面图。
如图49所示，贯穿电极1001以类似网格的方式布置在相邻像素51的边界部中，并且绝缘膜1002形成为覆盖贯穿电极1001的侧壁。
根据第十八实施例的像素51，贯穿电极1001形成在像素51的边界部中作为像素分隔部，并且向贯穿电极1001施加负偏压。因此，能够增强在平面方向上朝向信号提取部65(抽头)的电场，能够提高量子效率(QE)，并且能够实现高速驱动。此外，改善了对高速驱动的耐受性。
注意，图49示出了所谓的两抽头像素结构的平面图，其中，像素51包括两个信号提取部65，而图50示出了所谓的四抽头像素机构的平面图，其中像素51包括四个信号提取部。
图50是示出了在如图17所示的四抽头像素结构中的贯穿电极1001和绝缘膜1002的布置示例的平面图。
即使在像素51具有四抽头像素结构的情况下，与两抽头的情况类似地，贯穿电极1001以类似网格的方式布置在相邻像素51的边界部中，并且绝缘膜1002形成为覆盖贯穿电极1001的侧壁。
<第十八实施例的变形例1>
<像素的构造示例>
在根据图48和图49所示的第十八实施例的像素51中，在像素51的整个外周的像素边界部中形成有贯穿电极1001和绝缘膜1002。然而，如图51和图52所示，贯穿电极1001和绝缘膜1002可以被形成为将像素51的外周分成两部分。
图51是在像素具有两抽头结构的情况下根据第十八实施例的变形例的像素的平面图。
在像素51具有两抽头结构的情况下，在像素边界部设置有空隙部1003，空隙部1003横切两个信号提取部65的中间线(未图示)，使得贯穿电极1001和绝缘膜1002被分为在一个信号提取部65侧的贯穿电极1001A和绝缘膜1002A，和在另一信号提取部65侧的贯穿电极1001B和绝缘膜1002B。
基于逐个像素，以两个信号提取部65的中间线作为基准，像素51的贯穿电极1001和绝缘膜1002包括布置在一个信号提取部65侧的像素边界部中的贯穿电极1001A和绝缘膜1002A，和布置在另一信号提取部65侧的像素边界部的贯穿电极1001B和绝缘膜1002B。
图52是在像素51具有四抽头像素结构的情况下根据第十八实施例的变形例的像素的平面图。
在像素51具有四抽头结构的情况下，在像素边界部设置有空隙部1003，空隙部1003横切在垂直方向或水平方向上将四个信号提取部65分为两个单元的中间线(未图示)，使得贯穿电极1001和绝缘膜1002被分为在预定的两个信号提取部65侧的贯穿电极1001A和绝缘膜1002A，和在剩余的两个信号提取部65的另一侧的贯穿电极1001B和绝缘膜1002B。图52示出了下述结构示例：其中，空隙部1003布置在与在垂直方向上将四个信号提取部65分为两个单元的中间线横切的像素边界部中。
即使如图51和图52所示将空隙部1003设置在相邻像素51的边界部的情况下，通过经由电压施加配线1011向贯穿电极1001施加负偏压，也能够提高量子效率(QE)并且能够实现高速驱动。此外，改善了对高速驱动的阻力。
注意，在像素分隔部的一部分中设置有空隙部1003的变形例中，与像素分隔部包围整个像素而没有空隙部10030的构造类似地，可以在同一时序或不同的时序向贯穿电极1001A和贯穿电极1001B施加负偏压。
图53是用于说明在像素51具有两抽头像素结构的情况下在不同时序向贯穿电极1001A和贯穿电极1001B施加负偏压的情况下的驱动的图。
例如，如图53的A所示，在向信号提取部65-1的P+半导体区73-1施加正电压并且信号提取部65-1是激活抽头的情况下，向非激活抽头侧上的作为像素分隔部的贯穿电极1001B施加负偏压。
同时，如图53的B所示，在向信号提取部65-2的P+半导体区73-2施加正电压并且信号提取部65-2是激活抽头的情况下，向非激活抽头侧的作为像素分隔部的贯穿电极1001A施加负偏压。例如，通过抽头驱动单元21执行负电压的施加。
通过如上所述将负偏压施加到与作为激活抽头的信号提取部65相对的非激活抽头侧的像素分隔部，增强了在平面方向上从非激活抽头侧到激活抽头侧的电场。因此，能够提高量子效率并且能够实现高速驱动。此外，改善了对高速驱动的耐受性。
图54和图55是示出了在不同时序向在矩阵中二维布置的多个像素51施加负偏压的驱动的图。
图54示出了其中像素51具有两抽头像素结构的情况并且图55示出了其中像素51具有四抽头像素结构的情况。
由于在垂直方向上相邻的两个像素51共用贯穿电极1001A和贯穿电极1001B，当将在垂直方向上相邻的两个像素51称为第一像素51和第二像素51时，第一像素51的下信号提取部65和第二像素的上信号提取部65同时变为激活抽头，并且相应地向非激活抽头侧的像素分隔部(贯穿电极1001A或贯穿电极1001B)施加负偏压。因此，在垂直方向上相邻的两像素51中，作为激活抽头的信号提取部65和作为非激活抽头的信号提取部65的位置变为相反。这种驱动可以通过图34的A和B中所示的电压供给线的第三布置示例和第四布置示例来实现。
<第十九实施例>
<像素的构造示例>
图56是根据第十九实施例的像素的横截面图。
图56示出了与上述图36等类似的与图11的B-B'线相对应的多个像素的横截面图。
在图56中，由相同的附图标记表示与图36所示的第十四实施例的多个像素的横截面图相对应的部分，并且将适当地省略其说明。
当将根据图56的第十九实施例的像素51的构造与根据图36所示的第十四实施例的像素51的构造对比时，在相邻像素51的边界部从作为P型半导体层的基板61的在多层配线层811侧的表面侧直到预定深度新形成有用于分隔相邻像素51的深沟槽隔离(DTI)1021和覆盖DTI 1021的外周(侧壁)的绝缘膜1002。DTI 1021例如使用诸如钨(W)、铝(Al)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钽(Ta)或氮化钽(TaN)等金属材料或多晶硅等来形成。绝缘膜1002例如使用氧化硅(SiO2)或氧氮化硅(SION)等来形成。绝缘膜1002的材料可以是包含铪(Hf)、铝(Al)、锆(Zr)、钽(Ta)和钛(Ti)中的至少一种元素的氧化物或氮化物，包含镧(La)、镨(Pr)、铈(Ce)、钕(Nd)、镨(Pm)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铥(Tm)、镱(Yb)、镥(Lu)和钇(Y)中的至少一种元素的氧化物或氮化物等。DTI 1021用作分隔相邻像素51的半导体层(基板61)的像素分隔部。注意，也可以认为包括外周绝缘膜1002的DTI1021和绝缘膜1002构成了像素分隔部。
DTI 1021电连接至作为多层配线层811的最靠近基板61的金属膜的金属膜M1的电压施加配线1011并且通过电压施加配线1011向DTI 1021施加负偏压(电压)。这里，向DTI1021施加的负偏压是比向作为非激活抽头的信号提取部65的P+半导体区73施加的电压更低的电压。
可以通过如下步骤形成DTI 1021和绝缘膜1022：使用干式蚀刻等从基板61的前表面形成达到预定深度的沟槽，然后在形成绝缘膜1022后在沟槽中嵌入用作DTI 1021的多晶硅或金属材料。
当将根据图56的第十九实施例的像素51的构造与根据图48所示的第十八实施例的像素51的构造对比时，根据第十九实施例的像素51与第十八实施例的像素51的相同之处在于：在像素边界部设置有用于将作为P型半导体层的基板61分隔的像素分隔部，并且通过电压施加配线1011向像素分隔部施加负偏压。同时，根据第十九实施例的像素51与图48所示的第十八实施例的像素51不同之处在于：DTI 1021和绝缘膜1002没有贯穿基板61而是仅从基板61的后表面侧形成达到预定深度。
尽管省略了DTI 1021和绝缘膜1002的平面图，类似于图49，DTI 1021以网格图案布置在二维布置的像素51的边界部中，并且绝缘膜1022形成为覆盖DTI 1021的侧壁。
根据第十九实施例的像素51，DTI 1021形成在像素51的边界部中作为像素分隔部，并且向DTI 1021施加负偏压。因此，能够增强在平面方向上朝向信号提取部65(抽头)的电场，能够提高量子效率(QE)，并且能够实现高速驱动。此外，改善了对高速驱动的阻力。
<第二十实施例>
<像素的构造示例>
图57是根据第二十实施例的像素的横截面图。
在图57中，由相同的附图标记表示与图36所示的第十四实施例的多个像素的横截面图相对应的部分，并且将适当地省略其说明。
图57示出了与图11的线B-B'相对应的多个像素的横截面图，并且示出了其中二维布置有像素51的像素阵列单元20和围绕像素阵列单元20的外围电路单元1041的横截面图。如参照图1所述，例如，在外围电路单元1041中形成有抽头驱动单元21、垂直驱动单元22等。
图58是示出了像素阵列单元20和外围电路单元1041的位置的关系的平面图。
如图58所示，像素阵列单元20包括布置有多个像素51的有效像素区1042和围绕有效像素区1042的OPB像素区1043，并且进一步，外围电路单元1041布置在像素阵列单元20的外围部中。例如，作为光接收元件1的输入输出端子的多个电极焊盘1045形成在外围电路单元1041中。
返回图57，输出根据入射的光量的信号的像素51布置在像素阵列单元20的有效像素区1042的矩阵中。具有形成在整个像素区上的像素间遮光膜63的遮光像素51X形成在OPB像素区1043中。除在有效像素区1042的各像素51的开口部(像素边界部以外)之外，像素间遮光膜63形成在像素阵列单元20黑外围电路单元1041的固定电荷膜66上。注意，在图57的示例中，遮光像素51X以两列或两行形成，但也可以以一列或一行形成或者以三列以上或三行以上形成。
当将根据图57的第二十实施例的像素51的构造与根据图36所示的第十四实施例的像素51的构造进行比较时，在相邻像素51的边界部中从作为P型半导体层的基板61的光入射表面直到预定深度形成有用作分隔相邻像素51的深沟槽隔离(DTI)1051和覆盖DTI1051的外周(侧壁)的绝缘膜1052。DTI 1051例如使用诸如钨(W)、铝(Al)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钽(Ta)或氮化钽(TaN)等金属材料或多晶硅等来形成。绝缘膜1052例如使用氧化硅(SiO2)或氧氮化硅(SION)等来形成。绝缘膜1052的材料可以是包含铪(Hf)、铝(Al)、锆(Zr)、钽(Ta)和钛(Ti)中的至少一种元素的氧化物或氮化物，包含镧(La)、镨(Pr)、铈(Ce)、钕(Nd)、镨(Pm)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铥(Tm)、镱(Yb)、镥(Lu)和钇(Y)中的至少一种元素的氧化物或氮化物等等。DTI 1051用作分隔相邻像素51的半导体层(基板61)的像素分隔部。注意，也可以认为包括外周的绝缘膜1052的DTI 1021和绝缘膜1052构成了像素分隔部。DTI 1051和绝缘膜1052也以与像素51类似的方式形成在OPB像素区1043中的相邻遮光像素51X的边界部中。
可以使用干蚀刻等从基板61的光入射表面侧形成达到预定深度的沟槽，然后在形成绝缘膜1052后在沟槽中嵌入用作DTI 1051的多晶硅或金属材料来形成DTI 1051和绝缘膜1052。
尽管省略了DTI 1051和绝缘膜1052的平面图，类似于图49，DTI 1051以网格图案布置在二维地布置的像素51的边界部中，并且绝缘膜1052形成为覆盖DTI 1051的侧壁。
DTI 1051连接至在基板61的光入射表面侧的像素间遮光膜63。像素间遮光膜63还连接至形成在外围电路单元1041中的贯穿电极1061，并且贯穿电极1061连接至多层配线层811的电压施加配线1063。绝缘膜1062覆盖贯穿电极1061的外周(侧壁)。
向形成在外围电路单元1041的多层配线层811中的电压施加配线1063提供负偏压(负电压)，并且通过贯穿电极1061和像素间遮光膜63向DTI 1051施加负偏压。
当将根据图57的第二十实施例的像素51的构造与根据图48所示的第十八实施例的像素51的构造进行比较时，根据第二十实施例的像素51与第十八实施例的像素51的相同之处在于：在像素51的边界区设置有用于将作为P型半导体层的基板61分隔的像素分隔部，并且通过预定的电压施加配线向像素分隔部施加负偏压。
同时，根据第二十实施例的像素51与图48所示的第十八实施例的像素51的不同之处在于：DTI 1051和绝缘膜1002没有贯穿基板61而是仅从基板61的光入射表面侧形成直到预定深度。此外，根据第二十实施例的像素51的不同之处还在于：经由形成在外围电路单元1041的贯穿电极1061和在固定电荷膜66上的像素间遮光膜63从形成在像素阵列单元20的外侧的外围电路单元1041中的电压施加配线1063向作为像素分隔部的DTI 1051施加负偏压。注意，除了从外围电路单元1041的电压施加配线1063经由像素间遮光膜63向DTI 1051施加负偏压的结构之外，还可以采用从光接收元件1的外部向固定电荷膜66上的像素间遮光膜63提供负偏压并且将负偏压施加到DTI 1051的结构。
根据第二十实施例的像素51，DTI 1051形成在像素51的边界部中作为像素分隔部，并且向DTI 151施加负偏压。因此，能够增强在平面方向上朝向信号提取部65(抽头)的电场，能够提高量子效率(QE)，并且能够实现高速驱动。此外，改善了对高速驱动的耐受性。
<第二十一实施例>
<像素的构造示例>
图59是根据第二十一实施例的像素的横截面图。
图59示出了与上述图36等类似的与图11的线B-B'相对应的多个像素的横截面图。
在图59中，由相同的附图标记表示与图36所示的第十四实施例的多个像素的横截面图相对应的部分，并且将适当地省略其说明。
当将根据图59的第二十一实施例的像素51的构造与根据图36所示的第十四实施例的像素51的构造进行比较时，例如通过在相邻像素51的边界部的沿基板61的深度方向上的整个区域中的离子注入新形成有作为高浓度P+半导体区的P+半导体区1071。P+半导体区1071用作分隔相邻像素的半导体层(基板61)的像素分隔部。
P+半导体区1071电连接至作为多层配线层811的最靠近基板61的金属膜的金属膜M1的电压施加配线1011，并且通过电压施加配线1011向P+半导体区1071施加负偏压(电压)。
尽管省略了P+半导体区1071的平面图，但是，类似于图49，P+半导体区1071以网格图案方式布置在二维布置的像素51的边界部中。
根据第二十一实施例的像素51，P+半导体区1071形成在相邻像素51的边界部中作为像素分隔部，并且向P+半导体区1071施加负偏压。因此，能够增强在平面方向上的朝向信号提取部65(抽头)的电场，能够提高量子效率(QE)，并且能够实现高速驱动。此外，改善了对高速驱动的耐受性。
在上述第十八实施例至第二十一实施例中，向在像素51的像素边界部中形成的像素分隔部施加负偏压。这里，负电压是比向作为非激活抽头的信号提取部65的P+半导体区73施加的电压低的电压。因此，能够增强朝向信号提取部65(抽头)的平面方向的电场，能够提高量子效率(QE)，并且能够实现高速驱动。此外，改善了对高速驱动的耐受性。
<第二十二实施例>
<像素的构造示例>
接下来，将说明除上述第十八实施例至第二十一实施例之外的另一实施例。
在上述第十八实施例至第二十一实施例中，已经说明了使用在相邻像素51的边界部中形成的像素分隔部施加负偏压以增强在平面方向上的电场的构造。在下面的第二十二实施例至第二十五实施例中，将说明增强垂直于基板61的深度方向上的电场的构造。
图60是根据第二十二实施例的像素的横截面图。
图60示出了与上述图36等类似的与图11的线B-B'相对应的多个像素的横截面图。
在图60中，由相同的附图标记表示与图36所示的第十四实施例的多个像素的横截面图相对应的部分，并且将适当地省略其说明。
当将根据图60的第二十二实施例的像素51的构造与根据图36所示的第十四实施例的像素51的构造进行比较时，在作为相邻像素51的边界部的像素边界部中新形成有贯穿作为P型半导体层的基板61并分隔相邻像素51的贯穿电极1101以及覆盖贯穿电极1101的外周(侧壁)的绝缘膜1102。贯穿电极1101例如使用诸如钨(W)、铝(Al)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钽(Ta)或氮化钽(TaN)等金属材料或多晶硅等来形成。绝缘膜1102例如使用氧化硅(SiO2)或氧氮化硅(SION)等来形成。绝缘膜1102的材料可以是包含铪(Hf)、铝(Al)、锆(Zr)、钽(Ta)和钛(Ti)中的至少一种元素的氧化物或氮化物，包含镧(La)、镨(Pr)、铈(Ce)、钕(Nd)、镨(Pm)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铥(Tm)、镱(Yb)、镥(Lu)和钇(Y)中的至少一种元素的氧化物或氮化物等。贯穿电极1101用作分隔相邻像素51的半导体层(基板61)的像素分隔部。注意，也可以认为包括外周的绝缘膜1102的贯穿电极1101和绝缘膜1102构成了像素分隔部。
可以通过下述步骤来形成贯穿电极1101和绝缘膜1102：使用干式蚀刻等从基板61的前表面侧或后表面侧形成达到相反的基板表面的沟槽，并且随后在形成绝缘膜1102之后在沟槽中嵌入用作贯穿电极1101的多晶硅或金属材料。
形成在各像素的基板61的光入射侧的固定电荷膜66的上表面上形成有透明导电膜1103，并且透明导电膜1103连接至像素51的边界部中的贯穿电极1101。作为透明导电膜1103，可以采用诸如铟锡氧化物(ITO)、ZnO、SnO、Cd2SnO4或TiO2:Nb等材料。
贯穿电极1101电连接至作为多层配线层811的最靠近基板61的金属膜的金属膜M1的电压施加配线1111，并且向电压施加配线1111提供负偏压。通过贯穿电极1101和透明导电膜1103向固定电荷膜66施加电压施加配线1111的负偏压。
根据第二十二实施例的像素51，在像素51的边界部形成有作为像素分隔部的贯穿电极1101，并且在固定电荷膜66上形成有透明导电膜1103。然后，从多层配线层811的电压供给线1111提供的负偏压经由贯穿电极1101和透明导电膜1103被施加至固定电荷膜66。因此，能够增强在深度方向上从基板61的光入射表面朝向信号提取部65(抽头)的电场，能够提高量子效率(QE)，并且能够实现高速驱动。此外，改善了对高速驱动的耐受性。
注意，如果像素51的基板61的光入射表面侧没有形成固定电荷膜66，可以采用下述结构：在基板61的光入射表面上形成有包括氧化膜等的绝缘膜，并且通过贯穿电极1101和透明导电膜1103向所述绝缘膜施加负偏压。所述绝缘膜不限于单层膜并且可以是层叠膜。
<第二十三实施例>
<像素的构造示例>
图61是根据第二十三实施例的像素的横截面图。
图61示出了与图60等类似的与图11的线B-B'相对应的多个像素的横截面图。
在图61中，由相同的附图标记表示与图60所示的第二十二实施例的多个像素的横截面图相对应的部分，并且将适当地省略其说明。
当将根据图61的第二十三实施例的像素51的构造与根据图60所示的第二十二实施例的像素51的构造进行比较时，根据第二十三实施例的像素51与第二十二实施例的像素51的相同之处在于：在像素51的外围部形成有贯穿电极1101和覆盖贯穿电极1101的外周(侧壁)的绝缘膜1102。此外，根据第二十三实施例的像素相同之处在于：贯穿电极1101电连接至多层配线层811的最靠近基板61的金属膜M1的电压施加配线1111，并且向电压施加配线1111施加有负偏压。
同时，在根据图60所示的第二十二实施例的像素51中，在固定电荷膜66上形成有透明导电膜1103，然而，在图61的第二十三实施例中，不同的是：没有形成透明导电膜1103，并且像素间遮光膜63贯穿固定电荷膜66并且连接至贯穿电极1101。像素间遮光膜63例如使用诸如钨(W)、铝(Al)或铜(Cu)等金属材料形成，并且具有高遮光特性和导电性。
根据第二十三实施例的像素51，在像素51的边界部中形成有作为像素分隔部的贯穿电极1101，并且贯穿电极1101电连接至像素间遮光膜63。然后，通过贯穿电极1101和像素间遮光膜63向固定电荷膜66施加从多层配线层811的电压施加配线1111提供的负电压。因此，能够增强在深度方向上从基板61的光入射表面朝向信号提取部65(抽头)的电场，能够提高量子效率(QE)，并且能够实现高速驱动。此外，改善了对高速驱动的耐受性。
注意，如果像素51的基板61的光入射表面侧没有形成固定电荷膜66，可以采用下述结构：在基板61的光入射表面上形成包括氧化膜等的绝缘膜，并且通过贯穿电极1101和像素间遮光膜63向所述绝缘膜施加负偏压。所述绝缘膜不限于单层膜并且可以是层叠膜。
<第二十四实施例>
<像素的构造示例>
图62是根据第二十四实施例的像素的横截面图。
图62示出了与图60等类似的与图11的线B-B'相对应的多个像素的横截面图。
在图62中，由相同的附图标记表示与图60所示的第二十二实施例的多个像素的横截面图相对应的部分，并且将适当地省略其说明。
当将根据图62的第二十四实施例的像素51的构造与根据图60所示的第二十二实施例的像素51的构造进行比较时，根据第二十四实施例的像素51与第二十二实施例的像素51的相同之处在于：在固定电荷膜66的上表面上成有透明导电膜1103；并且不同之处在于：在相邻像素51的边界部不形成贯穿电极1101和绝缘膜1102。
在图62的第二十四实施例中，在像素阵列单元中不形成贯穿电极1101，并且因此不能通过贯穿电极1101施加负偏压。因此，在第二十四实施例中，经由贯穿电极1161将从形成在像素阵列单元20的外部的外围电路单元1041中的电压施加配线1163提供的负电压施加到透明导电膜1103，并且从透明导电膜1103将负偏压施加至固定电荷膜66。
即，在第二十四实施示例中，电压施加配线1163形成在像素阵列单元20外部的外围电路单元1041的多层配线层811中，并且电压供给线1163被提供有负偏压。此外，外周覆盖有绝缘膜1162的贯穿电极1161形成在基板61的外围电路单元1041中，并且贯穿电极1161在基板61的光入射表面连接至透明导电膜1103。
根据第二十四实施例的像素51，经由贯穿电极1161和透明导电膜1103向固定电荷膜66施加从多层配线层811的电压施加配线1163提供的负偏压。因此，能够增强在深度方向上的从基板61的光入射表面朝向信号提取部65(抽头)的电场，能够提高量子效率(QE)，并且能够实现高速驱动。此外，改善了对高速驱动的耐受性。
注意，如果像素51的基板61的光入射表面侧没有形成固定电荷膜66，可以采用下述结构：在基板61的光入射表面上形成包括氧化膜等的绝缘膜，并且通过贯穿电极1101和透明导电膜1103向所述绝缘膜施加负偏压。所述绝缘膜不限于单层膜并且可以是层叠膜。
<第二十五实施例>
<像素的构造示例>
图63是根据第二十五实施例的像素的横截面图。
图63示出了与图60等类似的与图11的线B-B'相对应的多个像素的横截面图。
在图63中，由相同的附图标记表示与图61和图62所示的第二十二实施例和第二十三实施例的多个像素的横截面图相对应的部分，并且将适当地省略其说明。
当将根据图63的第二十五实施例的像素51的构造与根据图61所示的第二十三实施例的像素51的构造进行比较时，根据第二十五实施例的像素51的相同之处在于：通过像素间遮光膜63向固定电荷膜66施加负偏压，并且不同之处在于：在与相邻像素51的边界部中没有形成贯穿电极1101和绝缘膜1102。
在图63的第二十五实施例中，在像素阵列单元20中没有形成贯穿电极1101，并且因此不能通过贯穿电极1101施加负偏压。因此，在第二十五实施例中，从形成在像素阵列单元20的外部的外围电路单元1041的电压施加配线1163经由贯穿电极1161将负偏压施加到像素间遮光膜63，并且从像素遮光膜63将负电压施加到固定电荷膜66。
即，在第二十五实施示例中，电压施加配线1163形成在像素阵列单元20外部的外围电路单元1041的多层配线层811中，并且向电压施加配线1163提供负偏压。此外，外周覆盖有绝缘膜1162的贯穿电极1161形成在基板61的外围电路单元1041中，并且贯穿电极1161在基板61的光入射表面连接至像素遮光膜63。
根据第二十五实施例的像素51，经由贯穿电极1161和像素间遮光膜63向固定电荷膜66施加从多层配线层811的电压施加配线1163提供的负偏压。因此，能够增强在深度方向上从基板61的光入射表面朝向信号提取部65(抽头)的电场，能够提高量子效率(QE)，并且能够实现高速驱动。此外，改善了对高速驱动的耐受性。
注意，如果像素51的基板61的光入射表面侧没有形成固定电荷膜66，可以采用下述结构：在基板61的光入射表面上形成包括氧化膜等的绝缘膜，并且通过贯穿电极1101和像素间遮光膜63向所述绝缘膜施加负偏压。所述绝缘膜不限于单层膜并且可以是层叠膜。
在上述第二十二实施例至第二十五实施例中，通过贯穿电极1101或贯穿电极1161向形成在基板61的片上透镜62侧的光入射表面上的固定电荷膜66施加负偏压。这里，负偏压是比向作为非激活抽头的信号提取部65的P+半导体区73施加的电压(0V)更低的电压。因此，能够增强在深度方向上从基板61的光入射表面朝向信号提取部65(抽头)的电场，能够提高量子效率(QE)，并且能够实现高速驱动。此外，改善了对高速驱动的耐受性。注意，贯穿电极1101和外围电路单元1041的贯穿电极1161可以均被设置，并且可以使用这两种电极向固定电荷膜66施加负偏压。
<测距模块的构造示例>
图95是示出了使用图1的光接收元件1输出距离测量信息的测距模块的构造示例的框图。
测距模块5000包括发光单元5011、发光控制单元5012和光接收单元5013。
发光单元5011包括发射预定波长的光的光源，并且发射亮度周期性变化的照射光并且用照射光照射被测体。例如，发光单元5011包括发射具有波长为780nm至1000nm的红外光作为光源的发光二极管，并且与具有从发光控制单元5012提供的方波的发光控制信号CLKp同步地生成照射光。
注意，光发射控制信号CLKp不限于方波，而是只要光发射控制信号是周期性信号即可。例如，光发射控制信号CLKp可以是正弦波。
发光控制单元5012将发光控制信号CLKp提供给发光单元5011和光接收单元5013以控制照射光的照射时序。光发射控制信号CLKp的频率例如为20兆赫(MHz)。注意，光发射控制信号CLKp的频率不限于20兆赫(MHz)并且可以是5兆赫(MHz)等。
光接收单元5013接收从被测体反射的反射光，根据光接收结果计算针对各像素的距离信息，并且使用针对各像素的灰度值来生成和输出表示到被测体的距离的深度图像。
上述光接收元件1用作光接收单元5013，并且作为光接收单元5013的光接收元件1基于发光控制信号CLKp，从在像素阵列单元20的各像素51的信号提取部65-1和信号提取部65-2的各者的电荷检测部(N+半导体区71)中检测到的信号强度来计算各像素的距离信息。
如上所述，图1的光接收元件1可以装载作为测距模块5000的光接收单元5013，该测距模块通过间接ToF方法获得并输出距被测体的距离信息。作为测距模块5000的光接收单元5013，采用上述实施例的一者中的光接收元件1(具体地，具有提高的像素灵敏度的背面照射型光接收元件)，从而能够改进作为测距模块5000的测距特性。
<移动体的应用示例>
根据本发明的技术(本技术)可以应用到各种产品。例如，根据本发明的实施例的技术可以实现为安装在包括汽车、电动车、混合动力汽车、摩托车、自行车、个人移动设备、飞机、无人机、船舶、机器人等任意类型的移动体上的装置。
图96是示出了作为可以应用根据本发明的技术的移动体控制系统的示例的车辆控制系统的示意性构造的示例的框图。
车辆控制系统12000包含通过通信网络12001连接的多个电控制单元。在图96所示的例子中，车辆控制系统12000包括驱动系统控制单元12010、车身系统控制单元12020、车外信息检测单元12030、车内信息检测单元12040和集成控制单元12050。此外，示出了作为集成控制单元12050的功能性配置的微型计算机12051、声音图像输出单元12052和车载网络界面(I/F)12053。
驱动系统控制单元12010根据各种类型的程序控制与车辆的驱动系统相关的装置的操作。例如，驱动系统控制单元12010用作下述装置的控制装置：诸如内燃机、驱动马达等用于产生车辆驱动力的驱动力产生装置、将驱动力传递到车轮的驱动力传递机构、调整车辆转向角的转向机构、产生车辆制动力的制动装置等。
车身系统控制单元12020根据各种类型的程序控制设置在车身上的各种类型的装置的操作。例如，车身系统控制单元12020用作无钥匙进入系统、智能钥匙系统、电动车窗装置或诸如前照灯、倒车灯、刹车灯、转向灯、雾灯等各种灯的控制装置。在这种情况下，可以向车身系统控制单元12020输入从替代钥匙的移动装置发送的无线电波或者各种开关的信号。车身系统控制单元12020接收这些无线电波或者信号的输入，并且控制车辆的门锁装置、电动车窗装置和车灯等。
车外信息检测单元12030检测安装有车辆控制系统12000的车辆的外部的信息。例如，车外信息检测单元12030连接至成像单元12031。车外信息检测单元12030使成像单元12031拍摄车辆外部的图像，并且接收所拍摄的图像。基于所接收到的图像，车外信息检测单元12030可以执行人、车辆、障碍物、标志、路面上的字符等的物体检测处理或距离检测处理。
成像单元12031是接收光并且输出与接收到光的光量相对应的电信号的光学传感器。成像单元12031可以将电信号作为图像输出并且可以将电信号作为距离测量的信息输出。此外，由成像单元12031接收的光可以是可见光或者可以是诸如红外线等不可见光。
车内信息检测单元12040检测车辆内部的信息。车内信息检测单元12040例如与检测驾驶员状态的驾驶员状态检测单元12041连接。驾驶员状态检测单元12041例如包括拍摄驾驶员的相机。基于从驾驶员状态检测单元12041输入的检测信息，车内信息检测单元12040可以计算驾驶员的疲劳程度或者驾驶员的集中程度，或者可以确定驾驶员是否在打瞌睡。
微型计算机12051基于由车外信息检测单元12030或车内信息检测单元12040获取的车辆内部或外部的信息来计算驱动力产生装置、转向机构或者制动装置的控制目标值，并且能够向驾驶系统控制单元12010输出控制命令。例如，微型计算机12051可以执行旨在实现高级驾驶员辅助系统(ADAS)的功能的协同控制，ADAS功能包括车辆的碰撞避免或冲击减缓、基于车间距离的跟随行驶、车速维持行驶、车辆碰撞警告、车辆偏离车道警告等。
此外，基于在车外信息检测单元12030或车内信息检测单元12040中获取的车辆周围的信息，微型计算机12051控制驱动力产生装置、转向机构、制动装置等以执行旨在自动驾驶等的协同控制，所述自动驾驶使得车辆能够在不依赖驾驶员的操作的情况下自主地行驶。
此外，基于在车外信息检测单元12030获取的车辆外部的信息，微型计算机12051可以向车身系统控制单元12020输出控制命令。例如，微型计算机12051可以诸如通过根据在车外信息检测单元12030中检测到的前方车辆或迎面而来的车辆的位置控制前照灯并且将远光切换为近光，从而执行旨在实现防眩光的协同控制。
声音图像输出单元12052将声音或者图像中的至少一者的输出信号发送到能够在视觉或者听觉上通知车辆的乘客或车外乘客信息的输出装置。在图96的示例中，典型地示出了作为输出装置的音频扬声器12061、显示单元12062和仪表板12063。显示单元12062，例如，可以包括车载显示器或抬头显示器中的至少一者。
图97是示出了成像单元12031的安装位置的示例的图。
在图97中，作为成像单元12031，车辆12100包括成像单元12101、成像单元12102、成像单元12103、成像单元12104和成像单元12105。
成像单元12101、成像单元12102、成像单元12103、成像单元12104和成像单元12105例如设置在车辆12100的前鼻、侧视镜、后保险杠或后门、车辆12100的内部的挡风玻璃的上部位置等。设置在前鼻的成像单元12101和设置在车内的挡风玻璃上部的成像单元12105主要获取车辆12100的前方的图像。设置在侧视镜的成像单元12102和成像单元12103主要获取车辆12100的两侧的图像。设置在后保险杠或后门上的成像单元12104主要获取车辆12100的后方的图像。在成像单元12101和成像单元12105中获取的前方图像主要用于检测前方车辆、行人、障碍物、交通灯、交通标志和车道等。
注意，图97示出了成像单元12101至成像单元12104的成像范围的示例。成像范围12111代表设置在前鼻的成像单元12101的成像范围。成像范围12112和12113分别代表设置在侧视镜上的成像单元12102和成像单元12103的成像范围，并且成像范围12114代表设置在后保险杠或后门上的成像单元12104的成像范围。例如，通过叠加由成像单元12101至成像单元12104拍摄的图像数据获得从上面观察的车辆12100的鸟瞰图像。
成像单元12101至成像单元12104中的至少一者可以具有获取距离信息的功能。例如，成像单元12101至成像单元12104中的至少一者可以是包括多个成像元件的立体相机或者可以是具有用于相位差检测的像素的图像传感器。
例如，基于从成像单元12101至成像单元12104获取的距离信息，微型计算机12051获得在成像范围12111到成像范围12114内的各个三维对象的距离和所述距离的时间变化(相对车辆12100的相对速度)，由此特别地提取在与车辆12100的行驶路径上的并且以预定速度(例如，等于或大于0千米/小时)在与车辆12100基本相同的方向上行驶的最靠近的三维物体作为前方车辆。此外，微型计算机12051可以预先设定要与前方车辆保持的车间距离并且执行自动制动控制(包括跟随停止控制)和自动加速控制(包括跟随起动控制)等。以这种方式，能够执行以在不依赖于驾驶员的操作的情况下自动行驶的自动驾驶为目的的协同控制。
例如，基于从成像单元12101至成像单元12104获取的距离信息，微型计算机12501可以将关于三维物体的三维物体数据分类为两轮车辆、标准车辆、大型车辆、行人以及诸如电线杆等其它可提取的三维物体，并且使用该数据用于障碍物的自动躲避。例如，微型计算机12051将车辆12100周围的障碍物区分为车辆12100的驾驶员能够视觉识别的障碍物和驾驶员难以视觉识别的障碍物。然后，微型计算机12051确定指示与各个障碍物碰撞的风险的碰撞风险，并且在碰撞风险等于或者高于设定值并且存在碰撞可能性的情况下，通过音频扬声器12061或者显示单元12062向驾驶员发出警告，并且通过驱动系统控制单元12010执行强制减速或者规避转向，从而能够执行用于避免碰撞的协助驾驶。
成像单元12101至成像单元12104中至少一者可以是检测红外线的红外相机。例如，微型计算机12051判断在成像单元12101至成像单元12104的拍摄图像中确定是否存在行人，由此来识别行人。例如，对行人的这种识别是通过如下步骤执行的：提取作为红外相机的成像单元12101至成像单元12104的拍摄图像中的特征点的步骤；以及对一系列代表物体轮廓的特征点进行模式匹配处理以确定该物体是否是行人的步骤。如果微型计算机12051确定在成像单元12101至成像单元12104的拍摄图像中存在行人并且识别出了行人，则声音图像输出单元12052将使显示单元12062将用于强调的方形轮廓线叠加显示在识别的行人上。此外，声音图像输出单元12052还可以使显示单元12062在需要的位置显示代表行人的图标等。
以上已经说明了可以应用本发明的技术的车辆控制系统的示例。根据本发明的技术可以应用到上述构造中的成像单元12031。具体地，例如，通过将图1所示的光接收元件应用到成像单元12031能够提高诸如灵敏度等特性。
本发明的实施例不限于上述实施例，并且在不脱离本发明的主旨的情况下可以进行各种修改。
例如，可以适当的将上述两个以上实施例组合。即，可以根据诸如像素的灵敏度等特性的优先级来适当地选择以下规范：像素中设置的信号提取部的数量和位置、信号提取部的形状、是否采用共用结构、是否设置片上透镜、是否设置像素间遮光部、是否设置分隔区、片上透镜和基板的厚度、基板类型和膜设计、是否设置对光入射表面的偏压、是否设置反射部件。
此外，在上述实施例中，已经说明了使用电子作为信号载流子的示例。然而，由光电转换产生的空穴也可以用作信号载流子。在这种情况下，用于检测信号载流子的电荷检测部由P+半导体区构成并且用于在基板中产生电场的电压施加部由N+半导体区构成，并且在信号提取部中设置的电荷检测部中检测作为信号载流子的空穴。
根据本发明，通过构造CAPD传感器作为背面照射型光接收元件能够提高测距特性。
注意，以上实施例已经说明了使用直接向基板61中形成的P+半导体区73施加电压以由所产生的电场移动光电转换的电荷的驱动方法。然而，本发明不限于该驱动方法并且可以采用其它驱动方法。例如，可以是如下的驱动方法：使用形成在基板61中的第一传输晶体管和第二传输晶体管以及第一浮动扩散区和第二浮动扩散区，通过向第一传输晶体管和第二传输晶体管各自的栅极施加预定电压将光电转换的电荷通过第一传输晶体管分配和累积到第一浮动扩散区或通过第二传输晶体管分配和累积到第二浮动扩散区。在该情况下，形成在基板61中的第一传输晶体管和第二传输晶体管分别用作施加有预定电压的第一电压施加部和第二电压施加部，并且形成在基板61中的第一浮动扩散区和第二浮动扩散区分别用作检测由光电转换产生的电荷的第一电荷检测部和第二电荷检测部。
此外，换言之，在直接向基板61中形成的P+半导体区73施加电压以由所产生的电场移动光电转换的电荷的驱动方法中，作为第一电压施加部和第二电压施加部的两个P+半导体区73是施加有预定电压的控制节点，并且作为第一电荷检测部和第二电荷检测部的两个N+半导体区71是用于检测电荷的检测节点。在向形成在基板61中的第一传输晶体管和第二传输晶体管的栅极施加预定电压并且将光电转换的电荷分配和累积到第一浮动扩散区或第二浮动扩散区的驱动方法中，第一传输晶体管和第二传输晶体管的栅极是施加有预定电压的控制节点，并且形成在基板61中的第一扩散区和第二扩散区是用于检测电荷的检测节点。
此外，本说明书中所描述的效果只是示例并且不是限制性的，并且可以展示为其它效果。
注意，本发明可以具有以下构造：
(1)
一种光接收元件，包括：
片上透镜；
配线层；
半导体层，所述半导体层布置在所述片上透镜和所述配线层之间，其中，
所述半导体层包括：
第一像素，
第二像素，所述第二像素与所述第一像素相邻，和
第一像素分隔部，所述第一像素分隔部在所述第一像素与所述第二像素之间将所述半导体层分隔至少直到预定深度，
所述第一像素包括：
第一电压施加部，所述第一电压施加部连接至第一控制配线，
第二电压施加部，所述第二电压施加部连接至第二控制配线，
第一电荷检测部，所述第一电荷检测部布置在所述第一电压施加部周围，
第二电荷检测部，所述第二电荷检测部布置在所述第二电压施加部周围，
所述第二像素包括：
第三电压施加部，所述第三电压施加部连接至第三控制配线，
第四电压施加部，所述第四电压施加部连接至第四控制配线，
第三电荷检测部，所述第三电荷检测部布置在所述第三电压施加部周围，
第四电荷检测部，所述第四电荷检测部布置在所述第四电压施加部周围，并且
所述第一像素分隔部包括：
第五电压施加部，所述第五电压施加部连接至第五控制配线。
(2)
根据(1)所述的光接收元件，其中，
所述配线层包括至少一层设置有反射部件的层，并且
所述反射部件设置为在平面图中与所述第一电荷检测部或所述第二电荷检测部重叠。
(3)
根据(1)或(2)所述的光接收元件，其中，
所述配线层包括至少一层设置有遮光部件的层，并且
所述遮光部件设置为在平面图中与所述第一电荷检测部或所述第二电荷检测部重叠。
(4)
根据(1)至(3)中任一项所述的光接收元件，其中，
所述第一像素分隔部贯穿所述半导体层以将所述第一像素与所述第二像素分隔。
(5)
根据(1)至(4)中任一项所述的光接收元件，其中，
所述半导体层进一步包括：
第三像素，所述第三像素与所述第二像素相邻，以及
第二像素分隔部，所述第二像素分隔部在所述第二像素与所述第三像素之间将所述半导体层分隔至少直到预定深度，
所述第二像素被布置在所述第一像素与所述第三像素之间，
所述第三像素包括：
第六电压施加部，所述第六电压施加部连接至第六控制配线，
第七电压施加部，所述第七电压施加部连接至第七控制配线，
第五电荷检测部，所述第五电荷检测部布置在所述第六电压施加部周围，以及
第六电荷检测部，所述第六电荷检测部布置在所述第七电压施加部周围，并且
所述第二像素分隔部包括：
第八电压施加部，所述第八电压施加部连接至第八控制配线。
(6)
根据(5)所述的光接收元件，其中，
在与向所述第八电压施加部施加电压的时序相同的时序处向所述第五电压施加部施加电压。
(7)
根据(5)所述的光接收元件，其中，
在与向所述第八电压施加部施加电压的时序不同的时序处向所述第五电压施加部施加电压。
(8)
根据(7)所述的光接收元件，其中，
向所述第一电压施加部施加电压与向所述第八电压施加部施加电压同步，并且向所述第二电压施加部施加电压与向所述第五电压施加部施加电压同步。
(9)
根据(8)所述的光接收元件，其中，
向所述第五电压施加部施加的电压低于向所述第一电压施加部施加的电压，并且
向所述第八电压施加部施加的电压低于所述第二电压。
(10)
根据(1)至(9)中任一项所述的光接收元件，其中，
向所述第五电压施加部施加的电压是负电压。
(11)
根据(5)所述的光接收元件，其中，
所述半导体层进一步包括：
第四像素，所述第四像素与所述第一像素相邻，
第五像素，所述第五像素与所述第二像素和所述第四像素相邻，和
第三像素分隔部，所述第三像素分隔部在所述第四像素与所述第五像素之间将所述半导体层分隔至少直到预定深度，
所述第四像素包括：
第九电压施加部，所述第九电压施加部与第九控制配线连接，
第十电压施加部，所述第十电压施加部与第十控制配线连接，
第七电荷检测部，所述第七电荷检测部布置在所述第九电压施加部周围，和
第八电荷检测部，所述第八电荷检测部布置在所述第十电压施加部周围，
所述第五像素包括：
第十一电压施加部，所述第十一电压施加部与第十一控制配线连接，
第十二电压施加部，所述第十二电压施加部与第十二控制配线连接，
第九电荷检测部，所述第九电荷检测部布置在所述第十一电压施加部周围，和
第十电荷检测部，所述第十电荷检测部布置在所述第十二电压施加部周围，
所述第三像素分隔部包括：
第十三电压施加部，所述第十三电压施加部与第十三控制配线连接，并且
所述第十三控制配线连接至所述第五控制配线。
(12)
根据(1)至(11)中任一项所述的光接收元件，其中，
所述第一像素分隔部从所述半导体层的配线层侧的表面将所述半导体层分隔直到所述预定深度。
(13)
根据(1)至(11)中任一项所述的光接收元件，其中，
所述第一像素分隔部从所述半导体层的片上透镜侧的表面将所述半导体层分隔直到所述预定深度。
(14)
一种光接收元件，包括：
片上透镜；
配线层；和
半导体层，所述半导体层布置在所述片上透镜与所述配线层之间，其中，
所述半导体层包括：
第一像素，
第二像素，所述第二像素与所述第一像素相邻，以及
第一像素分隔部，所述第一像素分隔部在所述第一像素与所述第二像素之间将半导体层分隔至少直到预定深度，
像素间遮光膜，所述像素间遮光膜形成在所述第一像素与所述第二像素之间并且在所述半导体层的所述片上透镜侧的前表面上，以及
贯穿电极，所述贯穿电极连接至所述像素间遮光膜，
所述第一像素包括：
第一电压施加部，所述第一电压施加部连接至第一控制配线，
第二电压施加部，所述第二电压施加部连接至第二控制配线，
第一电荷检测部，所述第一电荷检测部布置在所述第一电压施加部周围，
第二电荷检测部，所述第二电荷检测部布置在所述第二电压施加部周围，
所述第二像素包括
第三电压施加部，所述第三电压施加部连接至第三控制配线，
第四电压施加部，所述第四电压施加部连接至第四控制配线，
第三电荷检测部，所述第三电荷检测部布置在所述第三电压施加部周围，
第四电荷检测部，所述第四电荷检测部布置在所述第四电压施加部周围，并且
所述第一像素分隔部包括：
第五电压施加部，所述第五电压施加部至少部分地连接至所述像素间遮光膜。
(15)
根据(1)至(14)中任一项所述的光接收元件，其中
所述第五电压施加部使用多晶硅或金属材料形成。
(16)
根据(1)至(15)中任一项所述的光接收元件，其中
所述第五电压施加部由与所述第一电压施加部和所述第二电压施加部的导电类型相同的高浓度杂质区形成。
(17)
根据(1)至(16)中任一项所述的光接收元件，其中
所述第一电压施加部和所述第二电压施加部分别由形成在所述半导体层中的第一P型半导体区和第二P型半导体区构成。
(18)
根据(1)至(16)中任一项所述的光接收元件，其中
所述第一电压施加部和所述第二电压施加部分别由形成在所述半导体层中的第一传输晶体管和第二传输晶体管构成。
(19)
一种测距模块，包括：
根据(1)或(14)所述的光接收元件；
光源，所述光源被构造用于发射亮度周期性变化的照射光；和
发光控制单元，所述发光控制单元被构造用于控制所述照射光的照射时序。
附图标记列表
1 光接收元件
20 像素阵列单元
21 抽头驱动单元
22 垂直驱动单元
51 像素
61 基板
62 片上透镜
66 固定电荷膜
71-1、71-2、71 N+半导体区
73-1、73-2、73 P+半导体区
441-1、441-2、441 分隔区
471-1、471-2、471 分隔区
631 反射部件
721 传输晶体管
722 浮动扩散(FD)
723 复位晶体管
724 放大晶体管
725 选择晶体管
727 附加电容
728 开关晶体管
741 电压供给线
811 多层配线层
812 层间绝缘膜
813 电源线
814 电压施加配线
815 反射部件
816 电压施加配线
817 控制线
M1至M5 金属膜
1001(1001A或1001B) 贯穿电极
1002(1002A或1002B) 绝缘膜
1003 空隙部
1011 电压施加配线
1021 DTI
1022 绝缘膜
1041 外围电路单元
1051 DTI
1052 绝缘膜
1061 贯穿电极
1062 绝缘膜
1063 电压施加配线
1071 P+半导体区
1101 贯穿电极
1102 绝缘膜
1103 透明导电膜
1111 电压施加配线
1161 贯穿电极
1162 绝缘膜
1163 电压施加配线
5000 测距模块
5011 发光单元
5012 发光控制单元
5013 光接收单元

Claims (19)

1.一种光接收元件，包括：
片上透镜；
配线层；和
半导体层，所述半导体层布置在所述片上透镜与所述配线层之间，其中，
所述半导体层包括：
第一像素，
第二像素，所述第二像素与所述第一像素相邻，和
第一像素分隔部，所述第一像素分隔部在所述第一像素与所述第二像素之间将所述半导体层分隔至少直到预定深度，
所述第一像素包括：
第一电压施加部，所述第一电压施加部连接至第一控制配线，
第二电压施加部，所述第二电压施加部连接至第二控制配线，
第一电荷检测部，所述第一电荷检测部布置在所述第一电压施加部周围，
第二电荷检测部，所述第二电荷检测部布置在所述第二电压施加部周围，
所述第二像素包括：
第三电压施加部，所述第三电压施加部连接至第三控制配线，
第四电压施加部，所述第四电压施加部连接至第四控制配线，
第三电荷检测部，所述第三电荷检测部布置在所述第三电压施加部周围，
第四电荷检测部，所述第四电荷检测部布置在所述第四电压施加部周围，并且
所述第一像素分隔部包括：
第五电压施加部，所述第五电压施加部连接至第五控制配线。
2.根据权利要求1所述的光接收元件，其中，
所述配线层包括至少一层设置有反射部件的层，并且
所述反射部件设置为在平面图中与所述第一电荷检测部或所述第二电荷检测部重叠。
3.根据权利要求1所述的光接收元件，其中，
所述配线层包括至少一层设置有遮光部件的层，并且
所述遮光部件设置为在平面图中与所述第一电荷检测部或所述第二电荷检测部重叠。
4.根据权利要求1所述的光接收元件，其中，
所述第一像素分隔部贯穿所述半导体层以将所述第一像素与所述第二像素分隔。
5.根据权利要求1所述的光接收元件，其中，
所述半导体层进一步包括：
第三像素，所述第三像素与所述第二像素相邻，以及
第二像素分隔部，所述第二像素分隔部在所述第二像素与所述第三像素之间将所述半导体层分隔至少直到预定深度，
所述第二像素被布置在所述第一像素与所述第三像素之间，
所述第三像素包括：
第六电压施加部，所述第六电压施加部连接至第六控制配线，
第七电压施加部，所述第七电压施加部连接至第七控制配线，
第五电荷检测部，所述第五电荷检测部布置在所述第六电压施加部周围，以及
第六电荷检测部，所述第六电荷检测部布置在所述第七电压施加部周围，并且
所述第二像素分隔部包括：
第八电压施加部，所述第八电压施加部连接至第八控制配线。
6.根据权利要求5所述的光接收元件，其中，
向所述第八电压施加部施加电压的时序与向所述第五电压施加部施加电压的时序相同。
7.根据权利要求5所述的光接收元件，其中，
向所述第八电压施加部施加电压的时序与向所述第五电压施加部施加电压的时序不同。
8.根据权利要求7所述的光接收元件，其中，
向所述第一电压施加部施加电压与向所述第八电压施加部施加电压同步，并且向所述第二电压施加部施加电压与向所述第五电压施加部施加电压同步。
9.根据权利要求8所述的光接收元件，其中，
向所述第五电压施加部施加的电压低于向所述第一电压施加部施加的电压，并且
向所述第八电压施加部施加的电压低于所述第二电压。
10.根据权利要求1所述的光接收元件，其中，
向所述第五电压施加部施加的电压是负电压。
11.根据权利要求5所述的光接收元件，其中，
所述半导体层进一步包括：
第四像素，所述第四像素与所述第一像素相邻，
第五像素，所述第五像素与所述第二像素和所述第四像素相邻，和
第三像素分隔部，所述第三像素分隔部在所述第四像素与所述第五像素之间将所述半导体层分隔至少直到预定深度，
所述第四像素包括：
第九电压施加部，所述第九电压施加部与第九控制配线连接，
第十电压施加部，所述第十电压施加部与第十控制配线连接，
第七电荷检测部，所述第七电荷检测部布置在所述第九电压施加部周围，和
第八电荷检测部，所述第八电荷检测部布置在所述第十电压施加部周围，
所述第五像素包括：
第十一电压施加部，所述第十一电压施加部与第十一控制配线连接，
第十二电压施加部，所述第十二电压施加部与第十二控制配线连接，
第九电荷检测部，所述第九电荷检测部布置在所述第十一电压施加部周围，和
第十电荷检测部，所述第十电荷检测部布置在所述第十二电压施加部周围，
所述第三像素分隔部包括：
第十三电压施加部，所述第十三电压施加部与第十三控制配线连接，并且
所述第十三控制配线连接至所述第五控制配线。
12.根据权利要求1所述的光接收元件，其中，
所述第一像素分隔部从所述半导体层的位于配线层侧的表面将所述半导体层分隔直到所述预定深度。
13.根据权利要求1所述的光接收元件，其中，
所述第一像素分隔部从所述半导体层的位于片上透镜侧的表面将所述半导体层分隔直到所述预定深度。
14.一种光接收元件，包括：
片上透镜；
配线层；和
半导体层，所述半导体层布置在所述片上透镜与所述配线层之间，其中，
所述半导体层包括：
第一像素，
第二像素，所述第二像素与所述第一像素相邻，以及
第一像素分隔部，所述第一像素分隔部在所述第一像素与所述第二像素之间将所述半导体层分隔至少直到预定深度，
像素间遮光膜，所述像素间遮光膜形成在所述第一像素与所述第二像素之间并且在所述半导体层的位于所述片上透镜侧的前表面上，以及
贯穿电极，所述贯穿电极连接至所述像素间遮光膜，
所述第一像素包括：
第一电压施加部，所述第一电压施加部连接至第一控制配线，
第二电压施加部，所述第二电压施加部连接至第二控制配线，
第一电荷检测部，所述第一电荷检测部布置在所述第一电压施加部周围，
第二电荷检测部，所述第二电荷检测部布置在所述第二电压施加部周围，
所述第二像素包括
第三电压施加部，所述第三电压施加部连接至第三控制配线，
第四电压施加部，所述第四电压施加部连接至第四控制配线，
第三电荷检测部，所述第三电荷检测部布置在所述第三电压施加部周围，
第四电荷检测部，所述第四电荷检测部布置在所述第四电压施加部周围，并且
所述第一像素分隔部包括：
第五电压施加部，所述第五电压施加部至少部分地连接至所述像素间遮光膜。
15.根据权利要求1所述的光接收元件，其中
所述第五电压施加部使用多晶硅或金属材料形成。
16.根据权利要求1所述的光接收元件，其中
所述第五电压施加部由与所述第一电压施加部和所述第二电压施加部的导电类型相同的高浓度杂质区形成。
17.根据权利要求1所述的光接收元件，其中
所述第一电压施加部和所述第二电压施加部分别由形成在所述半导体层中的第一P型半导体区和第二P型半导体区构成。
18.根据权利要求1所述的光接收元件，其中
所述第一电压施加部和所述第二电压施加部分别由形成在所述半导体层中的第一传输晶体管和第二传输晶体管构成。
19.一种测距模块，包括：
根据权利要求1或权利要求14的光接收元件；
光源，所述光源被构造用于发射亮度周期性变化的照射光；和
发光控制单元，所述发光控制单元被构造用于控制所述照射光的照射时序。
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