CN110959195A - 光接收元件和测距模块 - Google Patents
光接收元件和测距模块 Download PDFInfo
- Publication number
- CN110959195A CN110959195A CN201980003594.2A CN201980003594A CN110959195A CN 110959195 A CN110959195 A CN 110959195A CN 201980003594 A CN201980003594 A CN 201980003594A CN 110959195 A CN110959195 A CN 110959195A
- Authority
- CN
- China
- Prior art keywords
- pixel
- unit
- voltage
- semiconductor region
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000007667 floating Methods 0.000 claims abstract description 72
- 238000001514 detection method Methods 0.000 claims abstract description 56
- 239000004065 semiconductor Substances 0.000 claims description 598
- 238000002955 isolation Methods 0.000 claims description 290
- 238000005516 engineering process Methods 0.000 abstract description 17
- 239000000758 substrate Substances 0.000 description 483
- 238000000605 extraction Methods 0.000 description 349
- 239000010410 layer Substances 0.000 description 138
- 229910052751 metal Inorganic materials 0.000 description 92
- 239000002184 metal Substances 0.000 description 92
- 238000010586 diagram Methods 0.000 description 79
- 230000035945 sensitivity Effects 0.000 description 67
- 238000012545 processing Methods 0.000 description 55
- 238000006243 chemical reaction Methods 0.000 description 50
- 230000006870 function Effects 0.000 description 40
- 238000000034 method Methods 0.000 description 40
- 238000012546 transfer Methods 0.000 description 38
- 230000005684 electric field Effects 0.000 description 33
- 238000003384 imaging method Methods 0.000 description 26
- 239000007769 metal material Substances 0.000 description 25
- 239000000969 carrier Substances 0.000 description 23
- 239000003990 capacitor Substances 0.000 description 22
- 230000003287 optical effect Effects 0.000 description 22
- 230000003321 amplification Effects 0.000 description 18
- 238000003199 nucleic acid amplification method Methods 0.000 description 18
- 101100184148 Xenopus laevis mix-a gene Proteins 0.000 description 16
- 230000004048 modification Effects 0.000 description 16
- 238000012986 modification Methods 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 13
- 239000010949 copper Substances 0.000 description 12
- 230000009467 reduction Effects 0.000 description 11
- 239000012535 impurity Substances 0.000 description 10
- 230000000737 periodic effect Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000005192 partition Methods 0.000 description 9
- 230000004044 response Effects 0.000 description 9
- 230000000149 penetrating effect Effects 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000000926 separation method Methods 0.000 description 8
- 238000005259 measurement Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 102000012677 DET1 Human genes 0.000 description 3
- 101150113651 DET1 gene Proteins 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000005284 excitation Effects 0.000 description 3
- 230000012447 hatching Effects 0.000 description 3
- 238000005286 illumination Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- BROYWHABVCPAPN-UHFFFAOYSA-N 1,3-dichloro-4,4,5,5-tetramethylimidazolidin-2-one Chemical compound CC1(C)N(Cl)C(=O)N(Cl)C1(C)C BROYWHABVCPAPN-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000023077 detection of light stimulus Effects 0.000 description 1
- 230000004313 glare Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000009416 shuttering Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N titanium dioxide Inorganic materials O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1464—Back illuminated imager structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1462—Coatings
- H01L27/14623—Optical shielding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14625—Optical elements or arrangements associated with the device
- H01L27/14627—Microlenses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14625—Optical elements or arrangements associated with the device
- H01L27/14629—Reflectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14685—Process for coatings or optical elements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Light Receiving Elements (AREA)
Abstract
本发明涉及能够改善性能的光接收元件和测距模块。该光接收元件包括：第一电压施加单元，其被施加电压；第一电荷检测单元，其布置在所述第一电压施加单元的周边；第二电压施加单元，其被施加电压；第二电荷检测单元，其布置在所述第二电压施加单元的周边；第三电压施加单元，其被施加第一电压；以及电压控制单元，其将第二电压施加到所述第一电压施加单元和所述第二电压施加单元中的一者，并使得另一者处于浮动状态，所述第二电压与所述第一电压不同。本技术可应用于光接收元件。
Description
技术领域
本发明涉及光接收元件和测距模块，特别地，涉及能够改善性能的光接收元件和测距模块。
背景技术
在相关技术中，已知使用间接飞行时间(ToF)方法的测距系统。在这种测距系统中，需要能够高速地将信号电荷分散到另一区域的传感器，该信号电荷是通过接收利用发光二极管(LED)或激光器向目标物体发出的任意相位激励光的反射光而得到的。
在这方面，例如，提出了一种技术：其中，将电压直接施加到传感器的基板以在基板中产生电流，并且该技术能够高速调节基板内的宽区域(例如，参见专利文献1)。这种传感器也称为电流辅助光子解调器(CAPD)传感器。
引用列表
专利文献
专利文献1：日本专利申请公开2011-86904号
发明内容
技术问题
然而，在上述技术中，难以实现具有足够性能的CAPD传感器。
例如，上述CAPD传感器是前照射型传感器，其中，配线等布置在基板的从外部接收光的那一侧的表面上。
从确保光电转换区域的角度而言，期望在光电二极管(PD)(即光电转换单元)的光接收表面侧没有诸如阻挡入射光的光路的配线等对象。然而，在前照射型CAPD传感中，根据结构，需要将电荷提取配线、各种控制线和信号线布置在PD的光接收表面侧，因而光电转换区域受到限制。即，难以确保足够的光电转换区域，诸如像素灵敏度等特性可能变差。
另外，考虑到CAPD传感器用于以下情形中：在利用激励光执行测距的间接ToF方法中，存在外部光，外部光分量成为噪声分量，因而需要确保足够的饱和信号量(Qs)以通过确保足够的信号噪声比(SN比)来获得距离信息。然而，在前照射型CAPD传感中，配线布局受到限制，因此需要检查布线电容之外的方法的使用，例如，其中设置另外的晶体管以确保电容的方法。
另外，在前照射型CAPD传感中，称为分接部的信号提取单元布置在基板内的光入射侧。同时，考虑到Si基板中的光电转换，尽管在光的波长之间存在衰减率的差异，但是在光入射表面侧发生光电转换的比率更高。因此，在前照射型CAPD传感中，在无源分接部区域(作为设有信号提取单元的分接部区域中的信号电荷非分散分接部区域)中发生光电转换的概率可能变高。在间接ToF传感器中，利用根据激励光的相位分配到各电荷累积区域的信号获得光测量信息，在无源分接部区域中直接光电转换的分量成为噪声，因此，测距精度可能会变差。即，CAPD传感器的特性可能会变差。
鉴于上述情况提出了本技术，本技术旨在使得能够改善性能。
技术方案
根据本技术的第一方面的光接收元件包括：
第一电压施加单元，其被施加电压；
第一电荷检测单元，其布置在所述第一电压施加单元的周边；
第二电压施加单元，其被施加电压；
第二电荷检测单元，其布置在所述第二电压施加单元的周边；
第三电压施加单元，其被施加第一电压；以及
电压控制单元，其将第二电压施加到所述第一电压施加单元和所述第二电压施加单元中的一者，并使得另一者处于浮动状态，所述第二电压与所述第一电压不同。
在本技术的第一方面中，
光接收元件设有：
第一电压施加单元，其被施加电压；
第一电荷检测单元，其布置在所述第一电压施加单元的周边；
第二电压施加单元，其被施加电压；
第二电荷检测单元，其布置在所述第二电压施加单元的周边；和
第三电压施加单元，其被施加第一电压；并且
将第二电压施加到所述第一电压施加单元和所述第二电压施加单元中的一者，并使得另一者处于浮动状态，所述第二电压与所述第一电压不同。
根据本技术的第二方面的测距模块包括：
光接收元件，其包括：
第一电压施加单元，其被施加电压，
第一电荷检测单元，其布置在所述第一电压施加单元的周边，
第二电压施加单元，其被施加电压，
第二电荷检测单元，其布置在所述第二电压施加单元的周边，
第三电压施加单元，其被施加第一电压，和
电压控制单元，其将第二电压施加到所述第一电压施加单元和所述第二电压施加单元中的一者，并使得另一者处于浮动状态，所述第二电压与所述第一电压不同；
光源，其发出亮度周期性变化的照射光；以及
发光控制单元，其控制所述照射光的照射时序。
在本技术的第二方面中，
测距模块设有：
光接收元件，其包括：
第一电压施加单元，其被施加电压，
第一电荷检测单元，其布置在所述第一电压施加单元的周边，
第二电压施加单元，其被施加电压，
第二电荷检测单元，其布置在所述第二电压施加单元的周边，和
第三电压施加单元，其被施加第一电压；以及
光源，其发出亮度周期性变化的照射光；
控制照射光的照射时序，并且
将第二电压施加到所述第一电压施加单元和所述第二电压施加单元中的一者，并使得另一者处于浮动状态，所述第二电压与所述第一电压不同。
本发明的有益效果
根据本技术的第一方面和第二方面，能够改善性能。
应当指出，这里所述的效果并非限制性的，也可以是本公开所述的任一效果。
附图说明
图1是示出光接收元件的配置示例的框图。
图2是示出像素的配置示例的图。
图3是示出像素的信号提取单元的一部分的配置示例的图。
图4是用于说明灵敏度提高的图。
图5是用于说明电荷分离效率提高的图。
图6是用于说明电子提取效率提高的图。
图7是用于说明在前照射型中信号载流子的移动速度的图。
图8是用于说明在背照射型中信号载流子的移动速度的图。
图9是示出像素的信号提取单元的一部分的另一配置示例的图。
图10是用于说明像素和片上透镜之间关系的图。
图11是示出像素的信号提取单元的一部分的又一配置示例的图。
图12是示出像素的信号提取单元的一部分的又一配置示例的图。
图13是示出像素的信号提取单元的一部分的又一配置示例的图。
图14是示出像素的信号提取单元的一部分的又一配置示例的图。
图15是示出像素的信号提取单元的一部分的又一配置示例的图。
图16是示出像素的另一配置示例的图。
图17是示出像素的又一配置示例的图。
图18是示出像素的又一配置示例的图。
图19是示出像素的又一配置示例的图。
图20是示出像素的又一配置示例的图。
图21是示出像素的又一配置示例的图。
图22是示出像素的又一配置示例的图。
图23是示出像素的又一配置示例的图。
图24是示出像素的又一配置示例的图。
图25是示出像素的又一配置示例的图。
图26是示出像素的又一配置示例的图。
图27是示出像素的又一配置示例的图。
图28是示出像素的又一配置示例的图。
图29是示出像素的又一配置示例的图。
图30是示出像素的又一配置示例的图。
图31是示出像素的等效电路的图。
图32是示出像素的另一等效电路的图。
图33是示出采用周期性布置的电压供给线的布置示例的图。
图34是示出采用镜像布置的电压供给线的布置示例的图。
图35是用于说明周期性布置和镜像布置的特性的图。
图36是第十四实施例中多个像素的截面图。
图37是第十四实施例中多个像素的截面图。
图38是第九实施例中多个像素的截面图。
图39是第九实施例的变形例1中多个像素的截面图。
图40是第十五实施例中多个像素的截面图。
图41是第十实施例中多个像素的截面图。
图42是用于说明多层配线层的五层金属膜的图。
图43是用于说明多层配线层的五层金属膜的图。
图44是用于说明多晶硅层的图。
图45是示出形成于金属膜上的反射部件的变形例的图。
图46是示出形成于金属膜上的反射部件的变形例的图。
图47是用于说明光接收元件的基板配置的图。
图48是多个像素的截面图。
图49是示出像素的等效电路的图。
图50是用于说明信号提取单元的驱动的图。
图51是多个像素的截面图。
图52是从垂直于基板的表面的方向所视的像素的图。
图53是多个像素的截面图。
图54是用于说明信号提取单元的驱动的图。
图55是从垂直于基板的表面的方向所视的像素的图。
图56是多个像素的截面图。
图57用于说明信号提取单元的驱动的图。
图58是从垂直于基板的表面的方向所视的像素的图。
图59是多个像素的截面图。
图60是多个像素的截面图。
图61是从垂直于基板的表面的方向所视的像素的图。
图62是多个像素的截面图。
图63是多个像素的截面图。
图64是从垂直于基板的表面的方向所视的像素的图。
图65是多个像素的截面图。
图66是多个像素的截面图。
图67是从垂直于基板的表面的方向所视的像素的图。
图68是多个像素的截面图。
图69是多个像素的截面图。
图70是从垂直于基板的表面的方向所视的像素的图。
图71是多个像素的截面图。
图72是多个像素的截面图。
图73是从垂直于基板的表面的方向所视的像素的图。
图74是多个像素的截面图。
图75是多个像素的截面图。
图76是从垂直于基板的表面的方向所视的像素的图。
图77是多个像素的截面图。
图78是多个像素的截面图。
图79是从垂直于基板的表面的方向所视的像素的图。
图80是多个像素的截面图。
图81是多个像素的截面图。
图82是从垂直于基板的表面的方向所视的像素的图。
图83是多个像素的截面图。
图84是多个像素的截面图。
图85是从垂直于基板的表面的方向所视的像素的图。
图86是多个像素的截面图。
图87是多个像素的截面图。
图88是从垂直于基板的表面的方向所视的像素的图。
图89是多个像素的截面图。
图90是多个像素的截面图。
图91是从垂直于基板的表面的方向所视的像素的图。
图92是多个像素的截面图。
图93是多个像素的截面图。
图94是示出测距模块的配置示例的框图。
图95是说明车辆控制系统的示意配置的示例的框图。
图96是用于辅助说明车外信息检测部和摄像部的安装位置的示例的图。
具体实施方式
在下文中，将参照附图说明采用本技术的实施例。
<第一实施例>
<光接收元件的配置示例>
本技术构建了背照射型CAPD传感器以改善诸如像素灵敏度等特性。
例如，本技术适用于构成利用间接ToF方法执行测距的测距系统的光接收元件、包括这种光接收元件的成像装置等。
例如，该测距系统适用于安装于车辆上并测量到目标物体的距离的车内系统、测量到诸如使用者的手等目标物体的距离并基于测量结果识别使用者手势的手势识别系统等。在此情况下，例如，在汽车导航系统的操作中可以使用手势识别结果。
图1是示出采用本技术的光接收元件的实施例的配置示例的框图。
图1所示的光接收元件1是背照射型CAPD传感器，例如设置在具有测距功能的成像装置中。
光接收元件1包括形成于半导体基板(未图示)上的像素阵列单元20，以及集成在与像素阵列单元20所处同一半导体基板上的外围电路单元。例如，外围电路单元包括分接部驱动单元21、垂直驱动单元22、列处理单元23、水平驱动单元24和系统控制单元25。
光接收元件1中还设有信号处理单元31和数据存储单元32。应当指出，在成像装置中，信号处理单元31和数据存储单元32可以安装在与光接收元件1所处基板相同的基板上，或者可以布置在与光接收元件1所处基板不同的基板上。
像素阵列单元20生成与接收的光量相对应的电荷，并且具有这样的结构：输出与电荷对应的信号的像素51在行方向和列方向以矩阵形式二维布置。即，像素阵列单元20包括多个像素51，这些像素51将入射光光电转换并输出与光电转换所得到的电荷对应的信号。此处，行方向表示像素51沿水平方向的布置方向，列方向表示像素51沿垂直方向的布置方向。行方向是图中的水平方向，列方向是图中的垂直方向。
各像素51从外部接收入射光(特别是红外光)并对其进行光电转换，并输出与光电转换所得到的电荷对应的像素信号。像素51包括第一分接部TA和第二分接部TB，第一分接部TA施加预定电压MIX0(第一电压)并检测光电转换的电荷，第二分接部TB施加预定电压MIX1(第二电压)并检测光电转换的电荷。
分接部驱动单元21通过预定电压供给线30将预定电压MIX0提供给像素阵列单元20的像素51的第一分接部TA，并通过预定电压供给线30将预定电压MIX1提供给第二分接部TB。因此，在像素阵列单元20的一个像素列中布有两条电压供给线30，包括传输电压MIX0的电压供给线30和传输电压MIX1的电压供给线30。
在像素阵列单元20中，关于矩阵形式的像素布置，针对每像素行沿行方向布有像素驱动线28，针对每像素列沿列方向布有两条垂直信号线29。例如，像素驱动线28传输在从像素读取信号时用于执行驱动的驱动信号。应当指出，在图1中，尽管像素驱动线28图示为一条配线，但并不限于一条。像素驱动线28的一端连接到与垂直驱动单元22的各行相对应的输出端。
垂直驱动单元22由移位寄存器、地址解码器等构成，并且同时或以行为单位驱动像素阵列单元20的像素。即，垂直驱动单元22与控制垂直驱动单元22的系统控制单元25一起构成控制像素阵列单元20的各像素的操作的驱动单元。
根据垂直驱动单元22的驱动控制从像素行中的各像素51输出的信号通过垂直信号线29输入到列处理单元23。列处理单元23对通过垂直信号线29从像素51输出的像素信号执行预定信号处理，并暂时存储经过信号处理的像素信号。
具体地，列处理单元23执行噪声去除处理、模数(AD)转换处理等作为信号处理。
水平驱动单元24由移位寄存器、地址解码器等构成，并且依次选择与列处理单元23的像素列对应的单元电路。针对列处理单元23中每个单元电路经过信号处理的像素信号因水平驱动单元24的选择性扫描而依次输出。
系统控制单元25由生成各种时序信号的时序发生器等构成，并基于时序发生器中生成的各种时序信号对分接部驱动单元21、垂直驱动单元22、列处理单元23、水平驱动单元24等进行驱动控制。
信号处理单元31至少具有计算处理功能，并且基于从列处理单元23输出的像素信号执行诸如计算处理等各种信号处理。在信号处理单元31中进行信号处理时，数据存储单元32暂时存储处理所需的数据。
<像素的配置示例>
下面将说明像素阵列单元20中设置的像素的配置示例。例如，设于像素阵列单元20中的像素具有如图2所示的配置。
图2示出了设于像素阵列单元20中的一个像素51的截面图，像素51从外部光电接收入射光(特别是红外光)并对其进行光电转换，并输出与光电转换所得到的电荷对应的信号。
例如，像素51包括由诸如硅基板等P型半导体层构成的基板61以及形成于基板61上的片上透镜62。
例如，在基板61中，图中垂直方向的厚度，即，垂直于基板61的表面的厚度，设为20μm以下。应当指出，基板61的厚度可以是20μm以上，并且该厚度可以根据光接收元件1的目标特性等确定。
另外，例如，基板61设置成基板浓度设为1E+13的量级以下的高阻抗P-Epi基板，并且基板61的阻抗(电阻)设为例如500[Ωcm]以上。
此处，关于基板浓度和基板61的阻抗之间的关系，例如，当基板浓度为6.48E+12[cm3]时，阻抗设为2000[Ωcm]；当基板浓度为1.30E+13[cm3]时，阻抗设为1000[Ωcm]；当基板浓度为2.59E+13[cm3]时，阻抗设为500[Ωcm]；当基板浓度为1.30E+14[cm3]时，阻抗设为100[Ωcm]。
在图2中，基板61的上表面是基板61的后表面，并且是光从外部入射到基板61时的光入射表面。同时，基板61的下表面是基板61的前表面，多层配线层(未图示)形成于前表面中。由单层膜或层叠膜构成的具有正固定电荷的固定电荷膜66形成于基板61的光入射表面上，聚集来自外部的入射光并使得入射光入射到基板61中的片上透镜62形成在固定电荷膜66的上表面上。固定电荷膜66将基板61的光入射表面侧设为空穴累积状态，并抑制暗电流产生。
另外，在像素51中，用于防止相邻像素之间串扰的像素间遮光膜63-1和像素间遮光膜63-2分别形成在像素51的在固定电荷膜66上侧的端部。在下文中，在不需要特别区分像素间遮光膜63-1和像素间遮光膜63-2的情况下，这些膜也简称为像素间遮光膜63。
在该示例中，尽管从外部入射的光通过片上透镜62入射到基板61中，但是像素间遮光膜63形成为使得从外部入射的光不入射到基板61中与像素51相邻设置的另一像素的区域。即，从外部入射到片上透镜62并且向与像素51相邻的其它像素的内部传播的光被像素间遮光膜63-1或像素间遮光膜63-2遮挡，于是防止入射到相邻的其它像素中。
光接收元件1是背照射型CAPD传感器，因此基板61的光入射表面为所谓的后表面，并且包括配线等的配线层不形成在后表面上。另外，配线层通过层压形成于基板61中与光入射表面相对的表面的部分上，在该配线层中形成有用于驱动形成于像素51中的晶体管等的配线、用于从像素51读取信号的配线等。
在基板61中，在与光入射表面相对的表面(即图中的下表面)的内侧的部分处，形成有氧化膜64、信号提取单元65-1和信号提取单元65-2。信号提取单元65-1对应于图1所示的第一分接部TA，信号提取单元65-2对应于图1所示的第二分接部TB。
在该示例中，氧化膜64形成于在基板61的与光入射表面相对的表面附近像素51的中间部分处，信号提取单元65-1和信号提取单元65-2分别形成于氧化膜64的两端。
此处，信号提取单元65-1包括作为N型半导体区域的N+半导体区域71-1、与N+半导体区域71-1相比施主杂质的浓度低的N-半导体区域72-1、作为P型半导体区域的P+半导体区域73-1以及与P+半导体区域73-1相比受主杂质的浓度低的P-半导体区域74-1。此处，对于Si，施主杂质的示例包括属于元素周期表中5族的诸如邻(P)和砷(As)等元素。对于Si，受主杂质的示例包括属于元素周期表中3族的诸如硼(B)等元素。成为施主杂质的元素称为施主元素，成为受主杂质的元素称为受主元素。
在图2中，N+半导体区域71-1形成于在与基板61的光入射表面相对的表面的内侧部分、与氧化膜64的右侧相邻的位置处。另外，N-半导体区域72-1形成于图中N+半导体区域71-1的上侧以覆盖(围绕)N+半导体区域71-1。
另外，P+半导体区域73-1形成于N+半导体区域71-1的右侧。另外，P-半导体区域74-1形成于图中P+半导体区域73-1的上侧以覆盖(围绕)P+半导体区域73-1。
另外，N+半导体区域71-1形成于P+半导体区域73-1的右侧。另外，N-半导体区域72-1形成于图中N+半导体区域71-1的上侧以覆盖(围绕)N+半导体区域71-1。
类似地，信号提取单元65-2包括作为N型半导体区域的N+半导体区域71-2、与N+半导体区域71-2相比施主杂质的浓度低的N-半导体区域72-2、作为P型半导体区域的P+半导体区域73-2以及与P+半导体区域73-2相比受主杂质的浓度低的P-半导体区域74-2。
在图2中，N+半导体区域71-2形成于在与基板61的光入射表面相对的表面的内侧部分、与氧化膜64的左侧相邻的位置处。另外，N-半导体区域72-2形成于图中N+半导体区域71-2的上侧以覆盖(围绕)N+半导体区域71-2。
另外，P+半导体区域73-2形成于N+半导体区域71-2的左侧。另外，P-半导体区域74-2形成于图中P+半导体区域73-2的上侧以覆盖(围绕)P+半导体区域73-2。
另外，N+半导体区域71-2形成于P+半导体区域73-2的左侧。另外，N-半导体区域72-2形成于图中N+半导体区域71-2的上侧以覆盖(围绕)N+半导体区域71-2。
与像素51的中间部分中相同的氧化膜64形成于与基板61的光入射表面相对的表面的内侧部分中像素51的端部。
在下文中，在不需要特别区分信号提取单元65-1和信号提取单元65-2的情况下，这些单元也简称为信号提取单元65。
另外，在下文中，在不需要特别区分N+半导体区域71-1和N+半导体区域71-2的情况下，这些区域也简称为N+半导体区域71，在不需要特别区分N-半导体区域72-1和N-半导体区域72-2的情况下，这些区域也简称为N-半导体区域72。
另外，在不需要特别区分P+半导体区域73-1和P+半导体区域73-2的情况下，这些区域也简称为P+半导体区域73，在不需要特别区分P-半导体区域74-1和P-半导体区域74-2的情况下，这些区域也简称为P-半导体区域74。
另外，在基板61中，由氧化膜等构成的隔离部75-1设于N+半导体区域71-1和P+半导体区域73-1之间以使这些区域彼此隔离。类似地，由氧化膜等构成的隔离部75-2也设于N+半导体区域71-2和P+半导体区域73-2之间以使这些区域彼此隔离。在下文中，在不需要特别区分隔离部75-1和隔离部75-2的情况下，这些部分也简称为隔离部75。
形成于基板61中的N+半导体区域71用作电荷检测单元，该电荷检测单元检测从外部入射到像素51的光的光量，即，由基板61的光电转换所产生的信号载流子的量。应当指出，除了N+半导体区域71之外，施主杂质的浓度低的N-半导体区域72也可以看作是电荷检测单元。另外，P+半导体区域73用作电压施加单元，该电压施加单元将大量的载流子电流注入到基板61中，即，通过向基板61直接施加电压来在基板61中产生电场。应当指出，除了P+半导体区域73之外，受主杂质的浓度低的P-半导体区域74也可以看作是电压施加单元。
在像素51中，作为浮动扩散区域(未图示)的浮动扩散(FD)部(在下文中，也称为FD部A)直接连接到N+半导体区域71-1，并且FD部A通过放大晶体管(未图示)等连接到垂直信号线29。
类似地，不同于FD部A的另一FD部(在下文中，也特别称为FD部B)直接连接到N+半导体区域71-2，并且FD部B通过放大晶体管(未图示)等连接到垂直信号线29。此处，FD部A和FD部B分别连接到彼此不同的垂直信号线29。
例如，在利用间接ToF方法测量到目标物体的距离的情况下，从其中设有光接收元件1的成像装置向目标物体发出红外光。另外，当红外光从目标物体被反射并作为反射光返回到成像装置时，光接收元件1的基板61接收入射的反射光(红外光)并对其进行光电转换。分接部驱动单元21驱动像素51的第一分接部TA和第二分接部TB，并将与通过光电转换得到的电荷DET对应的信号分配到FD部A和FD部B。
例如，在任意时刻，分接部驱动单元21通过触点等将电压施加到两个P+半导体区域73。具体地，例如，分接部驱动单元21将MIX0＝1.5V的电压施加到作为第一分接部TA的P+半导体区域73-1，将MIX1＝0V的电压施加到作为第二分接部TB的P+半导体区域73-2。
在该状态下，在基板中的两个P+半导体区域73之间产生电场，电流从P+半导体区域73-1流向P+半导体区域73-2。在此情况下，基板61内的空穴沿P+半导体区域73-2的方向迁移，电子沿P+半导体区域73-1的方向迁移。
因此，在该状态下，当来自外部的红外光(反射光)通过片上透镜62从外部入射到基板61时，红外光在基板61的内部被光电转换成成对的电子和空穴，所得到的电子由于P+半导体区域73之间的电场而在P+半导体区域73-1的方向被导引，并迁移到N+半导体区域71-1中。
在此情况下，光电转换所产生的电子可用作信号载流子，用于检测与入射到像素51的红外光的量(即接收的红外光的光量)对应的信号。
因此，与迁移到N+半导体区域71-1中的电子对应的电荷累积在N+半导体区域71-1中，并且电荷通过FD部A、放大晶体管、垂直信号线29等被列处理单元23检测。
即，N+半导体区域71-1的累积电荷DET0被传输到直接连接到N+半导体区域71-1的FD部A，与传输到FD部A的电荷DET0对应的信号通过放大晶体管或垂直信号线29被列处理单元23读取。另外，在列处理单元23中对读取的信号执行诸如AD转换处理等处理，如此所得到的像素信号被提供到信号处理单元31。
像素信号成为表示与在N+半导体区域71-1中检测到的电子对应的电荷量(即累积在FD部A中的电荷DET0的量)的信号。换言之，该像素信号也称为表示像素51接收的红外光的光量的信号。
应当指出，如同N+半导体区域71-1的情况，在测距中也可以适当地使用与在N+半导体区域71-2中检测到的电子对应的像素信号。
另外，在下一时刻，分接部驱动单元21通过触点等将电压施加到两个P+半导体区域73，使得产生与直到现在为止基板61中产生的电场的方向相反的方向的电场。具体地，例如，将MIX0＝0V的电压施加到作为第一分接部TA的P+半导体区域73-1，将MIX1＝1.5V的电压施加到作为第二分接部TB的P+半导体区域73-2。
因此，在基板61中在两个P+半导体区域73之间产生电场，并且电流从P+半导体区域73-2流向P+半导体区域73-1。
在该状态下，当红外光(反射光)通过片上透镜62从外部入射到基板61中时，红外光在基板61的内部被光电转换成成对的电子和空穴，所得到的电子由于P+半导体区域73之间的电场而在P+半导体区域73-2的方向被导引，并迁移到N+半导体区域71-2中。
因此，与迁移到N+半导体区域71-2中的电子对应的电荷累积在N+半导体区域71-2中，并且电荷通过FD部B、放大晶体管、垂直信号线29等被列处理单元23检测。
即，N+半导体区域71-2的累积电荷DET1被传输到直接连接到N+半导体区域71-2的FD部B，与传输到FD部B的电荷DET1对应的信号通过放大晶体管或垂直信号线29被列处理单元23读取。另外，在列处理单元23中对读取的信号执行诸如AD转换处理等处理，如此所得到的像素信号被提供到信号处理单元31。
应当指出，如同N+半导体区域71-2的情况，在测距中也可以适当地使用与在N+半导体区域71-1中检测到的电子对应的像素信号。
如上所述，当获得了在同一像素51中在彼此不同的周期中光电转换所得到的像素信号时，信号处理单元31基于像素信号计算表示到目标物体的距离的距离信息，并将该距离信息输出到后级。
如上所述，以下方法称为间接ToF方法，其中，信号载流子被分散到彼此不同的N+半导体区域71，并基于与该信号载流子对应的信号计算距离信息。
当从图2中的上侧向下侧(即在垂直于基板61的表面的方向)看像素51中的信号提取单元65的部分时，例如，如图3所示，P+半导体区域73的周围具有被N+半导体区域71包围的结构。应当指出，在图3中，用相同的附图标记表示与图2的情况对应的部分，并适当省略其说明。
在图3所示的示例中，氧化膜64(未图示)形成于像素51的中间部分处，信号提取单元65形成于从像素51的中心略向端部侧偏移的部分处。特别地，此处，在像素51中形成有两个信号提取单元65。
另外，在信号提取单元65中，P+半导体区域73以矩形形状形成在中心位置处，在将P+半导体区域73设为中心的情况下，P+半导体区域73的周围被矩形形状(更具体地，矩形框形状)的N+半导体区域71包围。即，N+半导体区域71形成为围绕P+半导体区域73的周围。
另外，在像素51中，片上透镜62形成在像素51的中心位置处，即箭头A11指示的部分处，使得可聚集从外部入射的红外光。换言之，从外部入射到片上透镜62的红外光由片上透镜62聚集到箭头A11所指示的位置，即，图2中氧化膜64的上侧的位置。
因此，红外光被聚集到信号提取单元65-1和信号提取单元65-2之间的位置。因此，抑制了因红外光入射到与像素51相邻的像素所产生的串扰，也防止了红外光直接入射到信号提取单元65中。
例如，当红外光入射到信号提取单元65时，电荷分离效率，即，有源和无源分接部之间的对比度(Cmod)或调制对比度变差。
此处，认为对与光电转换所得到的电荷DET对应的信号执行读取那一侧的信号提取单元65，即其中光电转换所得到的电荷DET将被检测的信号提取单元65，也称为有源分接部。
相比之下，基本上，认为其中不执行与光电转换所得到的电荷DET对应的信号读取的信号提取单元65，即不是有源分接部的信号提取单元65，也称为无源分接部。
在上述示例中，其中将1.5V的电压施加到P+半导体区域73那一侧的信号提取单元65是有源分接部，其中将0V的电压施加到P+半导体区域73那一侧的信号提取单元65是无源分接部。
Cmod是根据以下表达式(1)算出的指数，表示在作为有源分接部的信号提取单元65的N+半导体区域71中能够检测到入射红外光的光电转换所产生的电荷中多少百分比的电荷，即提取到的与电荷对应的信号，并且表示电荷分离效率。在表达式(1)中，I0表示在两个电荷检测单元(P+半导体区域73)中的一侧检测到的信号，I1表示在另一侧检测到的信号。
Cmod＝{|I0-I1|/|I0+I1|×100…(1)
因此，例如，当从外部入射的红外光入射到无源分接部中的区域、并在无源分接部中执行光电转换时，极其可能的是：作为通过光电转换产生的信号载流子的电子迁移到无源分接部内的N+半导体区域71。在此情况下，在有源分接部中的N+半导体区域71中未检测到通过光电转换获得的部分电子的电荷，Cmod，即电荷分离效率变差。
此处，在像素51中，红外光被聚集到距离两个信号提取单元65大概相同距离的像素51的中心附近，因此降低了从外部入射的红外光在无源分接部的区域中光电转换的可能性。因此，能够提高电荷分离效率。另外，在像素51中，还能够提高调制对比度。换言之，能够使得通过光电转换获得的电子容易地导引到有源分接部内的N+半导体区域71。
根据上述光接收元件1，能够实现以下效果。
具体地，首先，光接收元件1是背照射型，因而能够最大化量子效率(QE)×开口率(填充因子)(FF)，并因此能够通过光接收元件1改善测距特性。
例如，如图4中的箭头W11所示，典型的前照射型图像传感器具有以下结构：其中，配线102和配线103形成于作为光电转换单元的PD 101的光从外部入射到的光入射表面侧。
因此，例如，如箭头A21或箭头A22所示，从外部以一定角度倾斜入射到PD 101的光的一部分被配线102或配线103阻挡，而未入射到PD 101。
相比之下，例如，如箭头W12所示，背照射型图像传感器具有以下结构：其中，配线105和配线106形成于与作为光电转换单元的PD 104的光入射表面(光从外部入射到该表面)相对一侧的表面上。
因此，与前照射型的情况相比，能够确保足够的开口率。即，例如，如箭头A23或箭头A24所示，从外部以一定角度倾斜入射到PD 104的光的一部分未被配线阻挡，而入射到PD104。因此，接收到大量光束，因而能够提高像素的灵敏度。
在作为背照射型CAPD传感器的光接收元件1中也可以获得因背照射型而提高像素灵敏度的效果。
另外，例如，在前照射型CAPD传感器中，如箭头W13所示，称为分接部的信号提取单元112，更具体地，分接部的P+半导体区域或N+半导体区域形成于在作为光电转换单元的PD111的内部中光从外部入射的光入射表面侧。另外，前照射型CAPD传感器具有这样的结构，配线113以及诸如触点和连接到信号提取单元112的金属等配线114形成于光入射表面侧。
因此，例如，如箭头A25或箭头A26所示，从外部以一定角度倾斜入射到PD 111的光的一部分被配线113等阻挡，而未入射到PD 111，如箭头A27所示，垂直入射到PD 111的光被配线114阻挡而未入射到PD 111。
相比之下，例如，如箭头W14所示，背照射型CAPD传感器具有这样的结构，其中，信号提取单元116形成于在作为光电转换单元的PD 115中与光从外部入射的光入射表面相对的表面的部分中。另外，配线117以及诸如触点和连接到信号提取单元116的金属等配线118形成于与PD 115中光入射表面相对的表面上。
此处，PD 115对应于图2所示的基板61，信号提取单元116对应于图2所示的信号提取单元65。
在具有上述结构的背照射型CAPD传感器中，与前照射型相比，能够确保足够的开口率。因此，能够最大化量子效率(QE)×开口率(FF)，并因此能够改善测距特性。
即，例如，如箭头A28或箭头A29所示，从外部以一定角度倾斜入射到PD 115的光未被配线阻挡，而入射到PD 115。类似地，如箭头A30所示，垂直入射到PD 115的光也未被配线等阻挡，而入射到PD 115。
如上所述，背照射型CAPD传感器不仅能够接收以一定角度入射的光，而且能够接收垂直入射到PD 115而在前照射型中被连接到信号提取单元(分接部)的配线等反射的光。因此，接收到了大量的光束，因而能够提高像素的灵敏度。换言之，能够最大化量子效率(QE)×开口率(FF)，因此能够改善测距特性。
特别地，在前照射型CAPD传感器中，在分接部布置在像素的中心附近而不是像素的外边缘的情况下，难以确保足够的开口率，且像素的灵敏度变差。然而，在作为背照射型CAPD传感器的光接收元件1中，无论分接部的布置位置如何都能够确保足够的开口率，且能够提高像素的灵敏度。
另外，在背照射型的光接收元件1中，信号提取单元65形成在基板61中与红外光从外部入射的光入射表面相对的表面附近，因此能够减少无源分接部的区域中红外光的光电转换的发生。因此，能够提高Cmod，即电荷分离效率。
图5示出了前照射型和背照射型CAPD传感器的像素截面图。
在图5左侧的前照射型CAPD传感器中，图中基板141的上侧为光入射表面，包括多层配线的配线层152、像素间遮光部153和片上透镜154层叠在基板141的光入射表面侧。
在图5右侧的背照射型CAPD传感器中，包括多层配线的配线层152形成在基板142的与光入射表面相对的下侧，像素间遮光部153和片上透镜154层叠在作为光入射表面侧的基板142的上侧。
应当指出，图5中的灰色梯形表示当由片上透镜154聚集红外光时光强度强的区域。
例如，在前照射型CAPD传感器中，存在有无源分接部和有源分接部的区域R11位于基板141的光入射表面侧。因此，大量分量直接入射到无源分接部，当在无源分接部的区域中执行光电转换时，有源分接部的N+半导体区域中检测不到通过光电转换得到的信号载流子。
在前照射型CAPD传感器中，在区域R11中在基板141的光入射表面附近，红外光的强度强，因而极有可能在区域R11中进行红外光的光电转换。即，入射到无源分接部附近的红外光的光量大，因而不能通过有源分接部检测的信号载流子增加，因此电荷分离效率变差。
相比之下，在背照射型CAPD传感器中，存在有无源分接部和有源分接部的区域R12位于远离基板142的光入射表面的位置处，即，与光入射表面侧相对的表面附近的位置处。此处，基板142对应于图2所示的基板61。
在该示例中，区域R12处于与基板142的光入射表面侧相对的表面的部分中，并且区域R12位于远离光入射表面的位置处，因而入射的红外光的强度在区域R12的附近相对弱。
在诸如基板142的中心附近和光入射表面附近等红外光的强度强的区域中，由于在基板142内产生的电场，通过光电转换得到的信号载流子被导引到有源分接部，并且在有源分接部的N+半导体区域中被检测到。
同时，在包括无源分接部的区域R12附近，入射的红外光的强度相对弱，因而在区域R12中进行红外光的光电转换的可能性小。即，入射到无源分接部附近的红外光的光量小，因而在无源分接部附近由于光电转换而产生并迁移到无源分接部的N+半导体区域的信号载流子的数目减少。因此，能够提高电荷分离效率。因此，能够改善测距特性。
另外，在背照射型光接收元件1中，能够实现基板61的厚度的降低，因而能够提高作为信号载流子的电子(电荷)的电子提取效率。
例如，如图6的箭头W31所示，在前照射型CAPD传感器中，难以确保足够的开口率，因而需要在一定程度上增大基板171的厚度来确保高量子效率并抑制量子效率×开口率的降低。
在此情况下，在基板171内部与光入射表面相对的表面附近的区域中，例如，在区域R21的部分中，电位的倾斜度变得平缓，因而在垂直于基板171的方向上的电场基本变弱。在此情况下，信号载流子的迁移速度变慢，因而在执行光电转换之后在有源分接部的N+半导体区域中检测到信号载流子所需的时间变长。应当指出，在图6中，基板171内的箭头表示在垂直于基板171的方向上基板171中的电场。
另外，当基板171厚时，信号载流子从基板171内部远离有源分接部的位置到有源分接部内部的N+半导体区域的迁移距离变长。因此，在远离有源分接部的位置处，在执行光电转换之后在有源分接部的N+半导体区域中检测到信号载流子所需的时间也变长。
图7示出了基板171的厚度方向的位置和信号载流子的迁移速度之间的关系。区域R21对应于扩散电流区域。
如上所述，如果基板171的厚度大，例如，当驱动频率高时，即，当高速执行分接部(信号提取单元)的有源和无源之间的切换时，难以将在诸如远离有源分接部的区域R21等位置处产生的电子完全注入到有源分接部的N+半导体区域中。即，在分接部处于有源的时间短的情况下，可能难以在有源分接部的N+半导体区域中检测到在区域R21内产生的电子(电荷)，因而电子提取效率变差。
相比之下，在背照射型CAPD传感器中，能够确保足够的开口率。因此，例如，如图6的箭头W32所示，当将基板172制做得薄时，能够确保足够的量子效率×开口率。此处，基板172对应于图2中的基板61，基板172内的箭头表示垂直于基板172的方向上的电场。
图8示出了基板172的厚度方向的位置和信号载流子的迁移速度之间的关系。
如上所述，当使得在垂直于基板172的方向上的基板172的厚度小时，在垂直于基板172的方向上的电场基本上变强，只是使用仅信号载流子的迁移速度快的漂移电流区域中的电子(电荷)，不使用信号载流子的迁移速度慢的扩散电流区域中的电子。由于只是使用仅漂移电流区域中的电子(电荷)，所以在执行光电转换之后在有源分接部的N+半导体区域中检测到信号载流子所需的时间变短。另外，当基板172的厚度变小时，信号载流子到达有源分接部内的N+半导体区域的迁移距离也变短。
因此，在背照射型CAPD传感器中，即使在驱动频率高时，在基板172内的各区域中所产生的信号载流子(电子)也能够充分地注入到有源分接部的N+半导体区域中，因而能够提高电子提取效率。
另外，即使在高驱动频率下，由于基板172的厚度减小，也能够确保足够的电子提取效率，并且能够改善高速驱动容限。
特别地，在背照射型CAPD传感器中，能够将电压直接施加到基板172，即基板61，因而在分接部的有源和无源之间切换的响应速度快，并且因而能够以高驱动频率驱动传感器。另外，由于能够将电压直接施加到基板61，所以基板61内的可调制区域变宽。
另外，在背照射型光接收元件1(CAPD传感器)中，能够实现足够的开口率，因而能够与开口率成比例地使像素小型化，并能够改善像素的小型化公差。
另外，在光接收元件1中，由于背照射型而能够实现线的后端(BEOL)电容设计的自由，因而能够改善饱和电荷量(Qs)的设计自由度。
<第一实施例的变形例1>
<像素的配置示例>
应当指出，已经说明了以下情况作为示例：如图3所示，在基板61内的信号提取单元65的部分中，N+半导体区域71和P+半导体区域73设为矩形区域。然而，在从垂直于基板61的方向看时，N+半导体区域71和P+半导体区域73的形状可以是任意形状。
具体地，例如，如图9所示，N+半导体区域71和P+半导体区域73可以设为圆形。应当指出，在图9中，用相同的附图标记表示与图3的情况对应的部分，并适当地省略其说明。
图9示出了当从垂直于基板61的方向看像素51中的信号提取单元65的部分时N+半导体区域71和P+半导体区域73。
在该示例中，氧化膜64(未图示)形成于像素51的中心部分处，信号提取单元65形成在从像素51的中心略向端侧偏移的部分处。特别地，此处，在像素51中形成有两个信号提取单元65。
另外，在信号提取单元65中，圆形形状的P+半导体区域73形成在中心位置，在将P+半导体区域73设为中心的情况下，P+半导体区域73的周围被圆形形状(更具体地，环形)的N+半导体区域71围绕。
图10是片上透镜62叠加在像素阵列单元20的一部分上的平面图，在像素阵列单元20中，包括图9所示的信号提取单元65的像素51以矩阵形式二维排列。
如图10所示，片上透镜62形成于像素单元中。换言之，形成有一个片上透镜62的单位区域对应于一个像素。
应当指出，在图2中，尽管在N+半导体区域71和P+半导体区域73之间布置有由氧化膜等构成的隔离部75，但是隔离部75可有可无。
<第一实施例的变形例2>
<像素的配置示例>
图11是示出像素51中信号提取单元65的平面形状的变形例的平面图。
信号提取单元65的平面形状可以设为图3所示的矩形和图9所示的圆形之外的形状，例如，图11所示的八边形。
另外，图11示出了在N+半导体区域71和P+半导体区域73之间形成有由氧化膜等构成的隔离部75的情况的平面图。
图11所示的线A-A'表示后文所述的图37中的剖面线，线B-B'表示后文所述的图36中的剖面线。
<第二实施例>
<像素的配置示例>
另外，尽管已经说明了以下配置作为示例：在信号提取单元65中，N+半导体区域71围绕P+半导体区域73的周围，但也可以是P+半导体区域围绕N+半导体区域的周围。
在此情况下，例如，如图12所示配置像素51。应当指出，在图12中，用相同的附图标记表示与图3的情况对应的部分，并适当地省略其说明。
图12示出了从垂直于基板61的方向看信号提取单元65的部分时N+半导体区域和P+半导体区域的布置。
在该示例中，氧化膜64(未图示)形成在像素51的中心部分处，信号提取单元65-1形成在图中从像素51的中心略向上侧偏移的部分处，信号提取单元65-2形成在图中从像素51的中心略向下侧偏移的部分处。特别地，在该示例中，像素51中信号提取单元65的形成位置设为与图3的情况相同的位置。
在信号提取单元65-1中，对应于图3所示的N+半导体区域71-1的矩形N+半导体区域201-1形成在信号提取单元65-1的中心处。另外，N+半导体区域201-1的周围被对应于图3所示的P+半导体区域73-1且具有矩形形状(更具体地，矩形框形状)的P+半导体区域202-1围绕。即，P+半导体区域202-1形成为围绕N+半导体区域201-1的周围。
类似地，在信号提取单元65-2中，对应于图3所示的N+半导体区域71-2的矩形N+半导体区域201-2形成在信号提取单元65-2的中心处。另外，N+半导体区域201-2的周围被对应于图3所示的P+半导体区域73-2且具有矩形形状(更具体地，矩形框形状)的P+半导体区域202-2围绕。
应当指出，在下文中，在不需要特别区分N+半导体区域201-1和N+半导体区域201-2的情况下，这些区域简称为N+半导体区域201。另外，在下文中，在不需要区分P+半导体区域202-1和P+半导体区域202-2的情况下，这些区域简称为P+半导体区域202。
即使在信号提取单元65具有图12所示的配置的情况下，如同图3所示的配置的情况，N+半导体区域201用作检测信号载流子的量的电荷检测单元，P+半导体区域202用作通过直接向基板61施加电压来产生电场的电压施加单元。
<第二实施例的变形例1>
<像素的配置示例>
另外，如同图9所示的示例，即使在N+半导体区域201的周围被P+半导体区域202围绕的布置中，N+半导体区域201和P+半导体区域202的形状也可以设为任意形状。
即，例如，如图13所示，N+半导体区域201和P+半导体区域202可以设为圆形形状。应当指出，在图13中，用相同的附图标记表示与图12的情况对应的部分，并适当地省略其说明。
图13示出了从垂直于基板61的方向看像素51中的信号提取单元65的部分时的N+半导体区域201和P+半导体区域202。
在该示例中，氧化膜64(未图示)形成在像素51的中心部分处，信号提取单元65形成在从像素51的中心向端侧略偏移的部分处。特别地，此处，像素51中形成有两个信号提取单元65。
另外，在信号提取单元65中，圆形形状的N+半导体区域201形成在中心位置处，在将N+半导体区域201设为中心的情况下，N+半导体区域201的周围被圆形形状(更具体地，环形形状)的P+半导体区域202围绕。
<第三实施例>
<像素的配置示例>
另外，形成在信号提取单元65内的N+半导体区域和P+半导体区域可以设为线形(矩形)。
在此情况下，例如，如图14所示配置像素51。应当指出，在图14中，用相同的附图标记表示与图3的情况对应的部分，并适当地省略其说明。
图14示出了从垂直于基板61的方向看像素51中的信号提取单元65的部分时N+半导体区域和P+半导体区域的布置。
在该示例中，氧化膜64(未图示)形成在像素51的中心部分处，信号提取单元65-1形成在图中从像素51的中心向上侧略偏移的部分处，信号提取单元65-2形成在图中从像素51的中心向下侧略偏移的部分处。特别地，在该示例中，像素51中的信号提取单元65的形成位置与图3的情况的位置相同。
在信号提取单元65-1中，对应于图3所示的P+半导体区域73-1的线形的P+半导体区域231形成在信号提取单元65-1的中心。另外，对应于图3所示的N+半导体区域71-1的线形的N+半导体区域232-1和线形的N+半导体区域232-2形成在P+半导体区域231的周围，P+半导体区域231位于N+半导体区域232-1和N+半导体区域232-2之间。即，P+半导体区域231形成在N+半导体区域232-1和N+半导体区域232-2之间的位置处。
应当指出，在下文中，在不需要特别区分N+半导体区域232-1和N+半导体区域232-2的情况下，这些区域也可以简称为N+半导体区域232。
尽管图3所示的示例具有P+半导体区域73被N+半导体区域71围绕的结构，但是图14所示的示例具有以下结构：P+半导体区域231处于设置为与P+半导体区域231相邻的两个N+半导体区域232之间。
类似地，在信号提取单元65-2中，对应于图3所示的P+半导体区域73-2的线形的P+半导体区域233形成在信号提取单元65-的中心。另外，对应于图3所示的N+半导体区域71-2的线形的N+半导体区域234-1和线形的N+半导体区域234-2形成在P+半导体区域233的周围，P+半导体区域233处于N+半导体区域234-1和N+半导体区域234-2之间。
应当指出，在下文中，在不需要特别区分N+半导体区域234-1和N+半导体区域234-2的情况下，这些区域也可以简称为N+半导体区域234。
在图14所示的信号提取单元65中，P+半导体区域231和P+半导体区域233用作对应于图3所示的P+半导体区域73的电压施加单元，N+半导体区域232和N+半导体区域234用作对应于图3所示的N+半导体区域71的电荷检测单元。在此情况下，例如，N+半导体区域232-1和N+半导体区域232-2这两个区域都连接到FD部A。
另外，具有线形形状的P+半导体区域231、N+半导体区域232、P+半导体区域233和N+半导体区域234中各者的长度在图中的水平方向上可以设为任意长度，各区域也可以不具有相同的长度。
<第四实施例>
<像素的配置示例>
另外，在图14所示的示例中，尽管作为示例说明了P+半导体区域231或P+半导体区域233处于N+半导体区域232之间或N+半导体区域234之间的结构，但也可以采用N+半导体区域处于P+半导体区域之间的形状。
在此情况下，例如，如图15所示配置像素51。应当指出，在图15中，用相同的附图标记表示与图3的情况对应的部分，并适当地省略其说明。
图15示出了从垂直于基板61的方向看像素51中的信号提取单元65的部分时N+半导体区域和P+半导体区域的布置。
在该示例中，氧化膜64(未图示)形成在像素51的中心部分，信号提取单元65形成在图中从像素51的中心向端侧略偏移的部分处。特别地，在该示例中，像素51中的两个信号提取单元65的形成位置与图3的情况的位置相同。
在信号提取单元65-1中，对应于图3所示的N+半导体区域71-1的线形N+半导体区域261形成在信号提取单元65-1的中心。另外，对应于图3所示的P+半导体区域73-1的线形P+半导体区域262-1和线形P+半导体区域262-2形成在N+半导体区域261的周围，N+半导体区域261处于P+半导体区域262-1和P+半导体区域262-2之间。即，N+半导体区域261形成在P+半导体区域262-1和P+半导体区域262-2之间的位置处。
应当指出，在不需要特别区分P+半导体区域262-1和P+半导体区域262-2的情况下，这些区域也可以简称为P+半导体区域262。
类似地，在信号提取单元65-2中，对应于图3所示的N+半导体区域71-2的线形N+半导体区域263形成在信号提取单元65-2的中心。另外，对应于图3所示的P+半导体区域73-2的线形P+半导体区域264-1和线形P+半导体区域264-2形成在N+半导体区域263的周围，N+半导体区域263处于P+半导体区域264-1和P+半导体区域264-2之间。
应当指出，在下文中，在不需要特别区分P+半导体区域264-1和P+半导体区域264-2的情况下，这些区域也可以简称为P+半导体区域264。
在图15所示的信号提取单元65中，P+半导体区域262和P+半导体区域264用作对应于图3所示的P+半导体区域73的电压施加单元，N+半导体区域261和N+半导体区域263用作对应于图3所示的N+半导体区域71的电荷检测单元。应当指出，具有线形形状的N+半导体区域261、P+半导体区域262、N+半导体区域263和P+半导体区域264中各者的长度在图中的水平方向上可以设为任意长度，各区域也可以不具有相同的长度。
<第五实施例>
<像素的配置示例>
另外，尽管已经说明了在构成像素阵列单元20的各像素中设有两个信号提取单元65的示例，但是像素中所设置的信号提取单元的数目可以是一个或三个以上。
例如，在像素51中形成有一个信号提取单元的情况下，例如，像素具有如图16所示的配置。应当指出，在图16中，用相同的附图标记表示与图3的情况对应的部分，并适当地省略其说明。
图16示出了从垂直于基板的方向看设于像素阵列单元20中的部分像素中的信号提取单元的部分时N+半导体区域和P+半导体区域的布置。
在该示例中，示出了设于像素阵列单元20中的像素51以及作为与像素51相邻的像素51，即用不同的附图标记表示的像素291-1至像素291-3，并且在各像素中形成有一个信号提取单元。
即，在像素51的中心部分处形成有一个信号提取单元65。另外，在信号提取单元65中，圆形形状的P+半导体区域301形成在中心位置处，在将P+半导体区域301设为中心的情况下，P+半导体区域301的周围被圆形形状(更具体地，环形)的N+半导体区域302围绕。
此处，P+半导体区域301对应于图3所示的P+半导体区域73，并用作电压施加单元。另外，N+半导体区域302对应于图3所示的N+半导体区域71，并用作电荷检测单元。应当指出，P+半导体区域301和N+半导体区域302可以具有任意形状。
另外，位于像素51周围的像素291-1至像素291-3具有与像素51相同的结构。
即，例如，在像素291-1的中心部分处形成有一个信号提取单元303。另外，在信号提取单元303中，圆形形状的P+半导体区域304形成在中心位置处，在将P+半导体区域304设为中心的情况下，P+半导体区域304的周围被圆形形状(更具体地，环形)的N+半导体区域305围绕。
P+半导体区域304和N+半导体区域305分别对应于P+半导体区域301和N+半导体区域302。
应当指出，在不需要特别区分像素291-1至像素291-3的情况下，这些像素也可以简称为像素291。
如上所述，在各像素中形成有一个信号提取单元(分接部)的情况下，当利用间接ToF方法测量到目标物体的距离时，使用彼此相邻的几个像素，并基于针对这些像素得到的像素信号来计算距离信息。
例如，当关注像素51时，在像素51的信号提取单元65设为有源分接部的情况下，例如，驱动像素使得包括像素291-1且与像素51相邻的几个像素291的多个信号提取单元303成为无源分接部。
作为示例，例如，驱动诸如像素291-1和像素291-3等在图中的上下左右侧与像素51相邻的像素的信号提取单元以成为无源分接部。
并且，当切换施加电压使得像素51的信号提取单元65成为无源分接部时，此时，包括像素291-1且与像素51相邻的几个像素291的信号提取单元303设为有源分接部。
另外，基于在信号提取单元65设为有源分接部的情况下从信号提取单元65读取的像素信号以及在信号提取单元303设为有源分接部的情况下从信号提取单元303读取的像素信号来计算距离信息。
如上所述，即使在像素中设有一个信号提取单元(分接部)的情况下，也能够根据间接ToF方法通过利用彼此相邻的像素来执行测距。
<第六实施例>
<像素的配置示例>
另外，如上所述，在各像素中可以设置三个以上的信号提取单元(分接部)。
例如，在像素中设有四个信号提取单元(分接部)的情况下，如图17所示配置像素阵列单元20的各像素。应当指出，在图17中，用相同的附图标记表示与图16的情况对应的部分，并适当地省略其说明。
图17示出了从垂直于基板的方向看设于像素阵列单元20中的部分像素中的信号提取单元的部分时N+半导体区域和P+半导体区域的布置。
沿图17中的线C-C'截取的截面图为后文所述的图36。
在该示例中，示出了设于像素阵列单元20中的像素51和像素291，并且各像素中形成有四个信号提取单元。
即，在像素51中，信号提取单元331-1、信号提取单元331-2、信号提取单元331-3和信号提取单元331-4分别形成在像素51的中心与像素51的端部之间的位置处，即，图中像素51的中心的左下的位置、左上的位置、右上的位置和右下的位置。
信号提取单元331-1至信号提取单元331-4对应于图16所示的信号提取单元65。
例如，在信号提取单元331-1中，圆形形状的P+半导体区域341形成在中心位置，在将P+半导体区域341设为中心的情况下，P+半导体区域341的周围被圆形形状(更具体地，环形)的N+半导体区域342围绕。
此处，P+半导体区域341对应于图16所示的P+半导体区域301，并用作电压施加单元。另外，N+半导体区域342对应于图16所示的N+半导体区域302，并用作电荷检测单元。应当指出，P+半导体区域341和N+半导体区域342可以具有任意形状。
另外，信号提取单元331-2至信号提取单元331-4具有与信号提取单元333-1相同的配置，并且包括用作电压施加单元的P+半导体区域和用作电荷检测单元的N+半导体区域。另外，形成在像素51周围的像素291具有与像素51相同的结构。
应当指出，在不需要特别区分信号提取单元331-1至信号提取单元331-4的情况下，这些单元也可简称为信号提取单元331。
如上所述，在各像素中设有四个信号提取单元的情况下，例如，当根据间接ToF方法进行测距时，使用像素中的四个信号提取单元，并计算距离信息。
作为示例，当关注像素51时，例如，在信号提取单元331-1和信号提取单元331-3设为有源分接部的情况下，驱动像素51使得信号提取单元331-2和信号提取单元331-4成为无源分接部。
并且，切换施加到信号提取单元331的电压。即，驱动像素51使得信号提取单元331-1和信号提取单元331-3成为无源分接部，并且信号提取单元331-2和信号提取单元331-4成为有源分接部。
另外，基于在信号提取单元331-1和信号提取单元331-3设为有源分接部的情况下从信号提取单元331-1和信号提取单元331-3读取的像素信号以及在信号提取单元331-2和信号提取单元331-4设为有源分接部的情况下从信号提取单元331-2和信号提取单元331-4读取的像素信号计算距离信息。
<第七实施例>
<像素的配置示例>
另外，像素阵列单元20的相邻像素可以共用信号提取单元(分接部)。
在此情况下，例如，像素阵列单元20的各像素具有如图18所示的配置。应当指出，在图18中，用相同的附图标记表示与图16的情况对应的部分，并适当地省略其说明。
图18示出了从垂直于基板的方向看设于像素阵列单元20中的部分像素中的信号提取单元的部分时N+半导体区域和P+半导体区域的布置。
在该示例中，像素阵列单元20中设有像素51和像素291，在各像素中形成有两个信号提取单元。
例如，在像素51中，信号提取单元371形成在图中像素51的上侧的端部，信号提取单元372形成在图中像素51的下侧的端部。
信号提取单元371由像素51和像素291-1共用。即，信号提取单元371用作像素51的分接部并且用作像素291-1的分接部。另外，信号提取单元372由像素51和图中与像素51的下侧相邻的像素(未图示)共用。
在信号提取单元371中，对应于图14所示的P+半导体区域231的线形P+半导体区域381形成在中心位置。另外，对应于图14所示的N+半导体区域232的线形N+半导体区域382-1和N+半导体区域382-2形成在图中P+半导体区域381的上下位置处，P+半导体区域381处于N+半导体区域382-1和N+半导体区域382-2之间。
特别地，在该示例中，P+半导体区域381形成在像素51和像素291-1之间的边界部分处。另外，N+半导体区域382-1形成在像素51内的区域中，N+半导体区域382-2形成在像素291-1内的区域中。
此处，P+半导体区域381用作电压施加单元，N+半导体区域382-1和N+半导体区域382-2用作电荷检测单元。应当指出，在下文中，在不需要特别区分N+半导体区域382-1和N+半导体区域382-2的情况下，这些区域也可以简称为N+半导体区域382。
另外，P+半导体区域381或N+半导体区域382可以具有任意形状。另外，N+半导体区域382-1和N+半导体区域382-2可以连接到同一FD部，或者可以连接到彼此不同的FD部。
在信号提取单元372中，形成有线形P+半导体区域383、N+半导体区域384-1和N+半导体区域384-2。
P+半导体区域383、N+半导体区域384-1和N+半导体区域384-2分别对应于P+半导体区域381、N+半导体区域382-1和N+半导体区域382-2，并设为与这些区域具有相同的布置、相同的形状和相同的功能。应当指出，在不需要特别区分N+半导体区域384-1和N+半导体区域384-2的情况下，这些区域也可以简称为N+半导体区域384。
如上所述，即使在信号提取单元(分接部)在相邻的像素之间共用的情况下，也能够根据间接ToF方法利用与图3所示的示例相同的操作执行测距。
如图18所示，在信号提取单元在像素之间共用的情况下，例如，P+半导体区域381和P+半导体区域383等之间的距离，即用于产生电场(即电流)的一对P+半导体区域之间的距离变长。换言之，当信号提取单元在像素之间共用时，能够最大程度地延长P+半导体区域之间的距离。
因此，极小可能有电流在P+半导体区域之间流动，因而能够降低像素的功耗。另外，上述配置有利于像素的小型化。
应当指出，尽管已经说明了彼此相邻的两个像素共用一个信号提取单元的示例，但是也可以彼此相邻的三个以上的像素共用一个信号提取单元。另外，在信号提取单元由彼此相邻的两个以上的像素共用的情况下，在信号提取单元中，只有检测信号载流子的电荷检测单元可以共用，或者只有产生电场的电压施加单元可以共用。
<第八实施例>
<像素的配置示例>
另外，可以不特别设置设于诸如像素阵列单元20的像素51等各像素中的片上透镜或像素间遮光部。
具体地，例如，像素51可设为如图19所示的配置。应当指出，在图19中，用相同的附图标记表示与图2的情况对应的部分，并适当地省略其说明。
图19所示的像素51的配置与图2所示的像素51的配置的不同之处在于未设置片上透镜62，而其它配置与图2中的像素51的配置相同。
在图19所示的像素51中，由于在基板61的光入射表面侧未设置片上透镜62，所以可以使从外部入射到基板61的红外光的衰减更小。因此，能够被基板61接收的红外光的光量增加，因而能够提高像素51的灵敏度。
<第八实施例的变形例1>
<像素的配置示例>
另外，像素51的配置例如可设为图20中所示的配置。应当指出，在图20中，用相同的附图标记表示与图2的情况对应的部分，并适当地省略其说明。
图20所示的像素51的配置与图2所示的像素51的配置的不同之处在于没有设置像素间遮光膜63-1和像素间遮光膜63-2，而其它配置与图2中的像素51的配置相同。
在图20所示的示例中，尽管由于在基板61的光入射表面侧没有设置像素间遮光膜63而使防串扰效果降低，但是被像素间遮光膜63遮挡的红外光也入射到基板61中，因而能够提高像素51的灵敏度。
应当指出，在像素51中，不但可以不设置片上透镜62，也可以不设置像素间遮光膜63。
<第八实施例的变形例2>
<像素的配置示例>
另外，例如，如图21所示，也可以最优化光轴方向上的片上透镜的厚度。应当指出，在图21中，用相同的附图标记表示与图2的情况对应的部分，并适当地省略其说明。
图21所示的像素51的配置与图2所示的像素51的配置的不同之处在于代替片上透镜62设有片上透镜411，而其它配置与图2中的像素51的配置相同。
在图21所示的像素51中，片上透镜411形成在基板61的光入射表面侧，即，图中的上侧。与图2所示的片上透镜62相比，光轴方向上的片上透镜411的厚度，即，图中垂直方向上的厚度变小。
通常，当设于基板61的前表面上的片上透镜的厚度更大时，对入射到片上透镜的光的聚集更有利。然而，当片上透镜411的厚度减小时，透射率与该减小成比例地变高，因而能够提高像素51的灵敏度。因此，可以根据基板61的厚度、红外光的聚集位置等适当地确定片上透镜411的厚度。
<第九实施例>
<像素的配置示例>
另外，可以在形成于像素阵列单元20中的像素之间设置隔离区域以通过改善相邻像素之间的隔离特性来防止串扰。
在此情况下，例如，如图22所示配置像素51。应当指出，在图22中，用相同的附图标记表示与图2的情况对应的部分，并适当地省略其说明。
图22所示的像素51的配置与图2所示的像素51的配置的不同之处在于在基板61内设有隔离区域441-1和隔离区域441-2，而其它配置与图2中的像素51的配置相同。
在图22所示的像素51中，通过遮光膜等将相邻像素隔开的隔离区域441-1和隔离区域441-2形成在基板61内像素51和与像素51相邻的其它像素之间的边界部分处，即，图中像素51的右侧和左侧的端部处。应当指出，在不需要特别区分隔离区域441-1和隔离区域441-2的情况下，这些区域也简称为隔离区域441。
例如，在形成隔离区域441时，从基板61的光入射表面侧，即图中的上侧表面到图中的下侧(垂直于基板61的表面的方向)，以预定深度在基板61中形成细长凹槽(沟槽)。之后，通过埋入在凹槽部中形成遮光膜，于是成为隔离区域441。隔离区域441用作遮挡从光入射表面入射到基板61中并向与像素51相邻的其它像素传播的红外光的像素隔离区域。
如上所述，在形成埋入型隔离区域441时，能够改善像素间的红外光隔离特性，因而能够防止串扰发生。
<第九实施例的变形例1>
<像素的配置示例>
另外，在像素51中形成埋入型隔离区域的情况下，例如，如图23所示，可以设置隔离区域471-1和隔离区域471-2以贯穿整个基板61。应当指出，在图23中，用相同的附图标记表示与图2的情况对应的部分，并适当地省略其说明。
图23所示的像素51的配置与图2所示的像素51的配置的不同之处在于在基板61内设有隔离区域471-1和隔离区域471-2，而其它配置与图2中的像素51的配置相同。即，图23所示的像素51具有代替图22所示的像素51的隔离区域441设置隔离区域471-1和隔离区域471-2的配置。
在图23所示的像素51中，通过遮光膜等将贯穿整个基板61的隔离区域471-1和隔离区域471-2形成在基板61内像素51和与像素51相邻的其它像素之间的边界部分处，即，图中像素51的右侧和左侧的端部处。应当指出，在不需要特别区分隔离区域471-1和隔离区域471-2的情况下，这些区域也简称为隔离区域471。
例如，在形成隔离区域471时，在与基板61的光入射表面侧相对的表面中，即从图中的下侧表面到图中的上侧，形成细长凹槽(沟槽)。此时，凹槽形成为到达基板61的光入射表面以贯穿基板61。另外，通过埋入在如上所述形成的凹槽部中形成遮光膜，于是成为隔离区域471。
根据埋入型隔离区域471，能够改善像素间的红外光隔离特性，因而能够防止串扰发生。
<第十实施例>
<像素的配置示例>
另外，其中形成有信号提取单元65的基板的厚度可根据像素的各种特性等来确定。
因此，例如，如图24所示，相比于图2所示的基板61，构成像素51的基板501可设为更厚。应当指出，在图24中，用相同的附图标记表示与图2的情况对应的部分，并适当地省略其说明。
图24所示的像素51的配置与图2所示的像素51的配置的不同之处在于代替基板61设置基板501，而其它配置与图2中的像素51的配置相同。
即，在图24所示的像素51中，片上透镜62、固定电荷膜66和像素间遮光膜63形成于基板501的光入射表面侧。另外，氧化膜64、信号提取单元65和隔离部75形成在与基板501的光入射表面侧相对的前表面附近。
例如，基板501由20μm以上厚度的P型半导体基板构成。基板501和基板61只是基板厚度不同，形成氧化膜64、信号提取单元65和隔离部75的位置在基板501和基板61之间是相同的。
应当指出，可根据像素51的特性等优化适当形成于基板501或基板61的光入射表面侧等的各种层(膜)的膜厚度。
<第十一实施例>
<像素的配置示例>
另外，尽管已经说明了构成像素51的基板由P型半导体基板形成的示例，但如图25所示，基板例如也可以由N型半导体基板形成。应当指出，在图25中，用相同的附图标记表示与图2的情况对应的部分，并适当地省略其说明。
图25所示的像素51的配置与图2所示的像素51的配置的不同之处在于代替基板61设置基板531，而其它配置与图2中的像素51的配置相同。
在图25所示的像素51中，例如，片上透镜62、固定电荷膜66和像素间遮光膜63形成于由诸如硅基板等N型半导体层构成的基板531的光入射表面侧。
另外，氧化膜64、信号提取单元65和隔离部75形成在与基板531的光入射表面侧相对的表面附近。氧化膜64、信号提取单元65和隔离部75的形成位置在基板531和基板61之间相同，并且信号提取单元65的配置在基板531和基板61之间也相同。
例如，基板531在图中垂直方向的厚度，即，在垂直于基板531的表面的方向的厚度设为20μm以下。
另外，例如，基板531设为基板浓度设为1E+13以下数量级的高阻抗N-Epi基板，基板531的阻抗(电阻)例如设为500[Ωcm]以上。因此，能够降低像素51的功耗。
此处，关于基板浓度和基板531的阻抗之间的关系，例如，当基板浓度为2.15E+12[cm3]时，阻抗设为2000[Ωcm]；当基板浓度为4.30E+12[cm3]时，阻抗设为1000[Ωcm]；当基板浓度为8.61E+12[cm3]时，阻抗设为500[Ωcm]；当基板浓度为4.32E+13[cm3]时，阻抗设为100[Ωcm]。
如上所述，即使像素51的基板531设为N型半导体基板时，也能够通过与图2所示的示例相同的操作而获得相同的效果。
<第十二实施例>
<像素的配置示例>
另外，如同参照图24所述的示例，N型半导体基板的厚度也可根据像素的各种特性等来确定。
因此，例如，如图26所示，相比于图25所示的基板531，构成像素51的基板561可设置得更厚。应当指出，在图26中，用相同的附图标记表示与图25的情况对应的部分，并适当地省略其说明。
图26所示的像素51的配置与图25所示的像素51的配置的不同之处在于代替基板531设置基板561，而其它配置与图25中的像素51的配置相同。
即，在图26所示的像素51中，片上透镜62、固定电荷膜66和像素间遮光膜63形成于基板561的光入射表面侧。另外，氧化膜64、信号提取单元65和隔离部75形成在与基板561的光入射表面侧相对的表面的前表面附近。
例如，基板561由具有20μm以上厚度的N型半导体基板构成。基板561和基板531只是基板厚度不同，氧化膜64、信号提取单元65和隔离部75的形成位置在基板561和基板531之间相同。
<第十三实施例>
<像素的配置示例>
另外，例如，可以通过向基板61的光入射表面侧施加偏压来增强在基板61内垂直于基板61的表面的方向(在下文中，也称为Z方向)的电场。
在此情况下，例如，像素51具有如图27A和图27B所示的配置。应当指出，在图27A和图27B中，用相同的附图标记表示与图2的情况对应的部分，并适当地省略其说明。
图27A示出了图2所示的像素51，像素51的基板61内的箭头表示在基板61内Z方向的电场的强度。
相比之下，图27B示出了在向基板61的光入射表面施加偏置(电压)时像素51的配置。尽管图27B中像素51的配置与图2所示的像素51的配置基本相同，但是在基板61的光入射表面侧的界面新添加了P+半导体区域601。
在形成于基板61的光入射表面侧界面的P+半导体区域601中，从像素阵列单元20的内部或外部施加0V以下的电压(负偏压)，因而增强了Z方向的电场。图27B中像素51的基板61内的箭头表示在基板61内Z方向的电场的强度。图27B中在基板61内所示的箭头比图27A的像素51中的箭头粗，Z方向的电场变强。如上所述，在向形成于基板61的光入射表面侧的P+半导体区域601施加负偏压时，Z方向的电场增强，因而能够提高信号提取单元65中的电子提取效率。
应当指出，向基板61的光入射表面侧施加电压的配置不限于其中设置P+半导体区域601的配置，可以是其它任意配置。例如，通过层压在基板61的光入射表面和片上透镜62之间形成透明电极膜，并通过向透明电极膜施加电压来施加负偏压。
<第十四实施例>
<像素的配置示例>
另外，可以在与基板61的光入射表面相对的表面上设置大面积反射元件以提高像素51对红外线的灵敏度。
在此情况下，例如，如图28所示配置像素51。应当指出，在图28中，用相同的附图标记表示与图2的情况对应的部分，并适当地省略其说明。
图28所示的像素51的配置与图2所示的像素51的配置的不同之处在于在与基板61的光入射表面相对的表面上设置有反射元件631，而其它配置与图2中的像素51的配置相同。
在图28所示的示例中，反射红外光的反射元件631设置为覆盖与基板61的光入射表面相对的表面的整体。
反射元件631可以是对红外光反射率高的任意元件。例如，可以使用设于层叠在与基板61的光入射表面相对的表面上的多层配线层内的诸如铜或铝等金属作为反射元件631，或者可以在与基板61的光入射表面相对的表面上形成诸如多晶硅和氧化膜等反射结构作为反射元件631。
如上所述，在像素51中设有反射元件631时，通过片上透镜62从光入射表面入射到基板61中并且透过基板61未被光电转换的红外光被反射元件631反射，并使得再次入射到基板61中。因此，能够增加在基板61内光电转换的红外光的量，因而能够提高量子效率(QE)，即像素51对红外光的灵敏度。
<第十五实施例>
<像素的配置示例>
另外，可以在与基板61的光入射表面相对的表面上设置大面积遮光元件以防止附近像素中光的错误检测。
在此情况下，例如，像素51可具有用遮光元件代替图28所示的反射元件631的配置。即，在图28所示的像素51中，将覆盖与基板61的光入射表面相对的表面的整体的反射元件631设为阻挡红外光的遮光元件631'。遮光元件631'代替图28中像素51的反射元件631。
遮光元件631'可以是对红外光的遮光率高的任意元件。例如，可以使用设于层叠在与基板61的光入射表面相对的表面上的多层配线层内的诸如铜或铝等金属作为遮光元件631'，或者可以在与基板61的光入射表面相对的表面上形成诸如多晶硅和氧化膜等遮光结构作为遮光元件631'。
如上所述，在像素51中设有遮光元件631'时，能够防止通过片上透镜62从光入射表面入射到基板61中并且透过基板61未在基板61内被光电转换的红外光在配线层中散射及入射到附近像素。因此，能够防止在附近像素中错误地检测到光。
应当指出，例如，在遮光元件631'由包括金属的材料构成时，遮光元件631'也可用作反射元件631。
<第十六实施例>
<像素的配置示例>
另外，可以代替像素51的基板61中的氧化膜64设置由P型半导体区域构成的P阱区域。
在此情况下，例如，如图29所示配置像素51。应当指出，在图29中，用相同的附图标记表示与图2的情况对应的部分，并适当地省略其说明。
图29所示的像素51的配置与图2所示的像素51的配置的不同之处在于设置P阱区域671、隔离部672-1和隔离部672-2代替氧化膜64，而其它配置与图2中的像素51的配置相同。
在图29所示的示例中，由P型半导体区域构成的P阱区域671形成于在基板61内与光入射表面相对的表面侧(即图中下表面的内侧)的中间部分处。另外，将P阱区域671和N+半导体区域71-1彼此隔开的隔离部672-1通过氧化膜等形成在P阱区域671和N+半导体区域71-1之间。类似地，将P阱区域671和N+半导体区域71-2彼此隔开的隔离部672-2也通过氧化膜等形成在P阱区域671和N+半导体区域71-2之间。在图29所示的像素51中，相比于N-半导体区域72，P-半导体区域74在图中向上的方向上为更宽的区域。
<第十七实施例>
<像素的配置示例>
另外，在像素51的基板61中，除了氧化膜64之外，还可以设置由P型半导体区域构成的P阱区域。
在此情况下，例如，如图30所示配置像素51。应当指出，在图30中，用相同的附图标记表示与图2的情况对应的部分，并适当地省略其说明。
图30所示的像素51的配置与图2所示的像素51的配置的不同之处在于新设有P阱区域701，而其它配置与图2中的像素51的配置相同。即，在图30所示的示例中，由P型半导体区域构成的P阱区域701形成在基板61内氧化膜64的上侧。
如上所述，根据本技术，由于CAPD传感器配置为背照射型，因而能够改善诸如像素灵敏度等特性。
<像素的等效电路的配置示例>
图31示出了像素51的等效电路。
像素51包括相对于具有N+半导体区域71-1、P+半导体区域73-1等的信号提取单元65-1的传输晶体管721A、FD 722A、复位晶体管723A、放大晶体管724A和选择晶体管725A。
另外，像素51包括相对于具有N+半导体区域71-2、P+半导体区域73-2等的信号提取单元65-2的传输晶体管721B、FD 722B、复位晶体管723B、放大晶体管724B和选择晶体管725B。
分接部驱动单元21将预定电压MIX0(第一电压)施加到P+半导体区域73-1，并将预定电压MIX1(第二电压)施加到P+半导体区域73-2。在上述示例中，电压MIX0和电压MIX1中的一个电压为1.5V，另一个电压为0V。P+半导体区域73-1和73-2是被施加有第一电压或第二电压的电压施加单元。
N+半导体区域71-1和71-2是检测通过入射到基板61的光的光电转换产生的电荷并累积电荷的电荷检测单元。
当提供给栅极电极的驱动信号TRG进入有效状态时，传输晶体管721A响应于有效状态进入导通状态，并将累积在N+半导体区域71-1中的电荷传输到FD 722A。当提供给栅极电极的驱动信号TRG进入有效状态时，传输晶体管721B响应于有效状态进入导通状态，并将累积在N+半导体区域71-2中的电荷传输到FD 722B。
FD 722A暂时保持从N+半导体区域71-1提供的电荷DET0。FD 722B暂时保持从N+半导体区域71-2提供的电荷DET1。FD 722A对应于参照图2所述的FD部A，FD 722B对应于参照图2所述的FD部B图2。
当提供给栅极电极的驱动信号RST进入有效状态时，复位晶体管723A响应于有效状态进入导通状态，并将FD 722A的电位复位到预定电平(电源电压VDD)。当提供给栅极电极的驱动信号RST进入有效状态时，复位晶体管723B响应于有效状态进入导通状态，并将FD722B的电位复位到预定电平(电源电压VDD)。应当指出，当复位晶体管723A和723B进入有效状态时，传输晶体管721A和721B同时进入有效状态时。
在放大晶体管724A中，源极通过选择晶体管725A连接到垂直信号线29A，并且放大晶体管724A连同连接到垂直信号线29A的一端的恒流源电路单元726A的负载MOS一起构成源极跟随器电路。在放大晶体管724B中，源极通过选择晶体管725B连接到垂直信号线29B，并且放大晶体管724B连同连接到垂直信号线29B的一端的恒流源电路单元726B的负载MOS一起构成源极跟随器电路。
选择晶体管725A连接在放大晶体管724A的源极和垂直信号线29A之间。当提供给栅极电极的选择信号SEL进入有效状态时，选择晶体管725A响应于有效状态进入导通状态，并将从放大晶体管724A输出的像素信号输出到垂直信号线29A。
选择晶体管725B连接在放大晶体管724B的源极和垂直信号线29B之间。当提供给栅极电极的选择信号SEL进入有效状态时，选择晶体管725B响应于有效状态进入导通状态，并将从放大晶体管724B输出的像素信号输出到垂直信号线29B。
例如，通过垂直驱动单元22控制像素51的传输晶体管721A和721B、复位晶体管723A和723B、放大晶体管724A和724B以及选择晶体管725A和725B。
<像素的另一等效电路的配置示例>
图32示出了像素51的另一等效电路。
在图32中，用相同的附图标记表示与图31的情况对应的部分，并适当地省略其说明。
在图32的等效电路中，相比于图31的等效电路，信号提取单元65-1和65-2均添加了额外的电容器727以及控制额外的电容器727的连接的切换晶体管728。
具体地，额外的电容器727A通过切换晶体管728A连接在传输晶体管721A和FD722A之间，额外的电容器727B通过切换晶体管728B连接在传输晶体管721B和FD 722B之间。
当提供给栅极电极的驱动信号FDG进入有效状态时，切换晶体管728A响应于有效状态进入导通状态，并且将额外的电容器727A连接到FD 722A。当提供给栅极电极的驱动信号FDG进入有效状态时，切换晶体管728B响应于有效状态进入导通状态，并且将额外的电容器727B连接到FD 722B。
例如，在入射光的光量大的高照射状态下，垂直驱动单元22将切换晶体管728A和728B置为有效状态以使FD 722A和额外的电容器727A彼此连接，并且使FD 722B和额外的电容器727B彼此连接。因此，能够在高照射状态下累积相对多的电荷。
同时，在入射光的光量小的低照射状态下，垂直驱动单元22将切换晶体管728A和728B置为无效状态以使额外的电容器727A和727B分别与FD 722A和FD 722B分开。
尽管可以如同图31的等效电路省去额外的电容器727，但是当设置额外的电容器727并且根据入射光量选择性地适当使用额外的电容器727时，能够确保高动态范围。
<电压供给线的布置示例>
下面，将参照图33A至图35B说明电压供给线的布置，该电压供给线用于将预定电压MIX0或MIX1施加到作为像素51的信号提取单元65的电压施加单元的P+半导体区域73-1和73-2。图33A和图33B以及图34A和图34B示出的电压供给线741对应于图1所示的电压供给线30。
应当指出，对于图33A和图33B以及图34A和图34B，尽管将通过采用图9所示的圆形配置作为像素51的信号提取单元65的配置进行说明，但是当然也可以采用其它配置。
图33A是示出电压供给线的第一布置示例的平面图。
在布置示例中，对于以矩阵形式二维布置的多个像素51，电压供给线741-1或741-2沿垂直方向布线在水平方向上彼此相邻的两个像素之间(在其边界处)。
电压供给线741-1连接到各像素51的两个信号提取单元65中一侧的信号提取单元65-1的P+半导体区域73-1。电压供给线741-2连接到像素51的两个信号提取单元65中另一侧的信号提取单元65-2的P+半导体区域73-2。
在第一布置示例中，两条电压供给线741-1和741-2相对于两个像素列布置，因而布置在像素阵列单元20中的电压供给线741的数目基本上与像素51的列数相同。
图33B是示出电压供给线的第二布置示例的平面图。
在第二布置示例中，对于以矩阵形式二维布置的多个像素51的一个像素列，沿垂直方向布线两条电压供给线741-1和741-2。
电压供给线741-1连接到各像素51的两个信号提取单元65中一侧的信号提取单元65-1的P+半导体区域73-1。电压供给线741-2连接到像素51的两个信号提取单元65中另一侧的信号提取单元65-2的P+半导体区域73-2。
在第二布置示例中，针对一个像素列布线两条电压供给线741-1和741-2，因而针对两个像素列布置四条电压供给线741。因此，布置的电压供给线741的数目大约是像素51的列数的两倍。
图33A和图33B中的任意一个布置示例都是周期性布置。在周期性布置中，其中电压供给线741-1连接到信号提取单元65-1的P+半导体区域73-1并且电压供给线741-2连接到P+半导体区域73-2的配置相对于垂直方向上布置的像素周期性重复。
在图33A所示的第一布置示例中，能够减少相对于像素阵列单元20布线的电压供给线741-1和741-2的数目。
在图33B所示的第二布置示例中，尽管相比于第一布置示例布线的条数进一步增加，但是连接到一条电压供给线741的信号提取单元65的数目变为一半，因而能够降低配线的负载，并且因而第二布置示例对于高速驱动或像素阵列单元20中像素的总数大的情况是有效的。
图34A是示出电压供给线的第三布置示例的平面图。
如同图33A中的第一布置示例，第三布置示例是两条电压供给线741-1和741-2相对于两个像素列布置的示例。
第三布置示例与图33A的第一布置示例的不同之处在于信号提取单元65-1和65-2的连接终点在垂直方向上布置的两个像素之间彼此不同。
具体地，例如，在像素51中，电压供给线741-1连接到信号提取单元65-1的P+半导体区域73-1，电压供给线741-2连接到信号提取单元65-2的P+半导体区域73-2，但是在像素51的下侧或上侧的像素51中，电压供给线741-1连接到信号提取单元65-2的P+半导体区域73-2，电压供给线741-2连接到信号提取单元65-1的P+半导体区域73-1。
图34B是示出电压供给线的第四布置示例的平面图。
如同图33B中的第二布置示例，第四布置示例是两条电压供给线741-1和741-2相对于一个像素列布置的示例。
第四布置示例与图33B中的第二布置示例的不同之处在于信号提取单元65-1和65-2的连接终点在垂直方向上布置的两个像素之间彼此不同。
具体地，例如，在像素51中，电压供给线741-1连接到信号提取单元65-1的P+半导体区域73-1，电压供给线741-2连接到信号提取单元65-2的P+半导体区域73-2，但是在像素51的下侧或上侧的像素51中，电压供给线741-1连接到信号提取单元65-2的P+半导体区域73-2，电压供给线741-2连接到信号提取单元65-1的P+半导体区域73-1。
在图34A所示的第三布置示例中，能够减少相对于像素阵列单元20布线的电压供给线741-1和741-2的数目。
在图34B所示的第四布置示例中，尽管相比于第三布置示例布线的条数进一步增加，但是连接到一条电压供给线741的信号提取单元65的数目变为一半，因而能够降低配线的负载，并且因而第四布置示例对于高速驱动或像素阵列单元20中像素的总数大的情况是有效的。
图34A和图34B中的任意一个布置示例都是镜像布置，其中，关于在上下方向(垂直方向)上彼此相邻的两个像素连接终点是镜面反向的。
如图35A所示，在周期性布置中，施加到彼此相邻的两个信号提取单元65(像素边界处于该两个信号提取单元65之间)的电压彼此不同，因而在相邻像素之间产生电荷交换。因此，尽管电荷传输效率优于镜像布置，但是相邻像素的串扰特性不如镜像布置。
同时，如图35B所示，在镜像布置中，施加到彼此相邻的两个信号提取单元65(像素边界处于该两个信号提取单元65之间)的电压彼此相同，因而抑制了相邻像素之间的电荷交换。因此，尽管电荷传输效率不如周期性布置，但是相邻像素的串扰特性优于周期性布置。
<第十四实施例中多个像素的截面构造>
在如图2等所示的像素的截面构造中，省去了形成于与基板61的光入射表面相对的前表面侧的多层配线层的图示。
在下文中，关于如上所述的几个实施例，示出了在省去多层配线层的情况下彼此相邻的多个像素的截面图。
首先，图36和图37示出了图28所示的第十四实施例中多个像素的截面图。
图28所示的第十四实施例涉及包括在与基板61的光入射表面相对侧的大面积反射元件631的像素的配置。
图36对应于沿图11中的线B-B'截取的截面图，图37对应于沿线A-A'截取的截面图。另外，可以如同图36示出沿图17中的线C-C'截取的截面图。
如图36所示，在像素51中，氧化膜64形成在中间部分，信号提取单元65-1和信号提取单元65-2分别形成于氧化膜64的两侧。
在信号提取单元65-1中，在将P+半导体区域73-1和P-半导体区域74-1设为中心的情况下，N+半导体区域71-1和N-半导体区域72-1形成为围绕P+半导体区域73-1和P-半导体区域74-1的周围。P+半导体区域73-1和N+半导体区域71-1与多层配线层811接触。P-半导体区域74-1布置在P+半导体区域73-1的上侧(片上透镜62侧)以覆盖P+半导体区域73-1，N-半导体区域72-1布置在N+半导体区域71-1的上侧(片上透镜62侧)以覆盖N+半导体区域71-1。换言之，P+半导体区域73-1和N+半导体区域71-1布置在基板61内的多层配线层811侧，N-半导体区域72-1和P-半导体区域74-1布置在基板61内的片上透镜62侧。另外，将N+半导体区域71-1和P+半导体区域73-1彼此隔开的隔离部75-1通过氧化膜等形成在N+半导体区域71-1和P+半导体区域73-1之间。
在信号提取单元65-2中，在将P+半导体区域73-2和P-半导体区域74-2设为中心的情况下，N+半导体区域71-2和N-半导体区域72-2形成为围绕P+半导体区域73-2和P-半导体区域74-2的周围。P+半导体区域73-2和N+半导体区域71-2与多层配线层811接触。P-半导体区域74-2布置在P+半导体区域73-2的上侧(片上透镜62侧)以覆盖P+半导体区域73-2，N-半导体区域72-2形成在N+半导体区域71-2的上侧(片上透镜62侧)以覆盖N+半导体区域71-2。换言之，P+半导体区域73-2和N+半导体区域71-2布置在基板61内的多层配线层811侧，N-半导体区域72-2和P-半导体区域74-2布置在基板61内的片上透镜62侧。另外，将N+半导体区域71-2和P+半导体区域73-2彼此隔开的隔离部75-2也通过氧化膜等形成在N+半导体区域71-2和P+半导体区域73-2之间。
氧化膜64也形成在相邻像素51之间的边界区域中，即，在预定像素51的信号提取单元65-1的N+半导体区域71-1和与该预定像素51相邻的像素51的信号提取单元65-2的N+半导体区域71-2之间。
固定电荷膜66形成于基板61的光入射表面侧的界面(图36和图37中的上表面)处。
如图36所示，在将针对每个像素形成于基板61的光入射表面侧的片上透镜62分为上升部821和弯曲表面部822时，上升部821的厚度设为小于弯曲表面部822的厚度，上升部821的厚度在像素内区域的整个表面上方均匀提高，弯曲表面部822的厚度随像素内在高度方向上的位置而不同。上升部821的厚度越大，越多的倾斜入射光可能会被像素间遮光膜63反射。因此，在上升部821的厚度设为较小时，能够接收倾斜入射到基板61的光。另外，弯曲表面部822的厚度越大，可将越多的入射光聚集到像素的中心。
多层配线层811针对每个像素形成在与形成有片上透镜62的基板61的光入射表面侧相对的一侧。换言之，作为半导体层的基板61布置在片上透镜62和多层配线层811之间。多层配线层811包括五层金属膜M1至M5以及布置在这些金属膜之间的层间绝缘膜812。应当指出，在图36中，在多层配线层811的五层金属膜M1至M5中，最外侧的金属膜M5处于看不见金属膜M5的位置，因而在图36的截面图中未示出金属膜M5。然而，作为与图36的方向不同的方向所视的截面图的图37的截面图示出了金属膜M5。
如图37所示，像素晶体管Tr形成在多层配线层811和基板61之间的界面部分的像素边界区域中。像素晶体管Tr是图31和图32所示的传输晶体管721、复位晶体管723、放大晶体管724和选择晶体管725中的任一个。
在多层配线层811的五层金属膜M1至M5中最靠近基板61的金属膜M1包括提供电源电压的电源线813、将预定电压提供给P+半导体区域73-1或73-2的电压施加配线814以及作为反射入射光的元件的反射元件815。在图36所示的金属膜M1中，尽管电源线813和电压施加配线814之外的配线为反射元件815，但为了避免图的复杂而省去了部分附图标记。反射元件815是设置用于反射入射光的伪配线，对应于图28所示的反射元件631。反射元件815布置在N+半导体区域71-1和71-2的下侧以在平面图中与作为电荷检测单元的N+半导体区域71-1和71-2重叠。应当指出，在设置第十五实施例的遮光元件631'代替图28所示的第十四实施例的反射元件631的情况下，图36中的反射元件815的一部分为遮光元件631'。
另外，在金属膜M1中，形成有使N+半导体区域71和传输晶体管721相连的电荷提取配线(图36中未示出)以将累积在N+半导体区域71中的电荷传输到FD 722。
应当指出，在该示例中，尽管反射元件815(反射元件631)和电荷提取配线设置为布置在金属膜M1的同一层中，但并不限于同一层的布置。
在作为从基板61侧起的第二层的金属膜M2中，例如，形成有连接到金属膜M1的电压施加配线814的电压施加配线816、传输驱动信号TRG、驱动信号RST、选择信号SEL、驱动信号FDG等的控制线817、地线等。另外，在金属膜M2中形成有FD 722B和额外的电容器727A。
在作为从基板61侧起的第三层的金属膜M3中，例如，形成有垂直信号线29、用于屏蔽的VSS配线等。
在作为从基板61侧起的第四层和第五层的金属膜M4和金属膜M5中，例如，形成有将预定电压MIX0或MIX1施加到作为信号提取单元65的电压施加单元的P+半导体区域73-1和73-2的电压供给线741-1和741-2(图33A和图33B以及图34A和图34B)。
应当指出，后文将参照图42和图43说明多层配线层811的五层金属膜M1至M5的平面布置。
<第九实施例的多个像素的截面构造>
图38是示出关于不省去多层配线层时多个像素的图22所示的第九实施例的像素结构的截面图。
图22所示的第九实施例是包括按如下方式获得的隔离区域441的像素配置，在基板61内的像素边界部分处从基板61的后表面(光入射表面)起形成预定深度的细长凹槽(沟槽)，并将遮光膜埋入凹槽中。
包括信号提取单元65-1和65-2、多层配线层811的五层金属膜M1至M5等的其它配置与图36所示的配置类似。
<第九实施例的变形例1的多个像素的截面构造>
图39是示出关于不省去多层配线层时多个像素的图23所示的第九实施例的变形例1的像素结构的截面图。
图23所示的第九实施例的变形例1是包括在基板61内的像素边界部分处贯穿整个基板61的隔离区域471的像素配置。
包括信号提取单元65-1和65-2、多层配线层811的五层金属膜M1至M5等的其它配置与图36所示的配置类似。
<第十六实施例的多个像素的截面构造>
图40是示出关于不省去多层配线层时多个像素的图29所示的第十六实施例的像素结构的截面图。
图29所示的第十六实施例是包括P阱区域671的配置，P阱区域671处于基板61内与光入射表面相对的表面侧(即图中下表面的内侧)的中间部分。另外，隔离部672-1通过氧化膜等形成在P阱区域671和N+半导体区域71-1之间。类似地，隔离部672-2通过氧化膜等形成在P阱区域671和N+半导体区域71-2之间。P阱区域671也形成在基板61的下表面的像素边界部分处。
包括信号提取单元65-1和65-2、多层配线层811的五层金属膜M1至M5等的其它配置与图36所示的配置类似。
<第十实施例的多个像素的截面构造>
图41是示出关于不省去多层配线层时多个像素的图24所示的第十实施例的像素结构的截面图。
图24所示的第十实施例是其中设置基板厚度更大的基板501代替基板61的像素配置。
包括信号提取单元65-1和65-2、多层配线层811的五层金属膜M1至M5等的其它配置与图36所示的配置类似。
<五层金属膜M1至M5的平面布置示例>
下面，将参照图42A至图42C以及图43A和图43B说明图36至图41所示的多层配线层811的五层金属膜M1至M5的平面布置示例。
图42A示出了多层配线层811的五层金属膜M1至M5中第一层金属膜M1的平面布置示例。
图42B示出了多层配线层811的五层金属膜M1至M5中第二层金属膜M2的平面布置示例。
图42C示出了多层配线层811的五层金属膜M1至M5中第三层金属膜M3的平面布置示例。
图43A示出了多层配线层811的五层金属膜M1至M5中第四层金属膜M4的平面布置示例。
图43B示出了多层配线层811的五层金属膜M1至M5中第五层金属膜M5的平面布置示例。
应当指出，图42A至图42C以及图43A和图43B中像素51的区域，以及图11所示的具有八边形的信号提取单元65-1和65-2的区域由虚线表示。
在图42A至图42C以及图43A和图43B中，图中的垂直方向为像素阵列单元20的垂直方向，图中的水平方向为像素阵列单元20的水平方向。
如图42A所示，在多层配线层811的第一层金属膜M1中，形成有反射红外光的反射元件631。在像素51的区域中，相对于信号提取单元65-1和65-2中的各者形成有两个反射元件631，并且信号提取单元65-1的两个反射元件631与信号提取单元65-1的两个反射元件631在垂直方向上对称形成。
另外，在水平方向上，像素晶体管配线区域831布置在相邻像素51的反射元件631之间。在像素晶体管配线区域831中，形成有连接传输晶体管721、复位晶体管723、放大晶体管724或选择晶体管725的像素晶体管Tr的配线。用于像素晶体管Tr的配线基于两个信号提取单元65-1和65-2的中间线(未图示)在垂直方向上对称形成。
另外，诸如地线832、电源线833和地线834等配线形成在相邻像素51的反射元件631之间。这些配线基于两个信号提取单元65-1和65-2的中间线(未图示)在垂直方向上对称形成。
如上所述，在第一层金属膜M1中，由于信号提取单元65-1侧的区域和信号提取单元65-2侧的区域在像素内对称布置，所以可在信号提取单元65-1和65-2之间均匀地调节配线负载。因此，可减小信号提取单元65-1和65-2的驱动差异。
在第一层金属膜M1中，由于在形成于基板61中的信号提取单元65-1和65-2的下侧形成有大面积反射元件631，所以通过片上透镜62入射到基板61中且透过基板61未在基板61内光电转换的红外光被反射元件631反射，并使得再次入射到基板61中。因此，能够增加在基板61内光电转换的红外光的量，并因而能够提高量子效率(QE)，即像素51对于红外光的灵敏度。
同时，在第一层金属膜M1中，在遮光元件631'布置在与反射元件631相同的区域代替反射元件631的情况下，能够防止通过片上透镜62从光入射表面入射到基板61中且透过基板61未在基板61内光电转换的红外光在配线层中散射以及入射到附近像素。因此，能够防止光在附近像素中被错误地检测。
如图42B所示，在多层配线层811的第二层金属膜M2中，其中形成有在水平方向传输预定信号的控制线841至844等的控制线区域851布置在信号提取单元65-1和65-2之间的位置处。例如，控制线841至844是用于传输驱动信号TRG、驱动信号RST、选择信号SEL或驱动信号FDG的线。
当控制线区域851布置在两个信号提取单元65之间时，信号提取单元65-1和65-2中各者的影响变得均匀，因而能够减小信号提取单元65-1和65-2之间的驱动差异。
另外，其中形成有FD 722B或额外的电容器727A的电容区域852布置在与第二层金属膜M2的控制线区域851不同的预定区域中。在电容区域852中，以梳齿状图案化形成金属膜M2以构成FD 722B或额外的电容器727A。
当FD 722B或额外的电容器727A布置在第二层金属膜M2中时，能够根据设计时期望的配线电容自由地布置FD 722B或额外的电容器727A的图案，因而能够提高设计自由度。
如图42C所示，在多层配线层811的第三层金属膜M3中，至少形成有将从各像素51输出的像素信号传输到列处理单元23的垂直信号线29。可以相对一个像素列布置三条以上的垂直信号线29以提高像素信号的读取速度。另外，除了垂直信号线29，还可以布置屏蔽配线以降低耦合电容。
在多层配线层811的第四层金属膜M4和第五层金属膜M5中，形成有将预定电压MIX0或MIX施加到像素51中信号提取单元65的P+半导体区域73-1和73-2的电压供给线741-1和741-2。
图43A和图43B所示的金属膜M4和金属膜M5表示在图33A所示的布置示例中采用电压供给线741的情况的示例。
金属膜M4的电压供给线741-1通过金属膜M3和M2连接到金属膜M1的电压施加配线814(例如，图36)，电压施加配线814连接到像素51的信号提取单元65-1的P+半导体区域73-1。类似地，金属膜M4的电压供给线741-2通过金属膜M3和M2连接到金属膜M1的电压施加配线814(例如，图36)，电压施加配线814连接到像素51的信号提取单元65-2的P+半导体区域73-2。
金属膜M5的电压供给线741-1和741-2在像素阵列单元20的周围连接到分接部驱动单元21。金属膜M4的电压供给线741-1和金属膜M5的电压供给线741-1在金属膜M4和金属膜M5均存在的平面区域中的预定位置处通过通孔(未图示)等彼此连接。预定电压MIX0或MIX1从分接部驱动单元21在通过金属膜M5的电压供给线741-1和741-2传输之后被提供给金属膜M4的电压供给线741-1和741-2，并且从电压供给线741-1和741-2通过金属膜M3和M2被提供给金属膜M1的电压施加配线814。
例如，如图43A和图43B所示，当光接收元件1设为背照射型CAPD传感器时，例如，能够在垂直方向布线用于将预定电压MIX0或MIX1施加到像素51的信号提取单元65的电压供给线741-1和741-2，即能够自由设计布线宽度和驱动配线的布局。另外，能够实现适于高速驱动的布线或考虑到负载降低的布线。
<像素晶体管的平面布置示例>
图44A至图44C是示出图42A所示的第一层金属膜M1和形成于金属膜M1上的多晶硅层之间的重叠结构的平面图，在多晶硅层中形成有像素晶体管Tr的栅极电极等。
图44A是将图44C中的金属膜M1和图44B中的多晶硅层重叠所得到的平面图，图44B是仅有多晶硅层的平面图，图44C是仅有金属膜M1的平面图。图44C所示的金属膜M1的平面图与图42A所示的平面图相同，但省去了阴影。
如上参照图42A所述，像素晶体管配线区域831形成在各像素的反射元件631之间。
例如，如图44B所示，对应于信号提取单元65-1和65-2中各者的像素晶体管Tr形成在像素晶体管配线区域831中。
在图44B中，基于两个信号提取单元65-1和65-2的中间线(未图示)，复位晶体管723A和723B、传输晶体管721A和721B、切换晶体管728A和728B、选择晶体管725A和725B以及放大晶体管724A和724B的栅极电极从靠近中间线的一侧起依次形成。
连接图44C所示的金属膜M1的像素晶体管Tr的配线基于两个信号提取单元65-1和65-2的中间线(未图示)在垂直方向对称地形成。
如上所述，像素晶体管配线区域831内的多个像素晶体管Tr对称地布置在信号提取单元65-1侧的区域和信号提取单元65-2侧的区域中。因此，能够减小信号提取单元65-1和65-2的驱动差异。
<反射元件631的变形例>
下面，将参照图45A至图45C以及图46A和图46B说明形成在金属膜M1中的反射元件631的变形例。
在上述示例中，如图42A所所示，大面积反射元件631布置在像素51内信号提取单元65的周围的区域中。
相比之下，例如，如图45A所示，反射元件631可以以晶格形图案布置。这样，当以晶格形图案形成反射元件631时，能够去除图案的各向异性，并且能够降低反射性能的XY各向异性。换言之，当以晶格形图案形成反射元件631时，入射光向部分偏置区域的反射减少，并且入射光可能均等地反射。因此，提高了测距精度。
或者，例如，如图45B所示，反射元件631可以以条形图案布置。这样，当以条形图案形成反射元件631时，反射元件631的图案可用作配线电容，因而能够实现最大程度扩展动态范围的配置。
应当指出，尽管图45B示出了垂直条形的示例，但也可以是水平条形。
或者，例如，如图45C所示，反射元件631可以仅布置在像素中心区域中，更具体地，仅在两个信号提取单元65之间。这样，当反射元件631形成在像素中心区域中而未形成在像素端部时，能够在由于相对像素中间区域的反射元件631而获得灵敏度提高的效果的同时入射倾斜光的情况下，抑制反射到相邻像素的分量，因而能够实现强化抑制串扰的配置。
另外，例如，如图46A所示，当反射元件631的一部分以梳齿形图案布置时，一部分金属膜M1可以划为FD722或额外的电容器727的配线电容。在图46A中，由实线包围的区域861至864内的梳齿形构成至少一部分FD 722或额外的电容器727。FD 722或额外的电容器727可以布置为适当地分配给金属膜M1和金属膜M2。金属膜M1的图案可以针对反射元件631和FD 722或额外的电容器727的电容平衡地布置。
图46B示出了未布置反射元件631时金属膜M1的图案。尽管期望布置反射元件631以增加在基板61内光电转换的红外光的量并提高像素51的灵敏度，但也可以采用未布置反射元件631的配置。
类似地，图45A至图45C以及图46A和图46B所示的反射元件631的布置示例也适用于遮光元件631'。
<光接收元件的基板配置示例>
图1中的光接收元件1可以采用图47A至图47C中任一个的基板配置。
图47A示出了光接收元件1由一个半导体基板911以及位于半导体基板911下侧的支撑基板912构成的示例。
在此情况下，对应于像素阵列单元20的像素区域951、控制像素区域951的各像素的控制电路952以及包括处理像素信号的信号处理电路的逻辑电路953形成在上侧的半导体基板911中。
控制电路952包括分接部驱动单元21、垂直驱动单元22和水平驱动单元24等。逻辑电路953包括执行像素信号的AD转换处理的列处理单元23以及根据从像素内两个以上的信号提取单元65得到的像素信号比来执行计算距离的距离计算处理、校正处理的信号处理单元31等。
或者，如图47B所示，可将光接收元件1设为其中形成有像素区域951和控制电路952的第一半导体基板921与其中形成有逻辑电路953的第二半导体基板922层叠的构造。应当指出，第一半导体基板921和第二半导体基板922例如通过贯通孔或Cu-Cu的金属结合彼此电连接。
或者，如图47C所示，可将光接收元件1设为其中只形成有像素区域951的第一半导体基板931与其中形成有区域控制电路954的第二半导体基板932的层叠结构，区域控制电路954包括控制各像素的控制电路和处理像素信号的信号处理电路，控制电路和信号处理电路以一个像素为单位或多个像素的区域单位设置。第一半导体基板931和第二半导体基板932例如通过贯通孔或Cu-Cu的金属结合彼此电连接。
如图47C中的光接收元件1，根据控制电路和信号处理电路以一个像素为单位或区域为单位设置的构造，能够针对每个分区控制单元设置最优驱动时序或增益，并且能够获得最优的距离信息而与距离或反射率无关。另外，能够通过只是驱动像素区域951的部分区域而不是整个区域来计算距离信息，因而还能够根据操作模式降低功耗。
<第十八实施例>
<像素的配置示例>
下面，将说明上述第一实施例至第十七实施例之外的其它实施例。
在第十三实施例中，已参照图27说明了这样的示例，其中，设于像素51中的两个信号提取单元65中的一个用作有源分接部，另一个用作无源分接部，并且将负偏压施加到基板61的光入射表面。
在此情况下，由于电场因负偏压的施加而增强，所以能够提高电子提取效率。同时，通过使得像素51中不用作有源分接部的信号提取单元65的P+半导体区域73处于浮动状态代替向其施加电压，能够降低功耗。
在这种情况下，例如，像素51的截面构造如图48所示。
类似于上述图36等，图48是对应于图11的B-B'线的多个像素的截面图。
应当指出，在图48中，用相同的附图标记表示与图36对应的部分，并适当地省略其说明。
将图48所示的像素51的配置与图36所示的像素51的配置进行比较，在图48所示的像素51中，在相邻像素51的边界(像素边界)处新形成有贯穿作为P型半导体层的基板61并使相邻像素51隔离的贯通电极1001以及覆盖贯通电极1001的外周(侧壁)的绝缘膜1002。
贯通电极1001由诸如钨(W)、铝(Al)和铜(Cu)等金属材料、多晶硅等构成。绝缘膜1002例如由氧化膜(SiO2)构成。
贯通电极1001形成于像素51的边界部分处，并用作使彼此相邻的像素51的半导体层(基板61)隔开的像素隔离单元。应当指出，也可以认为像素隔离单元由包括外周部分的绝缘膜1002的贯通电极1001和绝缘膜1002构成。
贯通电极1001电连接到作为多层配线层811的最接近基板61的金属膜的金属膜M1的电压施加配线1011。预定偏压(电压)通过电压施加配线1011施加到贯通电极1001。
此处，要施加到贯通电极1001的偏压是与要施加到用作有源分接部的信号提取单元65的P+半导体区域73的电压不同的电压。更具体地，要施加到贯通电极1001的偏压例如是0V以下的电压，即负偏压。可以说，以这种方式将要被施加负偏压的贯通电极1001用作电压施加单元。
可以这样形成贯通电极1001和绝缘膜1002：通过干式蚀刻等从基板61的前表面侧或后表面侧到相对侧的基板表面形成沟槽，形成绝缘膜1002，之后埋入多晶硅或金属材料作为贯通电极1001。
通过以这种方式设置贯穿基板61的贯通电极1001，能够增强在平行于基板61的表面方向上的电场。
另外，在图48所示的像素51中，在累积基板61中光电转换产生的电荷的时段期间，两个信号提取单元65交替用作有源分接部。并且，在像素51的信号提取单元65中的一个用作有源分接部时，另一个信号提取单元65的P+半导体区域73处于浮动状态。
这样，在基板61中，利用贯通电极1001对应于负偏压的电流流动，而用作有源分接部的一个信号提取单元65和另一个信号提取单元65之间的电位差所导致的电流不流动。
因此，与在另一个信号提取单元65用作有源分接部时0V等的电压施加到一个信号提取单元65的P+半导体区域73的情况相比，能够减少基板61中产生的电流的量(霍尔电流的总量)。因此，能够降低基板61的功耗。
另外，与0V等的电压施加到不作为有源分接部的信号提取单元65的情况相比，在不作为有源分接部的信号提取单元65处于浮动状态的情况下，能够提高电荷(电子)的传输效率并高精度地执行距离检测。换言之，能够改善CAPD传感器的特性。这是因为，当不作为有源分接部的信号提取单元65处于浮动状态时，在两个信号提取单元65之间不产生电场，因而向用作有源分接部的信号提取单元65的N+半导体区域71移动的电荷(电子)的路径变短。
<像素的等效电路配置示例>
如上所述，在不作为有源分接部的信号提取单元65处于浮动状态的情况下，像素51的等效电路如图49所示。应当指出，在图49中，用相同的附图标记表示与图1或图31对应的部分，并适当地省略其说明。
图49所示的像素51的等效电路的配置是通过将晶体管1041A和晶体管1041B新设置到图31所示的像素51的等效电路的配置而得到的。
在图49所示的示例中，晶体管1041A设于P+半导体区域73-1和电压供给线30之间，晶体管1041B设于P+半导体区域73-2和电压供给线30之间。
更具体地，例如，图48所示的电压施加配线814和电压施加配线816设于P+半导体区域73-1和晶体管1041A之间。类似地，例如，电压施加配线814和电压施加配线816也设于P+半导体区域73-2和晶体管1041B之间。
应当指出，在下文中，在不需要特别地彼此区分晶体管1041A和晶体管1041B的情况下，这些晶体管也简称为晶体管1041。
晶体管1041A和晶体管1041B由分接部驱动单元21控制并且用作开关。
即，通过使将要提供给晶体管1041的栅极电极的驱动信号(电压)处于有效状态而使晶体管1041处于接通状态(导通状态)，分接部驱动单元21能够将1.5V、0V等的期望电压施加到P+半导体区域73。
同时，分接部驱动单元21使P+半导体区域73与电压供给线30断开电连接，通过使将要提供给晶体管1041的栅极电极的驱动信号(电压)处于无效状态而使晶体管1041处于截止状态(非导通状态)。这使得P+半导体区域73处于浮动状态。
应当指出，可以由垂直驱动单元22代替分接部驱动单元21执行晶体管1041的导通和截止的驱动。
<驱动像素的示例>
下面，将说明驱动图48所示的像素51的示例。
例如，如图50所示，在基板61中通过光电转换产生的电荷的累积时段期间分接部驱动单元21控制信号提取单元65的驱动。
在图50中，要施加到信号提取单元65-1的P+半导体区域73-1的电压MIX0在由箭头Q11所示的部分中示出，要施加到信号提取单元65-2的P+半导体区域73-2的电压MIX1在由箭头Q12所示的部分中示出。特别地，分别由箭头Q11和箭头Q12所示的电压MIX0和电压MIX1中的阴影部分表示处于浮动状态。
另外，要施加到作为电压施加单元的贯通电极1001的电压，即，要施加到光入射表面(后表面)的偏压，由箭头Q13所示的部分示出。
在该示例中，如箭头Q13所示，0V以下的恒定固定电压，即固定负偏压，连续施加到作为电压施加单元的贯通电极1001。
同时，在P+半导体区域73-1中，例如，1.5V等的正电压施加到P+半导体区域73-1作为电压MIX0的状态和浮动状态交替重复。
具体地，分接部驱动单元21在信号提取单元65-1用作有源分接部时使得晶体管1041A处于导通状态以将1.5V等的正电压施加到P+半导体区域73-1。另外，分接部驱动单元21在信号提取单元65-1不用作有源分接部时使得晶体管1041A处于截止状态以使P+半导体区域73-1处于浮动状态。
类似地，在P+半导体区域73-2中，例如，1.5V等的正电压施加到P+半导体区域73-2作为电压MIX1的状态和浮动状态交替重复。
特别地，分接部驱动单元21在正电压施加到P+半导体区域73-1时使P+半导体区域73-2处于浮动状态，并且在正电压施加到P+半导体区域73-2时使得P+半导体区域73-1处于浮动状态。可以说，这种分接部驱动单元21用作对P+半导体区域73的电压的施加进行控制的电压控制单元。
另外，分接部驱动单元21能够适当地切换浮动模式和正常模式。
此处，如参照图50所述，浮动模式是使得不作为有源分接部的信号提取单元65的P+半导体区域73处于浮动状态的模式。
即，在浮动模式中，1.5V等的电压施加到用作有源分接部的信号提取单元65的P+半导体区域73，使得不作为有源分接部的信号提取单元65的P+半导体区域73处于浮动状态，并且负偏压施加到贯通电极1001。
另外，正常模式是使得不作为有源分接部的信号提取单元65的P+半导体区域73不处于浮动状态的模式。
即，在正常模式中，1.5V等的电压施加到作为有源分接部的信号提取单元65的P+半导体区域73，0V等的电压施加到不作为有源分接部的信号提取单元65(即作为无源分接部的信号提取单元65)的P+半导体区域73。即，电压MIX1和电压MIX0在各时刻为不同的电压。
而且，在正常模式中，可以向贯通电极1001施加负偏压，或者不向贯通电极1001施加负偏压并且可以使贯通电极1001处于浮动状态。例如，要施加到贯通电极1001的负偏压可以是与要施加到无源分接部的P+半导体区域73的电压相同的电压。
分接部驱动单元21适当切换模式使得或者以浮动模式或者以正常模式执行驱动。
<第十八实施例的变形例1>
<像素的配置示例>
另外，在负偏压施加到基板61并且使得不作为有源分接部的信号提取单元65的P+半导体区域73处于浮动状态的情况下，能够增强垂直于基板61的表面的深度方向(Z方向)的电场。
在这种情况下，例如，像素51的截面构造如图51所示。
类似于上述图36等，图51是对应于图11的B-B’线的多个像素的截面图。应当指出，在图51中，用相同的附图标记表示与图48对应的部分，并适当地省略其说明。
图51所示的像素51的配置与图48所示的像素51的配置进行比较，在图51所示的像素51中，在形成于基板61的光入射表面的固定电荷膜66的上表面上新形成有作为透明电极的透明导电膜1071。即，透明导电膜1071形成在片上透镜62侧的基板61的表面上。
透明导电膜1071在像素51的边界处连接到贯通电极1001。作为透明导电膜1071，可以采用诸如铟锡氧化物(ITO)、ZnO、SnO、Cd2SnO4和TiO2:Nb等材料。
由于贯通电极1001连接到电压施加配线1011，所以当负偏压施加到电压施加配线1011时，负偏压通过贯通电极1001和透明导电膜1071施加到固定电荷膜66。因此，在该示例中，贯通电极1001和透明导电膜1071用作电压施加单元。
同样在图51所示的示例中，类似于图48所示的示例，分接部驱动单元21如参照图50所述驱动信号提取单元65。另外，同样在图51所示的示例中，分接部驱动单元21能够切换正常模式和浮动模式。
在图51所示的像素51中，由于透明导电膜1071形成于固定电荷膜66的上表面上，所以能够增强从基板61的光入射表面向信号提取单元65(分接部)的深度方向上的电场。因此，相比于图48所示的示例能够进一步提高电子提取效率。
应当指出，如果在像素51的基板61的光入射表面上未形成有固定电荷膜66，则可以采用包括氧化膜等的绝缘膜形成于基板61的光入射表面上并且负偏压通过贯通电极1001和透明导电膜1071施加到绝缘膜的配置。该绝缘膜不限于单层膜，也可以是层叠膜。
另外，尽管图51说明了透明导电膜1071和贯通电极1001彼此电连接的示例，但是透明导电膜1071和贯通电极1001并非必须彼此电连接。而且，在这种情况下，负偏压可以只施加到透明导电膜1071。而且，可以只设置透明导电膜1071，并非必须设有贯通电极1001。
<第十九实施例>
<像素的配置示例>
另外，在执行以浮动模式驱动的情况下，可以针对像素51的各侧面分别设置用于施加偏压的像素间遮光单元，使得通过从像素51的侧壁增强电场(即增强平行于基板61的表面的方向的电场)来实现更好的效果。
在这种情况下，例如，如图52所示，像素间遮光单元形成在像素51之间。应当指出，在图52中，用相同的附图标记表示与图3对应的部分，并适当地省略其说明。
图52是从垂直于基板61的表面的方向所视的像素51的图。
在该示例中，像素间遮光单元1101-1至像素间遮光单元1101-4设置在像素51和其它像素51之间边界的位置处。
具体地，像素间遮光单元1101-1设于图中像素51的上边界处，像素间遮光单元1101-2设于像素51的下边界处。
即，像素间遮光单元1101-1形成于像素51中两个信号提取单元65的布置方向上信号提取单元65-1侧的像素边界处。同时，像素间遮光单元1101-2形成于像素51中两个信号提取单元65的布置方向上信号提取单元65-2侧的像素边界处。
另外，像素间遮光单元1101-3设于图中像素51的左边界处，像素间遮光单元1101-4设于像素51的右边界处。即，像素间遮光单元1101-3和像素间遮光单元1101-4形成于垂直于像素51中两个信号提取单元65的布置方向的方向上的像素边界处。
应当指出，在下文中，在不需要特别地彼此区分像素间遮光单元1101-1至像素间遮光单元1101-4的情况下，这些像素间遮光单元也可以简称为像素间遮光单元1101。
这四个像素间遮光单元1101均是具有使相邻的像素51隔开的沟槽结构的深沟槽隔离(DTI)。例如，像素间遮光单元1101由诸如钨(W)、铝(Al)和铜(Cu)等金属材料、多晶硅等形成。
另外，此处，四个像素间遮光单元1101-1至1101-4彼此电隔离。应当指出，例如，像素51的像素间遮光单元1101-3或像素间遮光单元1101-4与图中垂直方向上相邻于像素51的另一像素51的像素间遮光单元1101-3或像素间遮光单元1101-4可以彼此电连接。
例如，在图52所示的示例中，像素间遮光单元1101-1至像素间遮光单元1101-4均用作使彼此相邻的像素51隔开的像素隔离单元，还用作要被施加诸如负偏压等电压的电压施加单元。
具体地，例如，0V以下的恒定电压，即恒定(固定)负偏压，不断地施加到像素间遮光单元1101-3和像素间遮光单元1101-4。
另外，在信号提取单元65-1用作有源分接部的情况下，比像素间遮光单元1101-1周围的电压高的电压，即1.5V的电压，施加到设于信号提取单元65-1侧的像素间遮光单元1101-1。应当指出，要施加到像素间遮光单元1101-1的电压可以是与电压MIX0相同的电压。
这样，能够增强作为有源分接部的信号提取单元65-1附近的电场，因而能够提高电子提取效率。
同时，在不用作有源分接部的信号提取单元65-1(即信号提取单元65-1的P+半导体区域73-1)处于浮动状态的情况下，像素间遮光单元1101-1也处于浮动状态。
为了使对像素间遮光单元1101-1的电压施加状态与对P+半导体区域73-1的电压施加状态相同，例如，只需要将P+半导体区域73-1和像素间遮光单元1101-1都连接到图49所示的晶体管1041A。
同时，关于设于信号提取单元65-2侧的像素间遮光单元1101-2，其电压施加状态只需要与对信号提取单元65-2的P+半导体区域73-2的电压的施加状态相同。即，对像素间遮光单元1101-2的电压施加状态只需要与对像素间遮光单元1101-1的电压施加状态相反。
具体地，在1.5V等的电压施加到像素间遮光单元1101-1的情况下，使得像素间遮光单元1101-2处于浮动状态。相反，在像素间遮光单元1101-1处于浮动状态的情况下，1.5V等的电压施加到像素间遮光单元1101-2。
为了进行对像素间遮光单元1101-2的电压的施加状态的这种控制，例如，只需要将P+半导体区域73-2和像素间遮光单元1101-2都连接到图49所示的晶体管1041B。
另外，例如，对应于图52所示的像素51中D-D’线的多个像素的截面图如图53所示。应当指出，在图53中，用相同的附图标记表示与图1、图51或图52对应的部分，并适当地省略其说明。
图53所示的像素51的配置与图51所示的像素51的配置的不同之处主要在于设置像素间遮光单元1101、绝缘膜1131-1和绝缘膜1131-2代替图51所示的像素51的配置中的贯通电极1001和绝缘膜1002。应当指出，在下文中，在不需要特别地彼此区分绝缘膜1131-1和绝缘膜1131-2的情况下，这些绝缘膜也可以简称为绝缘膜1131。
在图53的示例中，在半导体基板上方构成光接收元件1的像素阵列单元20的外部的区域是外围电路单元1132。另外，像素阵列单元20由其中布置有多个像素51的有效像素区域1133以及有效像素区域1133周围的OPB像素区域1134构成。
在图53所示的这种像素阵列单元20中，由于未形成贯通电极1001，所以负偏压不能通过贯通电极1001施加到固定电荷膜66。对此，在图53所示的示例中，负偏压从形成在像素阵列单元20外部的外围电路单元1132中的电压施加配线1135通过贯通电极1136施加到透明导电膜1071，并且负偏压从透明导电膜1071施加到固定电荷膜66。
即，在图53所示的示例中，电压施加配线1135形成在像素阵列单元20外部的外围电路单元1132的多层配线层811中，并且将负偏压提供给电压施加配线1135。另外，外围被绝缘膜1137覆盖的贯通电极1136形成在基板61的外围电路单元1132中，并且贯通电极1136连接到基板61的光入射表面上的透明导电膜1071。
根据这种像素51，从多层配线层811的电压施加配线1135提供的负偏压通过贯通电极1136和透明导电膜1071施加到固定电荷膜66。因此，能够增强从基板61的光入射表面向信号提取单元65(分接部)的深度方向的电场。
应当指出，尽管现在将要说明负偏压施加到透明导电膜1071的示例，但是特别地，并非必须将负偏压施加到透明导电膜1071。
另外，在基板61中，使相邻像素51隔开并遮挡相邻像素51的光的像素间遮光单元1101以及覆盖像素间遮光单元1101的外围(侧壁)的绝缘膜1131形成在相邻像素51的边界处，从作为P型半导体层的多层配线层811侧的基板61的表面到预定深度。
特别地，此处，像素间遮光单元1101-1被绝缘膜1131-1覆盖，像素间遮光单元1101-2被绝缘膜1131-2覆盖。
绝缘膜1131例如由氧化膜(SiO2)形成。像素间遮光单元1101也用作使彼此相邻的像素51的半导体层(基板61)隔开的像素隔离单元。应当指出，也可以认为，像素隔离单元由包括外围部分的绝缘膜1131的像素间遮光单元1101和绝缘膜1131构成。
像素间遮光单元1101-1和像素间遮光单元1101-2分别连接到作为最接近基板61的多层配线层811的金属膜的金属膜M1的电压施加配线1138-1和电压施加配线1138-2。
更具体地，像素间遮光单元1101-1通过电压施加配线1138-1等连接到晶体管1041A，像素间遮光单元1101-2通过电压施加配线1138-2等连接到晶体管1041B。应当指出，在下文中，在不需要特别地彼此区分电压施加配线1138-1和电压施加配线1138-2的情况下，这些电压施加配线也可以简称为电压施加配线1138。
可以这样形成像素间遮光单元1101和绝缘膜1131：通过干式蚀刻等从基板61的表面侧(多层配线层811侧)到预定深度形成沟槽，形成绝缘膜1131，之后埋入多晶硅或金属材料成为像素间遮光单元1101。
应当指出，尽管此处只示出了像素间遮光单元1101-1和像素间遮光单元1101-2，但是像素间遮光单元1101-3和像素间遮光单元1101-4也具有与像素间遮光单元1101-1和像素间遮光单元1101-2的结构相同的结构。即，像素间遮光单元1101-3和像素间遮光单元1101-4中各者的表面也被绝缘膜1131覆盖。
另外，尽管此处像素间遮光单元1101和绝缘膜1131从表面侧起形成预定深度，但是像素间遮光单元1101和绝缘膜1131也可以从表面侧形成到后表面侧(光入射表面侧)以贯穿基板61。在这种情况下，例如，像素间遮光单元1101-3和像素间遮光单元1101-4可以电连接到透明导电膜1071。
另外，像素间遮光单元1101和绝缘膜1131可以从基板61(光入射表面侧)的后表面侧起形成预定深度。
<驱动像素的示例>
下面，将说明驱动图52所示的像素51的示例。
例如，如图54所示，在基板61中通过光电转换产生的电荷的累积时段期间，分接部驱动单元21控制信号提取单元65的驱动。
在图54中，要施加到信号提取单元65-1的P+半导体区域73-1的电压MIX0和要施加到像素间遮光单元1101-1的电压由箭头Q21所示的部分示出。特别地，附图标记“DTIU”表示像素间遮光单元1101-1。
另外，要施加到信号提取单元65-2的P+半导体区域73-2的电压MIX1和要施加到像素间遮光单元1101-2的电压由箭头Q22所示的部分示出。特别地，附图标记“DTID”表示像素间遮光单元1101-2。
而且，由箭头Q21和箭头Q22所示的阴影部分表示处于浮动状态。
由箭头Q23所示的部分表示要施加到透明导电膜1071、像素间遮光单元1101-3和像素间遮光单元1101-4的电压(偏压)。特别地，附图标记“DTILR”表示像素间遮光单元1101-3和像素间遮光单元1101-4。
在该示例中，如箭头Q23所示，0V以下的恒定固定电压，即恒定负偏压，不断地施加到透明导电膜1071、像素间遮光单元1101-3和像素间遮光单元1101-4。
应当指出，可以将不同的电压施加到透明导电膜1071、像素间遮光单元1101-3和像素间遮光单元1101-4。
同时，在P+半导体区域73-1和像素间遮光单元1101-1中，施加1.5V等的正电压的状态和浮动状态交替重复。
具体地，分接部驱动单元21在信号提取单元65-1用作有源分接部时使得晶体管1041A处于导通状态以将1.5V等的正电压施加到P+半导体区域73-1和像素间遮光单元1101-1。
另外，分接部驱动单元21在信号提取单元65-1不用作有源分接部时使得晶体管1041A处于截止状态以使P+半导体区域73-1和像素间遮光单元1101-1处于浮动状态。
类似地，在P+半导体区域73-2和像素间遮光单元1101-2中，施加1.5V等的正电压的状态和浮动状态交替重复。
具体地，分接部驱动单元21在正电压施加到P+半导体区域73-1和像素间遮光单元1101-1时使得P+半导体区域73-2和像素间遮光单元1101-2处于浮动状态。相反，分接部驱动单元21在正电压施加到P+半导体区域73-2和像素间遮光单元1101-2时使得P+半导体区域73-1和像素间遮光单元1101-1处于浮动状态。
应当指出，在执行这种驱动的情况下，在相邻于图52所示的像素51的上侧的像素51中，像素间遮光单元1101-1设为相邻于信号提取单元65-2。因此，在这样的像素51中，只需要使得施加正电压的时刻与使处于浮动状态的时刻在设为彼此相邻的信号提取单元65-2和像素间遮光单元1101-1之间相同。在这种情况下，使得施加正电压的时刻与使处于浮动状态的时刻在设为彼此相邻的信号提取单元65-1和像素间遮光单元1101-2之间相同。另外，像素间遮光单元1101-1和像素间遮光单元1101-2可以设置为在两个像素51的边界处彼此相邻。
另外，同样在图52所示的像素51中，分接部驱动单元21能够适当地切换浮动模式和正常模式。
类似于第十八实施例的情况，通过参照图54如上所述执行驱动，能够减少电流的消耗量并提高电荷(电子)的传输效率，也能够高精度地执行距离检测。换言之，能够改善CAPD传感器的特性。
<第二十实施例>
<像素的配置示例>
另外，在第十八实施例或第十九实施例中，已经说明了在以浮动模式执行驱动时贯通电极1001或透明导电膜1071用作电压施加单元的示例。然而，特别地，并非必须设置贯通电极1001和透明导电膜1071。
在这种情况下，例如，如图55所示，只需要使用设于多层配线层811中并连接到地线的触点作为电压施加单元。应当指出，在图55，用相同的附图标记表示与图3对应的部分，并适当地省略其说明。
图55是从垂直于基板61的表面的方向所视的像素51的图。
在该示例中，在图中左右方向的像素51之间的边界部分处引出晶体管。另外，连接到地线832、地线834等的触点1161-1至触点1161-4设置在图中左右方向的像素51之间的边界部分处。
触点1161-1至触点1161-4均由诸如铜(Cu)等金属材料形成。应当指出，在下文中，在不需要特别地彼此区分触点1161-1至触点1161-4的情况下，这些触点也可以简称为触点1161。
由于触点1161连接到具有诸如地线832等恒定电压的配线，所以触点1161能够用作用于向基板61施加电压的电压施加单元。此处，例如，0V等的恒定电压不断地施加到触点1161。
因此，例如，由于电流在用作有源分接部的信号提取单元65和触点1161之间流动，所以能够提高电荷(电子)的传输效率。
应当指出，此处已经说明了用作电压施加单元的触点1161设于图中像素51的左右边界位置处的示例。然而，用作电压施加单元的触点1161可以设于图中像素51的上下边界位置处或者上下左右边界位置处。
另外，例如，对应于图55中像素51的E-E’线的多个像素的截面图如图56所示。应当指出，在图56中，用相同的附图标记表示与图37对应的部分，并适当地省略其说明。
图56所示的像素51的配置是通过设置触点1161代替图37所示的像素51的配置中的晶体管得到的。这是因为，不是晶体管而是触点1161布置在对应于E-E’线的多层配线层811的截面位置处。
在该示例中，触点1161形成在多层配线层811中彼此相邻的像素51之间的边界部分处，并且触点1161连接到金属膜M1的地线等。特别地，触点1161布置在多层配线层811和基板61之间的边界部分处。在基板61中相邻于触点1161的部分，形成P+半导体区域1191以覆盖触点1161部分。
利用这种结构，恒定电压不断地通过触点1161施加到基板61。
<驱动像素的示例>
下面，将说明图55所示的像素51的驱动示例。
例如，如图57所示，在基板61中通过光电转换产生电荷的累积时段期间，分接部驱动单元21控制信号提取单元65的驱动。
在图57中，要施加到信号提取单元65-1的P+半导体区域73-1的电压MIX0由箭头Q31所示的部分示出，要施加到信号提取单元65-2的P+半导体区域73-2的电压MIX1由箭头Q32所示的部分示出。特别地，分别由箭头Q31和箭头Q32示出的电压MIX0和电压MIX1中的阴影部分表示处于浮动状态。
另外，要施加到作为电压施加单元的触点1161的电压由箭头Q33所示的部分示出。
在该示例中，如箭头Q33所示，0V等的恒定固定电压连续地施加到触点1161。
同时，在P+半导体区域73-1中，施加1.5V等正电压作为电压MIX0的状态和浮动状态交替重复。
具体地，分接部驱动单元21在信号提取单元65-1用作有源分接部时使得晶体管1041A处于导通状态以将1.5V等的正电压施加到P+半导体区域73-1。另外，分接部驱动单元21在信号提取单元65-1不用作有源分接部时使得晶体管1041A处于截止状态以使P+半导体区域73-1处于浮动状态。
类似地，在P+半导体区域73-2中，例如，将诸如1.5V等正电压施加到P+半导体区域73-2作为电压MIX1的状态和浮动状态交替重复。
特别地，分接部驱动单元21在正电压施加到P+半导体区域73-1时使P+半导体区域73-2处于浮动状态，并且在正电压施加到P+半导体区域73-2时使P+半导体区域73-1处于浮动状态。
类似于第十八实施例的情况，通过参照图57如上所述执行驱动，能够减少电流的消耗量并提高电荷(电子)的传输效率，也能够高精度地执行距离检测。换言之，能够改善CAPD传感器的特性。
另外，同样在第二十实施例中，分接部驱动单元21能够适当地切换浮动模式和正常模式。
应当指出，在上述第十八实施例至第二十实施例中，例如，在图48、图51、图53和图56中已经说明了反射元件815设于多层配线层811中的示例。特别地，此处，设置反射元件815以在平面图中(即从垂直于基板61的表面的方向所视)覆盖N+半导体区域71。然而，可用设置遮光元件631’代替反射元件815。同样在这种情况下，设置遮光元件631’以在平面图中覆盖N+半导体区域71。
<第二十一实施例>
<像素的配置示例>
另外，诸如氧化膜、金属材料、栅极电极等结构设于基板61或构成像素51的多层配线层811中。
为此，如果由片上透镜62聚集并进入基板61的红外光被该结构反射，则其反射光进入另一相邻的像素51的区域，这会降低像素灵敏度或发生串扰。而且，当发生串扰时，在测距时通过光接收元件1产生的深度图像的分辨率，即测距精度降低。
对此，在本技术中，使像素51的光接收区域隔开的像素隔离单元设置在各像素51的边界部分处，这使得能够提高像素灵敏度并防止串扰发生。即，使得能够改善诸如灵敏度特性和测距精度等CAPD传感器的特性。应当指出，光接收区域是基板61中执行光电转换的区域。
在下文中，将参照图58至图93说明用于防止像素灵敏度降低或串扰的像素51的配置示例。
应当指出，在图58至图93中，用相同的附图标记表示与图3、图36、图37或图42对应的部分，并适当地省略其说明。另外，在图58至图93中，用相同的附图标记表示彼此对应的部分，并适当地省略其说明。
首先，将参照图58至图60说明根据第二十一实施例的像素51的配置。
图58是从垂直于基板61的表面的方向所视的像素51的图。
在该示例中，用作隔开像素51的区域(光接收区域)的像素隔离区域的像素隔离单元1221形成在彼此相邻的像素51的边界部分处，使得在平面图中各像素51的区域(即像素51的光接收区域)被像素隔离单元1221围绕。
像素晶体管配线区域831设在像素51的多层配线层811中像素边界附近的部分中。
而且，驱动像素51的晶体管等形成在基板61和多层配线层811中基板61与多层配线层811之间的边界部分中。
具体地，例如，在基板61和多层配线层811之间的边界部分中，形成有连接到N+半导体区域71-1的复位晶体管723A和传输晶体管721A以及连接到N+半导体区域71-2的复位晶体管723B和传输晶体管721B等。
驱动像素51的晶体管从垂直于基板61的表面的方向所视(即在平面图中)布置在像素晶体管配线区域831中。为此，可以说，在平面图中，像素晶体管配线区域831是其中形成有晶体管的晶体管区域。
在图58所示的示例中，像素隔离单元1221布置在偏离晶体管等的位置处，使得在从垂直于基板61的表面的方向看时布置驱动像素51的晶体管等的位置与布置像素隔离单元1221的位置彼此不同。
换言之，在平面图中，像素隔离单元1221设置在与像素晶体管配线区域831不同的区域中，即与晶体管区域不同的区域中。
此处，对应于图58中F1-F1’线的截面以及对应于G1-G1’线的截面分别由图59和图60示出。
图59和图60所示的像素51的配置与图36和图37所示的像素51的配置的不同之处在于未设置片上透镜62和固定电荷膜66，而新设置了片上透镜1251、氧化膜1252和固定电荷膜1253。
如图59所示，在各像素51中，片上透镜1251布置为相邻于基板61的光入射表面侧，即与多层配线层811侧相对的侧。片上透镜1251聚集从外部进入的红外光并将红外光导入基板61内部。
而且，在各像素51中，基板61中构成一个像素51的部分是光接收区域1254。并且，由氧化膜1252和固定电荷膜1253的一部分构成的像素隔离单元1221使相邻像素51的光接收区域1254隔开。
此处，在从垂直于基板61的表面的方向(在平面图中)看时，光接收区域1254被像素隔离单元1221围绕。换言之，像素隔离单元1221形成在彼此相邻的光接收区域1254的边界部分中。
在图59所示的示例中，形成氧化膜1252以覆盖片上透镜1251侧基板61的表面。而且，在彼此相邻的像素51的边界部分处，氧化膜1252贯穿基板61，使得彼此相邻的像素51的光接收区域1254隔开。
而且，在基板61内部，构成基板61的P型半导体区域和氧化膜1252之间的区域，即氧化膜1252的表面部分被固定电荷膜1253覆盖。
特别地，在该示例中，在氧化膜1252和固定电荷膜1253中在垂直于基板61的表面的方向上长的具有沟槽结构的部分，即贯穿基板61并使彼此相邻的像素51的光接收区域1254隔开的用作完全沟槽隔离(FTI)的部分，是像素隔离单元1221。
应当指出，尽管已经说明了由氧化膜1252和固定电荷膜1253构成像素隔离单元1221，但也可以认为像素隔离单元1221仅由氧化膜1252构成。
另外，像素隔离单元1221可以由金属材料和覆盖金属材料的固定电荷膜1253代替氧化膜1252构成，或者可以由金属材料和氧化膜构成。即，像素隔离单元1221可以由氧化膜、固定电荷膜或金属材料中的至少一者构成。
在像素51的边界部分中，形成有像素隔离单元1221。为此，即使在从片上透镜1251进入基板61的红外光被诸如氧化膜64、晶体管的栅极电极和金属材料等结构反射的情况下，通过设置像素隔离单元1221，也能够防止反射光进入相邻的像素51。
因此，能够防止串扰发生，防止像素灵敏度降低，并改善诸如灵敏度特性和测距精度(分辨率)等CAPD传感器的特性。
而且，在图59所示的示例中，像素隔离单元1221形成在偏离图中水平方向上形成有晶体管的位置处。即，像素隔离单元1221不布置在晶体管的正上方。
例如，在一些情况下，如果像素隔离单元1221形成在晶体管的正上方，则在晶体管(更具体地，基板61中覆盖晶体管的P阱部分)中会产生从固定电荷膜1253漏出的像素隔离单元1221的电流。
对此，在该实施例中，像素隔离单元1221形成在偏离晶体管正上方的位置处，由此防止这种漏电流产生。
应当指出，尽管像素隔离单元1221更具体地形成在远离覆盖晶体管的P阱部分的位置处，但是像素隔离单元1221也可以形成为贯穿P阱的一部分。
而且，在图59所示的示例中，由于像素隔离单元1221形成在偏离晶体管的位置的位置处，所以像素间遮光膜63和片上透镜1251也相应地偏离布置。
即，像素间遮光膜63布置为位于图59中像素隔离单元1221的上侧(正上方)。而且，如图59所示，片上透镜1251的中心，即片上透镜1251的光轴的位置，位于从垂直于基板61的表面的方向看时在设于像素51的两端(像素51的侧壁)的两个像素隔离单元1221的基本上中间的位置。
换言之，布置片上透镜1251使得片上透镜1251的光轴的位置位于如图58所示的由像素51的边界处的像素隔离单元1221围绕的矩形区域的基本中心的位置。如此，能够增加通过片上透镜1251导入光接收区域1254中的光量(接收光的量)，并改善灵敏度特性。
另外，对应于G1-G1’线的图58所示的像素51的截面图如图60所示。同样地在图60中，类似于图59的情况，氧化膜1252和固定电荷膜1253中在垂直于基板61的表面的方向上长的具有沟槽结构的部分是像素隔离单元1221，像素隔离单元1221使相邻像素51的光接收区域1254隔开。特别地，此处，像素隔离单元1221贯穿氧化膜64部分以到达多层配线层811。
根据具有如图58至图60所示的这种结构的像素51，能够改善诸如灵敏度特性和测距精度(分辨率)等特性，还能够防止产生漏电流。
应当指出，在图59中，已经说明了片上透镜1251布置的位置偏离形成像素隔离单元1221的位置的示例。
然而，片上透镜1251可以布置为使得片上透镜1251的光轴的位置位于从垂直于基板61的表面的方向看像素51中两个信号提取单元65(更具体地，两个N+半导体区域71)的基本中间。
如此，能够将红外光聚集在信号提取单元65-1和信号提取单元65-2之间的位置，并使得信号提取单元65之间的电子提取效率基本一致。
另外，例如，在图58所示的示例中，信号提取单元65可以偏离布置使得信号提取单元65-1和信号提取单元65-2之间的位置处于片上透镜1251的光轴的位置处。
<第二十二实施例>
<像素的配置示例>
下面，将参照图61至图63说明根据第二十二实施例的像素51的配置。
图61是从垂直于基板61的表面的方向所视像素51的图。
在该示例中，用作使像素51的区域隔开的像素隔离区域的像素隔离单元1281形成在彼此相邻的像素51的边界部分处，使得各像素51的区域被像素隔离单元1281围绕。
另外，在该示例中，同样地，像素51中多层配线层811的像素晶体管配线区域831，更具体地，其中形成有晶体管的晶体管区域，被像素隔离单元1281围绕。换言之，像素隔离单元1281设于图中像素晶体管配线区域831(晶体管区域)的左右方向的两端。
同样地在图61中，类似于图58的情况，在从垂直于基板61的表面的方向看时，布置用于驱动像素51的晶体管等的位置与布置像素隔离单元1281的位置彼此不同。即，像素隔离单元1281布置在偏离晶体管等的位置处。
通过形成像素隔离单元1281以围绕晶体管区域(将晶体管区域夹在中间)，能够使光接收区域和晶体管区域彼此隔开，并防止红外光进入晶体管的栅极电极部分。
此处，对应于图61中线F2-F2’的截面和对应于线G2-G2’的截面分别由图62和图63示出。
图62和图63所示的像素51的配置与图36和图37所示的像素51的配置的不同之处在于未设置固定电荷膜66，而新设置氧化膜1311和固定电荷膜1312。
如图62所示，在各像素51中，在基板61中构成一个像素的部分中，其中布置有信号提取单元65的被像素隔离单元1281围绕的部分的区域是光接收区域1254。
此处，像素隔离单元1281由氧化膜1311和固定电荷膜1312的一部分构成。
即，在图62所示的示例中，氧化膜1311形成为覆盖片上透镜62侧的基板61的表面。另外，在彼此相邻的像素51的边界部分中，氧化膜1311贯穿基板61。另外，基板61中晶体管的区域被形成为贯穿基板61的氧化膜1311覆盖，使得红外光不进入晶体管。
在基板61内部，构成基板61的P型半导体区域和氧化膜1311之间的区域，即氧化膜1311的表面部分被固定电荷膜1312覆盖。
特别地，在该示例中，氧化膜1311和固定电荷膜1312中在垂直于基板61的表面的方向上长的具有沟槽结构的部分，即具有贯穿基板61的FTI结构的部分，是像素隔离单元1281。
应当指出，尽管此处已经说明像素隔离单元1281由氧化膜1311和固定电荷膜1312构成，但是也可以认为像素隔离单元1281仅由氧化膜1311构成。
另外，像素隔离单元1281可以由金属材料和固定电荷膜形成，或者可以由金属材料和氧化膜形成。
在图62所示的示例中，类似于图59所示的示例，由于像素隔离单元1281形成在像素51的边界部分中，所以能够防止从片上透镜62进入基板61的红外光的反射光进入相邻的像素51。
因此，能够防止串扰发生，能够防止像素灵敏度的降低，并且能够改善诸如灵敏度特性和测距精度(分辨率)等CAPD传感器的特性。
另外，基板61中晶体管的区域被像素隔离单元1281围绕，并且像素间遮光膜63布置在由像素隔离单元1281围绕的区域的正上方。因此，能够防止通过片上透镜62聚集的红外光进入晶体管，特别是晶体管的栅极电极部分。
因此，能够防止红外光被晶体管的栅极电极部分反射，并进一步防止串扰发生以及像素灵敏度的降低。
另外，在图62所示的示例中，类似于图59所示的示例，由于像素隔离单元1281形成在偏离晶体管的位置处，所以能够防止在覆盖晶体管的P阱部分中产生漏电流。
另外，对应于图61所示的像素51的线G2-G2’的截面图如图63所示。在图63中，类似于图62的情况，氧化膜1311和固定电荷膜1312中在垂直于基板61的表面的方向上长的具有沟槽结构的部分是像素隔离单元1281，并且像素隔离单元1281使相邻像素51的光接收区域1254隔开。特别地，此处，像素隔离单元1281贯穿氧化膜64部分以到达多层配线层811。
根据具有图61至图63所示的这种配置的像素51，能够改善诸如灵敏度特性和测距精度(分辨率)等特性，还能够防止漏电流产生。
<第二十三实施例>
<像素的配置示例>
将参照图64至图66说明根据第二十三实施例的像素51的配置。
图64是从垂直于基板61的表面的方向看像素51的图。
在该示例中，用作使像素51的区域隔开的像素隔离区域的像素隔离单元1341形成在彼此相邻的像素51的边界部分中，使得各像素51的区域被像素隔离单元1341围绕。
同样地，在图64中，类似于图58的情况，在从垂直于基板61的表面的方向看时，布置用于驱动像素51的晶体管等的位置和布置像素隔离单元1341的位置彼此不同。即，像素隔离单元1341位于偏离晶体管等的位置处。
应当指出，像素隔离单元1341与图58所示的像素隔离单元1221的不同之处在于，像素隔离单元1221贯穿基板61，而像素隔离单元1341未贯穿基板61。
此处，对应于图64中线F3-F3’的截面图和对应于线G3-G3’的截面图分别由图65和图66示出。
图65和图66所示的像素51的配置与图59和图60所示的像素51的配置的不同之处在于设置氧化膜1371和固定电荷膜1372代替氧化膜1252和固定电荷膜1253。
如图65所示，在像素51中，片上透镜1251布置在基板61的光入射表面侧。另外，基板61中构成一个像素51的部分是光接收区域1254。
并且，由氧化膜1371和固定电荷膜1372的一部分构成的像素隔离单元1341使相邻像素51的光接收区域1254隔开。
即，在图65所示的示例中，氧化膜1371形成为覆盖片上透镜1251侧基板61的表面。
另外，在彼此相邻的像素51的边界部分处，氧化膜1371从光入射表面侧(片上透镜1251侧)的基板61的表面起形成预定深度，这使相邻像素51的光接收区域1254隔开。
另外，在基板61内部，构成基板61的P型半导体区域和氧化膜1371之间的区域，即氧化膜1371的表面部分，被固定电荷膜1372覆盖。
特别地，在该示例中，形成到预定深度而在氧化膜1371和固定电荷膜1372中在垂直于基板61的表面的方向上长，并且用作使相邻像素51之间的光接收区域1254隔开的具有沟槽结构的DTI的部分，是像素隔离单元1341。
应当指出，尽管已经说明了像素隔离单元1341由氧化膜1371和固定电荷膜1372构成，但是也可以认为像素隔离单元1341仅由氧化膜1371构成。
另外，像素隔离单元1341可以由金属材料和固定电荷膜形成，或者可以由金属材料和氧化膜形成。
在图65所示的示例中，类似于图59所示的示例，由于像素隔离单元1341形成在像素51的边界部分中，所以能够防止从片上透镜1251进入基板61的红外光的反射光进入相邻的像素51。
因此，能够防止串扰发生，能够防止像素灵敏度的降低，并且能够改善诸如灵敏度特性和测距精度(分辨率)等CAPD传感器的特性。
另外，在图65所示的示例中，类似于图59所示的示例，由于像素隔离单元1341形成在偏离晶体管的位置处，所以能够防止在覆盖晶体管的P阱部分中产生漏电流。
特别地，在图59所示的示例中，像素隔离单元1221贯穿基板61。为此，在晶体管中，可能会通过形成于基板61的底部(即基板61的多层配线层811侧)的覆盖晶体管的P阱部分产生从固定电荷膜1253漏出的电流。
同时，在图65所示的示例中，能够调节像素隔离单元1341的深度，使得像素隔离单元1341形成在充分远离覆盖晶体管的P阱部分的位置处。因此，能够可靠地防止漏电流产生。
另外，在图65所示的示例中，类似于图59的情况，像素间遮光膜63和片上透镜1251根据偏离布置的像素隔离单元1341布置。
因此，同样地，在图65所示的情况下，类似于图59的情况，能够增加通过片上透镜1251导入光接收区域1254中的光量(接收光的量)，并改善灵敏度特性。
另外，对应于图64所示的像素51的G3-G3’线的截面图如图66所示。同样地在图66中，类似于图65的情况，氧化膜1371和固定电荷膜1372中在垂直于基板61的表面的方向上长的具有沟槽结构的部分是像素隔离单元1341。特别地，在该示例中，像素隔离单元1341形成到预定深度，并且像素隔离单元1341不到达氧化膜64。
根据具有如图64至图66所示的这种结构的像素51，能够改善诸如灵敏度特性和测距精度(分辨率)等特性，还能够防止产生漏电流。
应当指出，同样地，在图64至图66所示的示例中，片上透镜1251可以布置为使得片上透镜1251的光轴的位置基本位于像素51中两个信号提取单元65的中间。另外，信号提取单元65可以偏离布置，使得两个信号提取单元65之间的位置处于片上透镜1251的光轴的位置。
<第二十四实施例>
<像素的配置示例>
将参照图67至图69说明根据第二十四实施例的像素51的配置。
图67是从垂直于基板61的表面的方向所视像素51的图。
在该示例中，用作使像素51的区域隔开的像素隔离区域的像素隔离单元1341形成在彼此相邻的像素51的边界部分处，使得各像素51的区域被像素隔离单元1341围绕。
图67所示的示例与图64所示的示例的不同之处在于像素隔离单元1341设于像素晶体管配线区域831的正上方，即晶体管的正上方。
此处，对应于图67中线F4-F4’的截面图和对应于线G4-G4’的截面图分别由图68和图69示出。
除了设置片上透镜62代替片上透镜1251并且像素隔离单元1341的位置不同，图68和图69所示的像素51的配置与图65和图66所示的像素51的配置相同。
如图68所示，在各像素51中，片上透镜62布置在基板61的光入射表面侧。该片上透镜62布置为使得片上透镜62的光轴的位置处于像素51中两个信号提取单元65之间。
另外，由氧化膜1371和固定电荷膜1372的一部分构成的像素隔离单元1341布置在晶体管的正上方，并且具有这种沟槽结构的像素隔离单元1341使相邻像素51的光接收区域1254隔开。
特别地，此处，由于像素隔离单元1341不贯穿基板61，所以即使在将像素隔离单元1341布置在晶体管的正上方的情况下，像素隔离单元1341也充分远离P阱部分，并且能够防止漏电流产生。
因此，在图68所示的示例中，并非必须使片上透镜62偏离布置，可以将片上透镜62布置为使得光轴的位置位于两个信号提取单元65之间。因此，能够使像素51中两个信号提取单元65之间的电子提取效率基本一致。
另外，对应于图67所示的像素51的线G4-G4’的截面图如图69所示。除了设置片上透镜62代替图66中的片上透镜1251，图69所示的像素51的截面与图66所示的像素51的截面相同。
根据具有如图67至图69所示的这种结构的像素51，能够改善诸如灵敏度特性和测距精度(分辨率)等特性，还能够防止产生漏电流。
<第二十五实施例>
<像素的配置示例>
将参照图70至图72说明根据第二十五实施例的像素51的配置。
图70是从垂直于基板61的表面的方向所视像素51的图。
在该示例中，用作使像素51的区域隔开的像素隔离区域的像素隔离单元1401形成在像素51的边界部分处，使得图中垂直方向上彼此相邻的两个像素51的区域被像素隔离单元1401围绕。
应当指出，也可以将其中设有四个信号提取单元65的被像素隔离单元1401围绕的区域看作一个像素。在此情况下，在基板61中一个像素的光接收区域中形成有四个信号提取单元65，并且光接收区域被像素隔离单元1401围绕，因而与另一个像素的光接收区域隔开。
在该示例中，像素隔离单元1401布置在偏离晶体管等的位置处，使得从垂直于基板61的表面的方向看时布置用于驱动像素51的晶体管等的位置与布置像素隔离单元1401的位置彼此不同。
例如，在利用间接ToF方法测量到目标物体的距离的情况下，通过利用两个以上的相位执行测量，能够减少读取累积在信号提取单元65中的电荷的操作的次数，并且能够提高测距时的帧率。
这时，为了减少读取操作的次数，需要划分相位以用于各像素51(信号提取单元65)，通过将用于同一目标物体的测距的多个像素51作为一个单元并且使多个像素51被像素隔离单元1401围绕，能够改善灵敏度特性。
此处，相位表示使用信号提取单元65作为有源分接部累积通过光电转换在一个信号提取单元65中得到的电荷的时间，即信号提取单元65用作有源分接部的相位。
现在，例如，假设使用一个像素51并且通过针对红外光的一次脉冲发光从目标物体接收反射光来测量到目标物体的距离。特别地，此处，假设通过一个像素51中两个信号提取单元65(分接部)执行四相位测量。
在此情况下，例如，作为一个像素51中的一个信号提取单元65的第一分接部在作为初始相位的第一相位中用作有源分接部，作为另一个信号提取单元65的第二分接部在随后的第二相位中用作有源分接部。例如在第二相位结束之后读取累积在第一分接部和第二分接部中的电荷。
另外，第一分接部在紧随第二相位的第三相位中再次用作有源分接部，第二分接部在最后的第四相位中用作有源分接部。并且，例如，当第四相位结束时，读取累积在第一分接部和第二分接部中的电荷。
当以这种方式读取四相位的电荷(像素信号)时，基于对应于读取电荷的信号获得到目标物体的距离。
使用两个分接部累积四相位的电荷以获得到目标物体的距离的上述方法称为二分接部-四相位处理。一般而言，使用n个不同的分接部累积m个相位的电荷以测量到目标物体的距离的方法为n分接部-m相位处理。
例如，在执行上述二分接部-四相位处理的情况下，读取电荷的次数为两次。
同时，假设使用两个像素51(即四个信号提取单元65(分接部))执行四分接部-四相位处理。在此情况下，在采用四个不同的分接部作为第一分接部至第四分接部时，只需要分别驱动在第一相位至第四相位中的第一分接部至第四分接部作为有源分接部。
在此情况下，由于各分接部只是在四个相位期间中仅一次用作有源分接部，所以读取电荷的次数仅为一次。
因此，例如，相比于执行二分接部-四相位处理的情况，通过执行四分接部-四相位处理，能够减少读取次数。在该示例中，在测距时能够使读取速率(即帧率)加倍。
此处，在通过四分接部-四相位处理使用沿垂直方向布置的四个信号提取单元65来获得到目标物体的距离的情况下，例如，如图70所示，可以使得用于测量到同一目标物体的两个像素51被像素隔离单元1401围绕。应当指出，在此情况下，也可以将被像素隔离单元1401围绕的区域看作一个像素。
对此，相比于使针对各像素51的区域隔开的情况，由于来自同一目标物体的反射光进入被像素隔离单元1401围绕的区域，所以能够防止灵敏度的变化和灵敏度的降低。即，能够改善灵敏度特性。应当指出，具有图70所示的配置的光接收元件1的应用不限于到目标物体的距离的测量，光接收元件1可用于任何其它用途。
此处，对应于图70中线F5-F5’的截面图和对应于线G5-G5’的截面图分别由图71和图72示出。
图71和图72所示的像素51的配置与图36和图37所示的像素51的配置的不同之处在于，未设置片上透镜62和固定电荷膜66，而是新设置有片上透镜1431、氧化膜1432和固定电荷膜1433。
如图71所示，在各像素51中，片上透镜1431布置为相邻于基板61的光入射表面侧，即与多层配线层811侧相对的一侧。片上透镜1431聚集从外部进入的红外光，并将红外光导入基板61的内部。
特别地，在图71所示的截面图中，针对图中水平方向上布置的各像素51设置一个片上透镜1431。
另外，由氧化膜1432和固定电荷膜1433的一部分构成的像素隔离单元1401使相邻像素51的光接收区域隔开。特别地，在图71所示的截面图中，像素隔离单元1401形成在图中水平方向上布置的像素51的边界位置处，并且像素51的光接收区域彼此隔开。
在图71所示的示例中，氧化膜1432形成为覆盖片上透镜1431侧的基板61的表面。另外，在彼此相邻的像素51的边界部分处，氧化膜1432贯穿基板61，从而使相邻像素51的光接收区域隔开。另外，在基板61内部，氧化膜1432的表面部分被固定电荷膜1433覆盖。
氧化膜1432和固定电荷膜1433中的垂直于基板61的表面的方向长的这种具有沟槽结构的部分，即贯穿基板61并用作在相邻像素51之间使光接收区域隔开的FTI的部分，是像素隔离单元1401。
应当指出，尽管此处已经说明了像素隔离单元1401由氧化膜1432和固定电荷膜1433构成，但也可以认为像素隔离单元1401仅由氧化膜1432构成。
另外，像素隔离单元1401可以由金属材料和固定电荷膜形成，或者可以由金属材料和氧化膜形成。
类似于图59所示的示例，由于像素隔离单元1401形成在像素51的边界部分中，所以能够防止从片上透镜1431进入基板61的红外光的反射光进入用于测量到不同的目标物体的距离的像素51。
因此，能够防止串扰发生，能够防止像素灵敏度的降低，并且能够改善诸如灵敏度特性和测距精度(分辨率)等CAPD传感器的特性。
在图71所示的示例中，类似于图59所示的示例，由于像素隔离单元1401形成在偏离晶体管的位置处，所以能够防止在覆盖晶体管的P阱部分中产生漏电流。
另外，在该示例中，类似于图59所示的示例，像素间遮光膜63和片上透镜1431根据偏离布置的像素隔离单元1401布置。
因此，同样地，在图71所示的情况下，类似于图59的情况，能够增加通过片上透镜1431导入光接收区域中的光量(接收光的量)，并改善灵敏度特性。
另外，对应于图70所示的像素51的G5-G5’线的截面图如图72所示。在图72中，由于使用图中水平方向上布置的两个像素51测量到同一目标物体的距离，所以像素隔离单元1401形成在两个像素51和另一个像素51的边界部分中。
换言之，基板61中在图中水平方向上布置的两个像素51的区域被像素隔离单元1401围绕，水平方向上布置的两个像素51的区域和相邻于这两个像素51的另一个像素51的区域被像素隔离单元1401隔开。
另外，在图72所示的截面图中，针对图中水平方向上布置的两个像素51(即用于测量到同一目标物体的距离的两个像素51)设置一个片上透镜1431。因此，例如，在图70所示的示例中，针对图70中水平方向上布置的两个像素51(即被像素隔离单元1401围绕的用于测量到同一目标物体的距离的两个像素51)设置一个片上透镜1431。
根据具有图70至图72所示的这种配置的像素51，能够改善诸如灵敏度特性和测距精度(分辨率)等特性，并能够防止产生漏电流。
应当指出，在图71中，已经说明了布置片上透镜1431的位置偏离形成像素隔离单元1401的位置的示例。然而，片上透镜1431可以布置为使得从垂直于基板61的表面的方向看时片上透镜1431的光轴的位置基本位于两个像素51的中间。
另外，例如，在图70所示的示例中，对于被像素隔离单元1401围绕的两个像素51，信号提取单元65可以偏离布置，使得图中下侧的像素51的信号提取单元65-1和图中上侧的像素51的信号提取单元65-2之间的位置位于片上透镜1431的光轴的位置处。
<第二十六实施例>
<像素的配置示例>
将参照图73至图75说明根据第二十六实施例的像素51的配置。
图73是从垂直于基板61的表面的方向所视像素51的图。
在该示例中，用作使像素51的区域隔开的像素隔离区域的像素隔离单元1461形成在像素51的边界部分处，使得图中左右方向上彼此相邻的两个像素51的区域被像素隔离单元1461围绕。应当指出，也可以将其中设有四个信号提取单元65的被像素隔离单元1461围绕的区域看作一个像素。
在该示例中，像素隔离单元1461布置在偏离晶体管等的位置处，使得在从垂直于基板61的表面的方向看时，布置用于驱动像素51的晶体管等的位置和布置像素隔离单元1461的位置彼此不同。
在图70中，已经说明了示例：通过间接ToF方法使用在垂直方向上彼此相邻的两个像素51测量到同一目标物体的距离。
同时，在图73所示的示例中，例如，可以通过间接ToF方法使用图中左右方向上彼此相邻的两个像素51(即被像素隔离单元1461围绕的两个像素51)测量到同一目标物体的距离。应当指出，在此情况下，也可以将被像素隔离单元1461围绕的区域看作一个像素。应当指出，具有图73所示配置的光接收元件1的应用不限于测量到目标物体的距离，光接收元件1可以用于任何其它用途。
如上所述，类似于图70所示的示例，通过使得用于测量到同一目标物体的距离的两个像素51被像素隔离单元1461围绕，能够防止灵敏度变化和灵敏度降低。即，能够改善灵敏度特性。
此处，对应于图73中线F6-F6’的截面图和对应于线G6-G6’的截面图分别由图74和图75示出。
图74和图75所示的像素51的配置与图36和图37所示的像素51的配置的不同之处在于，未设有片上透镜62和固定电荷膜66，而新设有片上透镜1481、氧化膜1482和固定电荷膜1483。
如图74所示，在各像素51中，片上透镜1481布置为相邻于基板61的光入射表面侧，即与多层配线层811侧相对的一侧。片上透镜1481聚集从外部进入的红外光，并将红外光导入基板61的内部。
特别地，在图74所示的截面图中，针对图中水平方向上布置的两个像素51设置一个片上透镜1481。
另外，由氧化膜1482和固定电荷膜1483的一部分构成的像素隔离单元1461使像素51的光接收区域隔开。
在该示例中，由于使用图中水平方向上布置的两个像素51测量到同一目标物体的距离，所以像素隔离单元1461形成在两个像素51和另一个像素51的边界部分中。
换言之，基板61中在图中水平方向上布置的两个像素51的区域被像素隔离单元1461围绕，水平方向上布置的两个像素51的区域和相邻于这两个像素51的另一个像素51的区域被像素隔离单元1461彼此隔开。
在图74所示的示例中，氧化膜1482形成为覆盖片上透镜1481侧的基板61的表面。另外，在用于测量到不同物体目标的彼此相邻的像素51的边界部分处，氧化膜1482贯穿基板61，从而使相邻像素51的光接收区域隔开。另外，在基板61内部，氧化膜1482的表面部分被固定电荷膜1483覆盖。
氧化膜1482和固定电荷膜1483中的垂直于基板61的表面的方向长的这种具有沟槽结构的部分，即贯穿基板61并用作在相邻像素51之间使光接收区域隔开的FTI的部分，是像素隔离单元1461。
应当指出，尽管此处已经说明了像素隔离单元1461由氧化膜1482和固定电荷膜1483构成，但也可以认为像素隔离单元1461仅由氧化膜1482构成。
另外，像素隔离单元1461可以由金属材料和固定电荷膜形成，或者可以由金属材料和氧化膜形成。
类似于图59所示的示例，由于像素隔离单元1461形成在用于测量到不同的目标物体的距离的像素51的边界部分中，所以能够防止从片上透镜1481进入基板61的红外光的反射光进入用于测量到不同的目标物体的距离的像素51。
因此，能够防止串扰发生，能够防止像素灵敏度的降低，并且能够改善诸如灵敏度特性和测距精度(分辨率)等CAPD传感器的特性。
另外，在图74所示的示例中，类似于图59所示的示例，由于像素隔离单元1461形成在偏离晶体管的位置处，所以能够防止在覆盖晶体管的P阱部分中产生漏电流。
另外，在该示例中，类似于图59所示的示例，像素间遮光膜63和片上透镜1481根据偏离布置的像素隔离单元1461布置。
因此，同样地，在图74所示的情况下，类似于图59的情况，能够增加通过片上透镜1481导入光接收区域中的光量(接收光的量)，并改善灵敏度特性。
另外，对应于图73所示的像素51的G6-G6’线的截面图如图75所示。在图75中，像素隔离单元1461形成在彼此相邻的像素51的边界部分中。另外，在图75所示的截面图中，针对一个像素51设置一个片上透镜1481。
因此，例如，在图73所示的示例中，针对图73中左右方向上布置的两个像素51(即被像素隔离单元1461围绕的用于测量到同一目标物体的距离的两个像素51)设置一个片上透镜1481。
根据具有图73至图75所示的这种配置的像素51，能够改善诸如灵敏度特性和测距精度(分辨率)等特性，并能够防止产生漏电流。
应当指出，在图74中，已经说明了布置片上透镜1481的位置偏离形成像素隔离单元1461的位置的示例。然而，片上透镜1481可以布置为使得从垂直于基板61的表面的方向看时片上透镜1481的光轴的位置基本位于被像素隔离单元1461围绕的区域中四个信号提取单元65中间的位置，即到信号提取单元65的距离基本上彼此相等的位置。
另外，例如，在图73所示的示例中，四个信号提取单元65可以偏离布置，使得被像素隔离单元1461围绕的四个信号提取单元65的基本上中间的位置是片上透镜1481的光轴的位置。
<第二十七实施例>
<像素的配置示例>
将参照图76至图78说明根据第二十七实施例的像素51的配置。
图76是从垂直于基板61的表面的方向所视像素51的图。
在该示例中，用作使像素51的区域隔开的像素隔离区域的像素隔离单元1511形成在像素51的边界部分处，使得图中彼此相邻的四个像素51的区域被像素隔离单元1511围绕。应当指出，也可以将其中设有八个信号提取单元65的被像素隔离单元1511围绕的区域看作一个像素。
在该示例中，像素隔离单元1511布置在偏离晶体管等的位置处，使得在从垂直于基板61的表面的方向看时，布置用于驱动像素51的晶体管等的位置和布置像素隔离单元1511的位置彼此不同。
在图70中，已经说明了示例：通过间接ToF方法使用彼此相邻的两个像素51测量到同一目标物体的距离。
同时，在图76所示的示例中，例如，可以通过间接ToF方法使用彼此相邻的四个像素51(即被像素隔离单元1511围绕的四个像素51)测量到同一目标物体的距离。应当指出，在此情况下，也可以将被像素隔离单元1511围绕的区域看作一个像素。另外，具有图76所示配置的光接收元件1的应用不限于测量到目标物体的距离，光接收元件1可以用于任何其它用途。
如上所述，类似于图70所示的示例，通过使得用于测量到同一目标物体的距离的四个像素51被像素隔离单元1511围绕，能够防止灵敏度变化和灵敏度降低，即，能够改善灵敏度特性。
应当指出，在图76所示的示例中，例如，可用使用四个像素51执行八分接部-八相位处理。在此情况下，相比于二分接部-八相位处理的情况，测距时的读取速率可以变为四倍。
此处，对应于图76中线F7-F7’的截面图和对应于线G7-G7’的截面图分别由图77和图78示出。
图77和图78所示的像素51的配置与图36和图37所示的像素51的配置的不同之处在于，未设有片上透镜62和固定电荷膜66，而新设有片上透镜1541、氧化膜1542和固定电荷膜1543。
如图77所示，在各像素51中，片上透镜1541布置为相邻于基板61的光入射表面侧，即与多层配线层811侧相对的一侧。片上透镜1541聚集从外部进入的红外光，并将红外光导入基板61的内部。
特别地，在图77所示的截面图中，针对图中水平方向上布置的两个像素51设置一个片上透镜1541。
另外，由氧化膜1542和固定电荷膜1543的一部分构成的像素隔离单元1511使像素51的光接收区域隔开。
在该示例中，由于使用图中水平方向上布置的两个像素51测量到同一目标物体的距离，所以像素隔离单元1511形成在两个像素51和另一个像素51的边界部分中。
换言之，基板61中在图中水平方向上布置的两个像素51的区域被像素隔离单元1511围绕，水平方向上布置的两个像素51的区域和相邻于这两个像素51的另一个像素51的区域被像素隔离单元1511隔开。
在图77所示的示例中，氧化膜1542形成为覆盖片上透镜1541侧的基板61的表面。另外，在用于测量到不同物体目标的彼此相邻的像素51的边界部分处，氧化膜1542贯穿基板61，从而使相邻像素51的光接收区域隔开。另外，在基板61内部，氧化膜1542的表面部分被固定电荷膜1543覆盖。
氧化膜1542和固定电荷膜1543中的垂直于基板61的表面的方向长的这种具有沟槽结构的部分，即贯穿基板61并用作在相邻像素51之间使光接收区域隔开的FTI的部分，是像素隔离单元1511。
应当指出，尽管此处已经说明了像素隔离单元1511由氧化膜1542和固定电荷膜1543构成，但也可以认为像素隔离单元1511仅由氧化膜1542构成。
另外，像素隔离单元1511可以由金属材料和固定电荷膜形成，或者可以由金属材料和氧化膜形成。
类似于图59所示的示例，由于像素隔离单元1511形成在用于测量到不同的目标物体的距离的像素51的边界部分中，所以能够防止从片上透镜1541进入基板61的红外光的反射光进入用于测量到不同的目标物体的距离的像素51。
因此，能够防止串扰发生，能够防止像素灵敏度的降低，并且能够改善诸如灵敏度特性和测距精度(分辨率)等CAPD传感器的特性。
另外，在图77所示的示例中，类似于图59所示的示例，由于像素隔离单元1511形成在偏离晶体管的位置处，所以能够防止在覆盖晶体管的P阱部分中产生漏电流。
另外，在该示例中，类似于图59所示的示例，像素间遮光膜63和片上透镜1541根据偏离布置的像素隔离单元1511布置。
因此，同样地，在图77所示的情况下，类似于图59的情况，能够增加通过片上透镜1541导入光接收区域中的光量(接收光的量)，并改善灵敏度特性。
另外，对应于图76所示的像素51的G7-G7’线的截面图如图78所示。在图78中，由于使用图中水平方向上布置的两个像素51测量到同一目标物体的距离，所以像素隔离单元1511形成在两个像素51和另一个像素51的边界部分中。
换言之，基板61中在图中水平方向上布置的两个像素51的区域被像素隔离单元1511围绕，水平方向上布置的两个像素51的区域和相邻于这两个像素51的另一个像素51的区域被像素隔离单元1511隔开。
另外，在图78所示的截面图中，针对图中水平方向上布置的两个像素51(即用于测量到同一目标物体的距离的两个像素51)设置一个片上透镜1541。因此，例如，在图76所示的示例中，针对彼此相邻的四个像素51(即被像素隔离单元1511围绕的用于测量到同一目标物体的距离的四个像素51)设置一个片上透镜1541。
根据具有图76至图78所示的这种配置的像素51，能够改善诸如灵敏度特性和测距精度(分辨率)等特性，并能够防止产生漏电流。
应当指出，在图77中，已经说明了布置片上透镜1541的位置偏离形成像素隔离单元1511的位置的示例。然而，片上透镜1541可以布置为使得从垂直于基板61的表面的方向看时片上透镜1541的光轴的位置基本位于四个像素51的中间。相反地，四个像素51的各信号提取单元65可以偏离布置，使得片上透镜1541的光轴的位置基本位于图77所示的截面图中两个像素51的中间。
<第二十八实施例>
<像素的配置示例>
将参照图79至图81说明根据第二十八实施例的像素51的配置。
图79是从垂直于基板61的表面的方向所视像素51的图。
在该示例中，用作使像素51的区域隔开的像素隔离区域的像素隔离单元1571形成在彼此相邻的像素51的边界部分处，使得各像素51的区域被围绕。
同样地，在图79中，类似于图58的情况，在从垂直于基板61的表面的方向看时，布置用于驱动像素51的晶体管等的位置和布置像素隔离单元1571的位置彼此不同。即，像素隔离单元1571布置在偏离晶体管等的位置处。
此处，对应于图79中线F8-F8’的截面图和对应于线G8-G8’的截面图分别由图80和图81示出。
通过在图59和图60所示的像素51的配置中形成固定电荷膜1253A代替固定电荷膜1253而得到图80和图81所示的像素51的配置。即，除了固定电荷膜1253A部分之外，图80和图81所示的像素51的配置与图59和图60所示示例中的配置相同。
具体地，在图59中，在像素51的边界部分中贯穿基板61的氧化膜1252的表面上已形成有固定电荷膜1253。同时，在图80中，在像素51的边界部分中贯穿基板61的氧化膜1252的表面部分上未形成有固定电荷膜1253。
在图80中，氧化膜1252形成为覆盖片上透镜1251侧的基板61的表面，并且固定电荷膜1253A形成为在基板61内一侧覆盖氧化膜1252的除了像素边界部分之外的表面。
因此，在图80中，未形成图59所示的固定电荷膜1253中构成像素隔离单元1221的部分，即FTI部分。在图80中，与图59所示的固定电荷膜1253中的FTI部分不同的部分是固定电荷膜1253A。
在图80所示的示例中，氧化膜1252中的垂直于基板61的表面的方向长的这种具有沟槽结构的部分，即贯穿基板61并用作在相邻像素51之间使光接收区域1254隔开的FTI的部分，是像素隔离单元1571。
例如，在图59所示的配置中，在像素隔离单元1221和覆盖晶体管的P阱部分未充分隔开的情况下，可能会从固定电荷膜1253到晶体管经由P阱部分产生漏电流。
同时，在图80所示的示例中，由于在覆盖晶体管的P阱附近的部分中未形成固定电荷膜，所以能够防止漏电流产生。
另外，对应于图79所示的像素51的G8-G8’线的截面图如图81所示。同样地，在图81中，类似于图80的情况，氧化膜1252中的垂直于基板61的表面的方向长的具有沟槽结构的部分是像素隔离单元1571，并且像素隔离单元1571使相邻的像素51之间的光接收区域1254隔开。特别地，此处，像素隔离单元1571贯穿氧化膜64部分以到达多层配线层811。
根据具有图79至图81所示的这种配置的像素51，能够改善诸如灵敏度特性和测距精度(分辨率)等特性，并能够防止产生漏电流。
<第二十九实施例>
<像素的配置示例>
将参照图82至图84说明根据第二十九实施例的像素51的配置。
图82是从垂直于基板61的表面的方向所视像素51的图。
在该示例中，用作使像素51的区域隔开的像素隔离区域的像素隔离单元1601形成在彼此相邻的像素51的边界部分中，使得各像素51的区域被像素隔离单元1601围绕。
同样地，在图82中，类似于图58的情况，在从垂直于基板61的表面的方向看时，布置用于驱动像素51的晶体管等的位置和布置像素隔离单元1601的位置彼此不同。即，像素隔离单元1601布置在偏离晶体管等的位置处。
此处，对应于图82中线F9-F9’的截面图和对应于线G9-G9’的截面图分别由图83和图84示出。
通过将N型半导体区域1641进一步设置到图59和图60所示的像素51的配置中而得到图83和图84所示的像素51的配置。即，除了N型半导体区域1641部分之外，图83和图84所示的像素51的配置与图59和图60所示示例中的配置相同。
在图83中，形成N型半导体区域1641，使得固定电荷膜1253的表面在氧化膜1252和固定电荷膜1253中垂直于基板61的表面的方向长的部分(即贯穿基板61的具有FTI结构的部分)被N型半导体区域1641覆盖。该N型半导体区域1641例如通过注入形成。
在该示例中，由氧化膜1252和固定电荷膜1253的一部分以及N型半导体区域1641构成的部分，即贯穿基板61并用作在相邻像素51之间使光接收区域1254隔开的FTI的部分，是像素隔离单元1601。应当指出，同样地，在此情况下，也可以认为像素隔离单元1601仅由氧化膜1252构成或者像素隔离单元1601由氧化膜1252和固定电荷膜1253构成。
通过设置这样的像素隔离单元1601，能够防止由PN隔离产生漏电流，并实现像素51之间的光接收区域1254的隔离。
例如，在图59所示的示例中，在像素隔离单元1221和覆盖晶体管的P阱部分未充分隔开的情况下，可能会从固定电荷膜1253到晶体管经由P阱部分产生漏电流。
对此，在图83所示的示例中，通过利用N型半导体区域1641隔开FTI的表面(外周)部分并且向N型半导体区域1641施加例如0V至2.8V的固定电压，能够利用PN结的反向偏置防止产生漏电流。
应当指出，要施加到N型半导体区域1641的固定电压只需要是等于或高于要施加到基板61的电压。另外，尽管此处说明了基板61包括P型半导体层的示例，但是在基板61包括N型半导体层的情况下，只需要形成P型半导体区域代替N型半导体区域1641。
另外，对应于图82所示的像素51的G9-G9’线的截面图如图84所示。同样地，在图84中，类似于图83的情况，由氧化膜1252和固定电荷膜1253的一部分以及N型半导体区域1641构成并用作贯穿基板61的FTI的部分是像素隔离单元1601。并且，光接收区域1254在相邻的像素51之间被像素隔离单元1601彼此隔开。特别地，此处，对应于构成像素隔离单元1601的氧化膜1252、固定电荷膜1253和N型半导体区域1641的部分贯穿氧化膜64到达多层配线层811。
根据具有图82至图84所示的这种配置的像素51，能够改善诸如灵敏度特性和测距精度(分辨率)等特性，并能够防止产生漏电流。应当指出，在图83和图84所示的示例中，并非必须设置固定电荷膜1253。
<第三十实施例>
<像素的配置示例>
将参照图85至图87说明根据第三十实施例的像素51的配置。
图85是从垂直于基板61的表面的方向所视像素51的图。
在该示例中，用作使像素51的区域隔开的像素隔离区域的像素隔离单元1221形成在彼此相邻的像素51的边界部分中，使得各像素51的区域被像素隔离单元1221围绕。
同样地，在图85中，类似于图58的情况，在从垂直于基板61的表面的方向看时，布置用于驱动像素51的晶体管等的位置和布置像素隔离单元1221的位置彼此不同。即，像素隔离单元1221布置在偏离晶体管等的位置处。
此处，对应于图85中线F10-F10’的截面图和对应于线G10-G10’的截面图分别由图86和图87示出。
除了未设置氧化膜64之外，图85和图86所示的像素51的配置与图59和图60所示的像素51的配置相同。
在像素51中(即在像素51的光接收区域1254中)未设置氧化膜64的情况下，从片上透镜1251进入基板61的红外光未被氧化膜64部分反射而未进入相邻的像素51。因此，能够进一步防止串扰产生和防止像素灵敏度降低，并能够改善诸如灵敏度特性和测距精度(分辨率)等CAPD传感器的特性。
<第三十一实施例>
<像素的配置示例>
将参照图88至图90说明根据第三十一实施例的像素51的配置。
图88是从垂直于基板61的表面的方向所视像素51的图。
在该示例中，用作使像素51的区域隔开的像素隔离区域的像素隔离单元1701形成在彼此相邻的像素51的边界部分中，使得各像素51的区域被像素隔离单元1701围绕。
同样地，在图88中，类似于图58的情况，在从垂直于基板61的表面的方向看时，布置用于驱动像素51的晶体管等的位置和布置像素隔离单元1701的位置彼此不同。即，像素隔离单元1701布置在偏离晶体管等的位置处。
此处，对应于图88中线F11-F11’的截面图和对应于线G11-G11’的截面图分别由图89和图90示出。
通过在图59和图60所示的像素51的配置中设置氧化膜1731、固定电荷膜1732和氧化膜1733代替氧化膜1252和固定电荷膜1253而得到图89和图90所示的像素51的配置。
在图89所示的示例中，氧化膜1731形成为覆盖片上透镜1251侧的基板61的表面。另外，在彼此相邻的像素51的边界部分中，氧化膜1731从基板61的片上透镜1251侧向多层配线层811侧的方向形成预定深度，从而使相邻的像素51的光接收区域1254隔开。
另外，在基板61内部，构成基板61的P型半导体区域和氧化膜1731之间的区域，即氧化膜1731的表面部分，被固定电荷膜1732覆盖。
特别地，在该示例中，氧化膜1731和固定电荷膜1732中的垂直于基板61的表面的方向长并用作在相邻像素51之间使光接收区域1254隔开的FTI的部分是像素隔离单元1701。
应当指出，尽管此处已说明像素隔离单元1701由氧化膜1731和固定电荷膜1732构成，但是也可以认为像素隔离单元1701仅由氧化膜1731构成。
另外，像素隔离单元1701可以由金属材料和固定电荷膜形成，或者可以由金属材料和氧化膜形成。
另外，在图89所示的示例中，在基板61中的像素隔离单元1701和多层配线层811之间设有氧化膜1733。即，氧化膜1733形成在多层配线层811侧的基板61的表面和像素隔离单元1701之间。该氧化膜1733与氧化膜64同时形成。
另外，对应于图88所示的像素51的G11-G11’线的截面图如图90所示。在图90中，氧化膜64的一部分是氧化膜1733，并且氧化膜1733与构成像素隔离单元1701的氧化膜1731和固定电荷膜1732彼此连接。
同样地，在图90所示的截面图中，像素隔离单元1701使相邻像素51之间的光接收区域1254隔开。
在图89和图90所示的配置中，如上所述，用作FTI的构成像素隔离单元1701的氧化膜1731和固定电荷膜1732从基板61的光入射表面侧(片上透镜1251侧)形成。并且，在基板61中，用作FTI的氧化膜1733和像素隔离单元1701彼此连接，因而由此贯穿固定电荷层。
如上所述，通过在像素隔离单元1701和多层配线层811之间设置氧化膜1733，能够防止经覆盖晶体管的P阱部分从固定电荷膜1732流到晶体管的漏电流产生。
根据具有图88至图90所示的这种配置的像素51，能够改善诸如灵敏度特性和测距精度(分辨率)等特性，并能够防止产生漏电流。
应当指出，在图89中，已经说明了布置片上透镜1251的位置偏离形成像素隔离单元1701的位置的示例。然而，片上透镜1251可以布置为使得从垂直于基板61的表面的方向看时片上透镜1251的光轴的位置基本位于像素51中两个信号提取单元65的中间。
为此，能够将红外光聚集在信号提取单元65-1和信号提取单元65-2之间的位置处，并使电子提取效率在信号提取单元65之间基本一致。
另外，例如，在图88所示的示例中，信号提取单元65可以偏离布置，使得信号提取单元65-1和信号提取单元65-2之间的位置处于片上透镜1251的光轴的位置。
<第三十二实施例>
<像素的配置示例>
将参照图91至图93说明根据第三十二实施例的像素51的配置。
图91是从垂直于基板61的表面的方向所视像素51的图。
在该示例中，用作使像素51的区域隔开的像素隔离区域的像素隔离单元1761形成在彼此相邻的像素51的边界部分中，使得各像素51的区域被像素隔离单元1761围绕。
此处，对应于图91中线F12-F12’的截面图和对应于线G12-G12’的截面图分别由图92和图93示出。
通过在图59和图60所示的像素51的配置中设置氧化膜1801、固定电荷膜1802、氧化膜1803和固定电荷膜1804代替氧化膜1252和固定电荷膜1253而得到图92和图93所示的像素51的配置。
如图92所示，氧化膜1801设置为覆盖片上透镜1251侧的基板61的表面，并且固定电荷膜1802形成在氧化膜1801的正下方，即，固定电荷膜1802形成为覆盖多层配线层811侧的氧化膜1801的表面。
另外，在基板61的像素边界部分处，使相邻的像素51隔开的氧化膜1803以及覆盖氧化膜1803的表面的固定电荷膜1804从多层配线层811侧的基板61的表面起形成预定深度。
在图92中，由氧化膜1803和固定电荷膜1804构成并用作具有沟槽结构的DTI的部分是像素隔离单元1761，像素隔离单元1761使相邻像素51的光接收区域1254隔开。
应当指出，尽管此处已经说明了像素隔离单元1761由氧化膜1803和固定电荷膜1804构成，但是也可以认为像素隔离单元1761仅由氧化膜1803构成。
另外，像素隔离单元1761可以由金属材料和固定电荷膜形成，或者可以由金属材料和氧化膜形成。
在图92所示的示例中，类似于图59所示的示例，由于像素隔离单元1761形成在像素51的边界部分中，所以能够防止从片上透镜1251进入基板61的红外光的反射光进入到相邻的像素51中。
因此，能够防止串扰发生，能够防止像素灵敏度的降低，并且能够改善诸如灵敏度特性和测距精度(分辨率)等CAPD传感器的特性。
另外，在图92所示的示例中，类似于图59所示的示例，由于像素隔离单元1761形成在偏离晶体管的位置处，所以能够防止在覆盖晶体管的P阱部分中产生漏电流。
另外，在图92所示的示例中，类似于图59所示的示例，像素间遮光膜63和片上透镜1251根据偏离布置的像素隔离单元1761布置。
因此，同样地，在图92所示的情况下，类似于图59的情况，能够增加通过片上透镜1251导入光接收区域1254中的光量(接收光的量)，并改善灵敏度特性。
另外，对应于图91所示的像素51的G12-G12’线的截面图如图93所示。在图93中，构成像素隔离单元1761的氧化膜1803和固定电荷膜1804从多层配线层811侧的基板61的表面贯穿氧化膜64，并形成到预定深度的位置处。
在制造具有图92和图93所示的配置的像素51时，首先在基板61中形成氧化膜64，之后，通过干式蚀刻从表面侧(多层配线层811侧)在基板61的像素边界部分中形成沟槽。
并且，在形成于基板61中的沟槽部分中形成像素隔离单元1761之后，进行退火处理，即缺陷修复，之后，形成覆盖晶体管的P阱和信号提取单元65。
因此，在制造基板61时，通过退火修复像素缺陷能够得到缺陷很少的基板61。
应当指出，如果从基板61的光入射表面侧(片上透镜1251侧)形成DTI，由于当在基板61上为形成DTI而进行干式蚀刻时已经形成了覆盖晶体管的P阱和信号提取单元65，所以不能进行退火。
同时，在图92或图93所示的配置中，由于可以在形成像素隔离单元1761之后且在形成P阱和信号提取单元65之前进行退火，所以能够得到像素缺陷很少的光接收元件1。
另外，同样地，在图91至图93所示的示例中，片上透镜1251可以布置为使得片上透镜1251的光轴的位置基本位于像素51中两个信号提取单元65的中间。另外，信号提取单元65可以偏离布置，使得两个信号提取单元65的中间的位置处于片上透镜1251的光轴的位置处。
应当指出，在上述第二十一实施例到第三十二实施例中，例如，已经在图59、图62、图65或图68中说明了反射元件815设在多层配线层811中的示例。特别地，此处，反射元件815设置为在平面图中(即从垂直于基板61的表面的方向看时)覆盖N+半导体区域71。然而，可以设置遮光元件631’代替反射元件815。同样地，在此情况下，遮光元件631’设置为在平面图中覆盖N+半导体区域71。
<测距模块的配置示例>
图94是示出通过使用图1中的光接收元件1输出测距信息的测距模块的配置示例的框图。
测距模块5000包括发光单元5011、发光控制单元5012和光接收单元5013。
发光单元5011包括光源，该光源发出预定波长的光并发出亮度周期性变化的照射光以用该照射光照射目标。例如，发光单元5011包括发出780nm至1000nm波长范围的红外光的发光二极管作为光源，并与作为发光控制单元5012提供的矩形波的发光控制信号CLKp同步地发出照射光。
应当指出，发光控制信号CLKp不限于矩形波，只要发光控制信号CLKp是周期信号即可。例如，发光控制信号CLKp可以是正弦波。
在向发光单元5011和光接收单元5013提供发光控制信号CLKp之后，发光控制单元5012控制照射光的照射时序。例如，发光控制信号CLKp的频率是20兆赫(MHz)。应当指出，发光控制信号CLKp的频率不限于20兆赫(MHz)，可以是5兆赫(MHz)等。
光接收单元5013接收从目标反射的反射光，根据光接收结果针对每个像素计算距离信息，通过针对每个像素的色阶值生成表示到目标距离的深度图像，然后输出该深度图像。
可以使用上述光接收元件1作为光接收单元5013，例如，基于发光控制信号CLKp，作为光接收单元5013的光接收元件1根据由像素阵列单元20中各像素51的信号提取单元65-1和65-2的各者的电荷检测单元(N+半导体区域71)检测到的信号强度针对每个像素计算距离信息。
如上所述，作为通过间接ToF方法获得到目标的距离信息并输出该距离信息的测距模块5000的光接收单元5013，可以组合图1中的光接收元件1。作为测距模块5000的光接收单元5013，当采用上述各实施例中的光接收元件1(具体地，设为背照射型并提高像素灵敏度的光接收元件)时，能够改善测距模块5000的测距特性。
<移动体的应用例>
根据本发明的技术(本技术)适用于各种产品。例如，根据本发明的技术可以实现为安装到以下任何一种移动体的装置：汽车、电动汽车、混合动力电动汽车、摩托车、自行车、个人移动装置、飞机、无人机、船和机器人等。
图95是示出车辆控制系统的示意结构的示例的框图，该车辆控制系统作为采用了根据本发明实施例的技术的移动体控制系统的示例。
车辆控制系统12000包括经由通信网络12001彼此连接的多个电子控制单元。在图95所示的示例中，车辆控制系统12000包括驱动系统控制单元12010、主体系统控制单元12020、车外信息检测单元12030、车内信息检测单元12040和集成控制单元12050。另外，示出了微型计算机12051、声音/图像输出部12052和车载网络接口(I/F)12053作为集成控制单元12050的功能性配置。
驱动系统控制单元12010根据各种程序控制有关车辆的驱动系统的装置的操作。例如，驱动系统控制单元12010用作控制装置，用于驱动力生成装置(用于产生车辆的驱动力，诸如内燃机、驱动电机等)、驱动力传输机构(用于将驱动力传输给车轮)、用于调节车辆的转向角度的转向机构、用于产生车辆的制动力的制动装置等。
主体系统控制单元12020根据各种程序控制设置用于车辆主体的各种装置的操作。例如，主体系统控制单元12020用作控制装置，用于无钥匙进入系统、智能钥匙系统、电动车窗装置或者诸如前照灯、备用灯、制动灯、转向信号、雾灯等各种灯。在此情况下，代替钥匙的从移动装置发送的无线电波或者各种开关的信号能够被输入到主体系统控制单元12020。主体系统控制单元12020接收这些输入的无线电波或信号，并且控制车辆的门锁装置、电动车窗装置、灯等。
车外信息检测单元12030检测有关包括车辆控制系统12000的车辆的外部的信息。例如，车外信息检测单元12030与摄像部12031相连。车外信息检测单元12030使摄像部12031对车辆外部的图像进行成像，并且接收所成像的图像。基于所接收到的图像，车外信息检测单元12030可以进行检测诸如路面上的人、车辆、障碍物、标记、符号等目标的处理，或者进行检测到此处的距离的处理。
摄像部12031是接收光的光学传感器，并且输出与接收到的光的光量对应的电信号。摄像部12031能够输出作为图像的电信号，或者能够输出作为有关测得距离的信息的电信号。另外，由摄像部12031接收到的光可以是可见光，或者可以是诸如红外线等不可见光。
车内信息检测单元12040检测有关车辆内部的信息。车内信息检测单元12040例如与检测驾驶员状态的驾驶员状态检测部12041相连。驾驶员状态检测部12041例如包括拍摄驾驶员的相机。根据从驾驶员状态检测部12041输入的检测信息，车内信息检测单元12040可计算驾驶员的疲劳程度或驾驶员的专心程度，或者可判断驾驶员是否打瞌睡。
微型计算机12051能够基于通过车外信息检测单元12030或车内信息检测单元12040获得的有关车辆的内部或外部的信息，计算用于驱动力生成装置、转向机构或制动装置的控制目标值，并且将控制命令输出到驱动系统控制单元12010。例如，微型计算机12051能够进行用于实施高级驾驶员辅助系统(ADAS)的功能的协同控制，该功能包括车辆的防止碰撞或减震、基于行车间距的跟随行驶、车速保持驾驶、车辆碰撞警告、车辆偏离车道的警告等。
另外，微型计算机12051能够基于通过车外信息检测单元12030或车内信息检测单元12040获得有关车辆的外部或内部的信息，通过控制驱动力生成装置、转向机构、制动装置等，进行用于自动驾驶(使车辆自主行驶而无需依靠驾驶员的操作)等的协同控制。
另外，微型计算机12051能够基于通过车外信息检测单元12030获得的有关车辆外部的信息将控制命令输出到主体系统控制单元12020。例如，微型计算机12051能够根据车外信息检测单元12030检测到的前面车辆或迎面来车的位置，通过控制前照灯以从远光改变为近光，进行用于避免刺眼强光的协同控制。
声音/图像输出部12052将声音和图像中的至少一者的输出信号发送到能够在视觉或听觉上向车辆的使用者或车辆外部指示信息的输出装置。在图95的示例中，示出了音频扬声器12061、显示部12062和设备面板12063作为输出装置。显示部12062例如可包括车载显示器和平视显示器(head-up display)中的至少一者。
图96是示出摄像部12031的安装位置的示例的图。
在图96中，摄像部12031包括摄像部12101、12102、12103、12104和12105。
摄像部12101、12102、12103、12104和12105例如布置在车辆12100的前鼻、侧视镜、后保险杠和后门位置以及在车辆内部的挡风玻璃的上部的位置。设于前鼻的摄像部12101和设在车辆内部的挡风玻璃的上部的摄像部12105主要获取车辆12100的前方的图像。设于侧视镜处的摄像部12102和12103主要获取车辆12100的侧面的图像。设于后保险杠或后门的摄像部12104主要获取车辆12100的后方的图像。设在车辆内部的挡风玻璃的上部的摄像部12105主要用于检测前方车辆、行人、障碍物、信号、交通标志、车道等。
另外，图96示出了摄像部12101到12104的摄像范围的示例。摄像范围12111表示设于前鼻的摄像部12101的摄像范围。摄像范围12112和12113分别表示设于侧视镜处的摄像部12102和12103的摄像范围。摄像范围12114表示设于后保险杠或后门的摄像部12104的摄像范围。例如，从上方所视的车辆12100的鸟瞰图可通过叠加由摄像部12101到12104拍摄的图像数据来获得。
摄像部12101到12104中的至少一者可具有获取距离信息的功能。例如，摄像部12101到12104中的至少一者可以是由多个摄像元件构成的立体照相机，或者可以是具有用于相位差检测的像素的摄像元件。
例如，微型计算机12051能够基于从摄像部12101到12104获得的距离信息判断在摄像范围12111到12114内到每个三维目标的距离以及距离的时间变化(相对车辆12100的相对速度)，并由此选取最近的三维目标(尤其是处于车辆12100的行驶路径上并且以预定速度(例如，等于或大于0km/小时)在与车辆12100基本相同的方向上行驶)作为前行车辆。而且，微型计算机12051能够预先设定要保持的距前方车辆的跟随距离，并且进行自动制动控制(包括跟随停止控制)、自动加速控制(包括跟随启动控制)等。因此，能够进行用于自动驾驶(使车辆自主行驶而无需依靠驾驶员的操作等)的协同控制。
例如，微型计算机12051能够基于从摄像部12101到12104获得的距离信息将有关三维目标的三维目标数据分类成两轮车辆、标准型车辆、大型车辆、行人、公用电线杆和其它三维目标的三维目标数据，选取分类的三维目标数据，并将选取的三维目标数据用于自动避开障碍物。例如，微型计算机12051将车辆12100周围的障碍物识别为车辆12100的驾驶员能够视觉辨识的障碍物和车辆12100的驾驶员难以视觉辨识的障碍物。另外，微型计算机12051判断表明与各障碍物相碰撞的风险的碰撞风险。在碰撞风险等于或高于设定值并且因而有可能碰撞的情况下，微型计算机12051通过音频扬声器12061或显示部12062向驾驶员输出警告，并通过驱动系统控制单元12010进行强制减速或转向避让。微型计算机12051由此能够辅助驾驶而避免碰撞。
摄像部12101到12104中的至少一者可以是检测红外线的红外相机。微型计算机12051例如能够通过判断在摄像部12101到12104的拍摄图像中是否有行人来识别行人。例如，通过在作为红外相机的摄像部12101到12104的拍摄图像中提取特征点的步骤以及通过对表示目标的轮廓的一系列特征点进行图案匹配处理来判断是否是行人的步骤，来实现这种行人的识别。当微型计算机12051判断在摄像部12101到12104的拍摄图像中有行人，并由此识别出行人时，声音/图像输出部12052控制显示部12062，使得显示用于强调的方形轮廓线以叠加在识别出的行人上。声音/图像输出部12052也可控制显示部12062，使得在期望位置处显示表示行人的图标等。
在上文中，已说明了采用根据本发明的技术的车辆控制系统的示例。根据本发明的技术也可以应用于上述配置中的摄像部12031。具体地，例如，当图1所示的光接收元件1用于摄像部12031时，能够改善诸如灵敏度等特性。
本技术的实施例不限于上述实施例，可以在不脱离本技术的实质的范围内进行各种改变。
例如，上述两个以上的实施例可以适当地彼此组合。即，例如，可以根据针对诸如像素灵敏度等任何特性的优先考虑来适当地选择设于像素中的信号提取单元的数目或其布置位置、信号提取单元的形状或是否采用共用结构、是否设置片上透镜、是否设置像素间遮光部、是否设置隔离区域、片上透镜或基板的厚度、基板或膜设计的种类、是否设置对光入射面的偏置、是否设置反射元件等。
另外，在上述实施例中，尽管已经说明了电子用作信号载流子的示例，但是也可以使用光电转换中产生的空穴作为信号载流子。在此情况下，检测信号载流子的电荷检测单元可由P+半导体区域构成，在基板内产生电场的电压施加单元可以由N+半导体区域构成，使得在设于信号提取单元中的电荷检测单元中检测空穴作为信号载流子。
根据本技术，当CAPD传感器设置为背照射型光接收元件的配置时，能够改善测距特性。
应当指出，尽管说明上述实施例作为驱动方法，其中，将电压直接施加到形成于基板61中的P+半导体区域73，并通过产生的电场迁移光电转换的电荷，但是本技术不限于该驱动方法，也可以应用其它驱动方法。例如，可以采用以下驱动方法，其中，使用形成于基板61中的第一传输晶体管和第二传输晶体管以及第一浮动扩散区域和第二浮动扩散区域，将预定电压施加到第一传输晶体管和第二传输晶体管的栅极以通过第一传输晶体管将光电转换的电荷分配和累积到第一浮动扩散区域，或通过第二传输晶体管将光电转换的电荷分配和累积到第二浮动扩散区域。在此情况下，形成于基板61中的第一传输晶体管和第二传输晶体管分别用作栅极被施加预定电压的第一电压施加单元和第二电压施加单元，形成在基板61中的第一浮动扩散区域和第二浮动扩散区域分别用作检测光电转换产生的电荷的第一电荷检测单元和第二电荷检测单元。
另外，换言之，在将电压直接施加到形成于基板61中的P+半导体区域73、并通过产生的电场迁移光电转换的电荷的驱动方法中，设置作为第一电压施加单元和第二电压施加单元的两个P+半导体区域73是被施加预定电压的控制节点，设置作为第一电荷检测单元和第二电荷检测单元的两个N+半导体区域71是检测电荷的检测节点。在将预定电压施加到第一传输晶体管和第二传输晶体管的栅极、并通过第一浮动扩散区域或第二浮动扩散区域累积光电转换的电荷的驱动方法中，第一传输晶体管和第二传输晶体管的栅极是被施加预定电压的控制节点，形成在基板61中的第一浮动扩散区域和第二浮动扩散区域是检测电荷的检测节点。
另外，本说明书所述的效果只是用于说明的，而非限制性的，并且也可以呈现出其它效果。
应当指出，本技术可采用以下配置。
(1)
一种光接收元件，包括：
第一电压施加单元，其被施加电压；
第一电荷检测单元，其布置在所述第一电压施加单元的周边；
第二电压施加单元，其被施加电压；
第二电荷检测单元，其布置在所述第二电压施加单元的周边；
第三电压施加单元，其被施加第一电压；以及
电压控制单元，其将第二电压施加到所述第一电压施加单元和所述第二电压施加单元中的一者，并使得另一者处于浮动状态，所述第二电压与所述第一电压不同。
(2)
根据(1)的光接收元件，还包括：
片上透镜；
配线层；以及
半导体层，其布置在所述片上透镜和所述配线层之间，其中，
所述第一电压施加单元、所述第一电荷检测单元、所述第二电压施加单元和所述第二电荷检测单元形成在所述半导体层中。
(3)
根据(2)的光接收元件，其中，
所述配线层包括至少一个具有反射元件的层，并且
所述反射元件设置为在平面图中覆盖所述第一电荷检测单元或所述第二电荷检测单元。
(4)
根据(2)的光接收元件，其中，
所述配线层包括至少一个具有遮光元件的层，并且
所述遮光元件设置为在平面图中覆盖所述第一电荷检测单元或所述第二电荷检测单元。
(5)
根据(1)到(4)中任一项的光接收元件，其中，
所述电压控制单元交替地切换所述第一电压施加单元和所述第二电压施加单元中的被施加所述第二电压的一者和使得处于浮动状态的一者。
(6)
根据(1)到(5)中任一项的光接收元件，其中，
所述电压控制单元在第一模式和第二模式之间切换，在所述第一模式中，将所述第二电压施加到所述第一电压施加单元和所述第二电压施加单元中的一者，并使另一者处于浮动状态，在所述第二模式中，将所述第二电压施加到所述第一电压施加单元和所述第二电压施加单元中的一者，并将第三电压施加到另一者，所述第三电压与所述第二电压不同。
(7)
根据(2)到(4)中任一项的光接收元件，其中，
所述第三电压施加单元是形成于所述半导体层在所述片上透镜侧的表面上的透明电极。
(8)
根据(2)到(4)中任一项的光接收元件，其中，
所述第三电压施加单元是形成于所述半导体层中的像素边界处的像素隔离单元。
(9)
根据(2)到(4)中任一项的光接收元件，还包括：
第一像素隔离单元，其被施加电压，所述第一像素隔离单元形成于在所述半导体层中所述第一电压施加单元和所述第二电压施加单元的布置方向上、在所述第一电压施加单元侧的像素边界处；以及
第二像素隔离单元，其被施加电压，所述第二像素隔离单元形成于在所述半导体层中所述方向上、在所述第二电压施加单元侧的像素边界处。
(10)
根据(9)的光接收元件，其中，
所述电压控制单元将所述第二电压施加到所述第一电压施加单元和所述第一像素隔离单元，并使得所述第二电压施加单元和所述第二像素隔离单元处于浮动状态，或者，所述电压控制单元将所述第二电压施加到所述第二电压施加单元和所述第二像素隔离单元，并使得所述第一电压施加单元和所述第一像素隔离单元处于浮动状态。
(11)
根据(9)或(10)的光接收元件，还包括：
第三像素隔离单元，其被施加电压，所述第三像素隔离单元形成于在所述半导体层中垂直于所述方向的方向上的像素边界处。
(12)
根据(11)的光接收元件，其中，
所述第一电压被施加到所述第三像素隔离单元。
(13)
根据(12)的光接收元件，其中，
所述第三电压施加单元是所述第三像素隔离单元。
(14)
根据(1)到(6)中任一项的光接收元件，其中，
所述第三电压施加单元连接到地线。
(15)
根据(2)到(4)中任一项的光接收元件，其中，
所述第一电压施加单元和所述第二电压施加单元各自由形成在所述半导体层中的第一P型半导体区域和形成在所述半导体层中的第二P型半导体区域构成。
(16)
根据(2)到(4)中任一项的光接收元件，其中，
所述第一电压施加单元和所述第二电压施加单元各自由形成在所述半导体层中的第一晶体管和形成在所述半导体层中的第二晶体管构成。
(17)
一种测距模块，包括：
光接收元件，其包括：
第一电压施加单元，其被施加电压，
第一电荷检测单元，其布置在所述第一电压施加单元的周边，
第二电压施加单元，其被施加电压，
第二电荷检测单元，其布置在所述第二电压施加单元的周边，
第三电压施加单元，其被施加第一电压，和
电压控制单元，其将第二电压施加到所述第一电压施加单元和所述第二电压施加单元中的一者，并使得另一者处于浮动状态，所述第二电压与所述第一电压不同；
光源，其发出亮度周期性变化的照射光；以及
发光控制单元，其控制所述照射光的照射时序。
附图标记列表
1 光接收元件
20 像素阵列单元
21 分接部驱动单元
22 垂直驱动单元
51 像素
61 基板
62 片上透镜
66 固定电荷膜
71-1、71-2、71N+ 半导体区域
73-1、73-2、73P+ 半导体区域
441-1、441-2、441 隔离区域
471-1、471-2、471 隔离区域
631 反射元件
721 传输晶体管
722 FD
723 复位晶体管
724 放大晶体管
725 选择晶体管
727 额外的电容器
728 切换晶体管
741 电压供给线
811 多层配线层
812 层间绝缘膜
813 电源线
814 电压施加配线
815 反射元件
816 电压施加配线
817 控制线
M1至M5 金属膜
1001 贯通电极
1002 绝缘膜
1041 晶体管
1101-1至1101-4、1101 像素间遮光单元
1071 透明导电膜
1161-1至1161-4、1161 触点
1221 像素隔离单元
1254 光接收区域
1733 氧化膜
5000 测距模块
5011 光接收单元
5012 发光控制单元
5013 光接收单元
Claims (17)
1.一种光接收元件，其包括：
第一电压施加单元，其被施加电压；
第一电荷检测单元，其布置在所述第一电压施加单元的周边；
第二电压施加单元，其被施加电压；
第二电荷检测单元，其布置在所述第二电压施加单元的周边；
第三电压施加单元，其被施加第一电压；以及
电压控制单元，其将第二电压施加到所述第一电压施加单元和所述第二电压施加单元中的一者，并使得另一者处于浮动状态，所述第二电压与所述第一电压不同。
2.根据权利要求1所述的光接收元件，还包括：
片上透镜；
配线层；以及
半导体层，其布置在所述片上透镜和所述配线层之间，其中，
所述第一电压施加单元、所述第一电荷检测单元、所述第二电压施加单元和所述第二电荷检测单元形成在所述半导体层中。
3.根据权利要求2所述的光接收元件，其中，
所述配线层包括至少一个具有反射元件的层，并且
所述反射元件设置为在平面图中覆盖所述第一电荷检测单元或所述第二电荷检测单元。
4.根据权利要求2所述的光接收元件，其中，
所述配线层包括至少一个具有遮光元件的层，并且
所述遮光元件设置为在平面图中覆盖所述第一电荷检测单元或所述第二电荷检测单元。
5.根据权利要求1所述的光接收元件，其中，
所述电压控制单元交替地切换所述第一电压施加单元和所述第二电压施加单元中的被施加所述第二电压的一者和使得处于浮动状态的一者。
6.根据权利要求1所述的光接收元件，其中，
所述电压控制单元在第一模式和第二模式之间切换，在所述第一模式中，将所述第二电压施加到所述第一电压施加单元和所述第二电压施加单元中的一者，并使另一者处于浮动状态，在所述第二模式中，将所述第二电压施加到所述第一电压施加单元和所述第二电压施加单元中的一者，并将第三电压施加到另一者，所述第三电压与所述第二电压不同。
7.根据权利要求2所述的光接收元件，其中，
所述第三电压施加单元是形成于所述半导体层在所述片上透镜侧的表面上的透明电极。
8.根据权利要求2所述的光接收元件，其中，
所述第三电压施加单元是形成于所述半导体层中的像素边界处的像素隔离单元。
9.根据权利要求2所述的光接收元件，还包括：
第一像素隔离单元，其被施加电压，所述第一像素隔离单元形成于在所述半导体层中所述第一电压施加单元和所述第二电压施加单元的布置方向上、在所述第一电压施加单元侧的像素边界处；以及
第二像素隔离单元，其被施加电压，所述第二像素隔离单元形成于在所述半导体层中所述方向上、在所述第二电压施加单元侧的像素边界处。
10.根据权利要求9所述的光接收元件，其中，
所述电压控制单元将所述第二电压施加到所述第一电压施加单元和所述第一像素隔离单元，并使得所述第二电压施加单元和所述第二像素隔离单元处于浮动状态，或者，所述电压控制单元将所述第二电压施加到所述第二电压施加单元和所述第二像素隔离单元，并使得所述第一电压施加单元和所述第一像素隔离单元处于浮动状态。
11.根据权利要求9所述的光接收元件，还包括：
第三像素隔离单元，其被施加电压，所述第三像素隔离单元形成于在所述半导体层中垂直于所述方向的方向上的像素边界处。
12.根据权利要求11所述的光接收元件，其中，
所述第一电压被施加到所述第三像素隔离单元。
13.根据权利要求11所述的光接收元件，其中，
所述第三电压施加单元是所述第三像素隔离单元。
14.根据权利要求1所述的光接收元件，其中，
所述第三电压施加单元连接到地线。
15.根据权利要求2所述的光接收元件，其中，
所述第一电压施加单元和所述第二电压施加单元各自由形成在所述半导体层中的第一P型半导体区域和形成在所述半导体层中的第二P型半导体区域构成。
16.根据权利要求2所述的光接收元件，其中，
所述第一电压施加单元和所述第二电压施加单元各自由形成在所述半导体层中的第一晶体管和形成在所述半导体层中的第二晶体管构成。
17.一种测距模块，其包括：
光接收元件，其包括：
第一电压施加单元，其被施加电压，
第一电荷检测单元，其布置在所述第一电压施加单元的周边，
第二电压施加单元，其被施加电压，
第二电荷检测单元，其布置在所述第二电压施加单元的周边，
第三电压施加单元，其被施加第一电压，和
电压控制单元，其将第二电压施加到所述第一电压施加单元和所述第二电压施加单元中的一者，并使得另一者处于浮动状态，所述第二电压与所述第一电压不同；
光源，其发出亮度周期性变化的照射光；以及
发光控制单元，其控制所述照射光的照射时序。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018135351A JP2020013907A (ja) | 2018-07-18 | 2018-07-18 | 受光素子および測距モジュール |
| JP2018-135351 | 2018-07-18 | ||
| PCT/JP2019/026574 WO2020017339A1 (ja) | 2018-07-18 | 2019-07-04 | 受光素子および測距モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110959195A true CN110959195A (zh) | 2020-04-03 |
| CN110959195B CN110959195B (zh) | 2024-08-13 |
Family
ID=69164705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201980003594.2A Active CN110959195B (zh) | 2018-07-18 | 2019-07-04 | 光接收元件和测距模块 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US11670664B2 (zh) |
| EP (1) | EP3640989A4 (zh) |
| JP (1) | JP2020013907A (zh) |
| CN (1) | CN110959195B (zh) |
| TW (1) | TWI834685B (zh) |
| WO (1) | WO2020017339A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114914319A (zh) * | 2021-02-08 | 2022-08-16 | 香港科技大学 | 低功率光子解调器 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11380729B2 (en) * | 2020-01-15 | 2022-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Image sensor having lens layer and manufacturing method thereof |
| JP2021150402A (ja) * | 2020-03-17 | 2021-09-27 | ソニーセミコンダクタソリューションズ株式会社 | 受光素子および制御方法 |
| JPWO2022014364A1 (zh) * | 2020-07-17 | 2022-01-20 | ||
| US20230261029A1 (en) * | 2020-07-17 | 2023-08-17 | Sony Semiconductor Solutions Corporation | Light-receiving element and manufacturing method thereof, and electronic device |
| KR102535002B1 (ko) * | 2021-04-23 | 2023-05-26 | 주식회사 키파운드리 | Cmos 공정 기반의 홀 센서를 포함하는 반도체 소자 및 그 제조 방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128296A (ja) * | 2002-10-04 | 2004-04-22 | Sony Corp | 固体撮像素子及びその製造方法 |
| JP2010103547A (ja) * | 2009-12-11 | 2010-05-06 | Sony Corp | 固体撮像素子及びその制御方法 |
| CN102891969A (zh) * | 2011-07-21 | 2013-01-23 | 三星电子株式会社 | 图像感测设备和操作其的方法 |
| EP3193369A1 (en) * | 2016-01-15 | 2017-07-19 | Softkinetic Sensors N.V. | A detector device with majority current and isolation means |
| US20180106892A1 (en) * | 2016-10-14 | 2018-04-19 | Infineon Technologies Ag | Optical sensor device with deep and shallow control electrodes |
| JP2018088488A (ja) * | 2016-11-29 | 2018-06-07 | ソニーセミコンダクタソリューションズ株式会社 | センサチップおよび電子機器 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4440613C1 (de) * | 1994-11-14 | 1996-07-25 | Leica Ag | Vorrichtung und Verfahren zur Detektion und Demodulation eines intensitätsmodulierten Strahlungsfeldes |
| WO2009005098A1 (ja) * | 2007-07-03 | 2009-01-08 | Hamamatsu Photonics K.K. | 裏面入射型測距センサ及び測距装置 |
| JP4715931B2 (ja) * | 2009-02-10 | 2011-07-06 | ソニー株式会社 | 電荷検出装置及び電荷検出方法、並びに固体撮像装置及びその駆動方法、並びに撮像装置 |
| KR101776955B1 (ko) * | 2009-02-10 | 2017-09-08 | 소니 주식회사 | 고체 촬상 장치와 그 제조 방법, 및 전자 기기 |
| US9117712B1 (en) * | 2009-07-24 | 2015-08-25 | Mesa Imaging Ag | Demodulation pixel with backside illumination and charge barrier |
| GB2474631A (en) | 2009-10-14 | 2011-04-27 | Optrima Nv | Photonic Mixer |
| KR101652933B1 (ko) * | 2010-02-17 | 2016-09-02 | 삼성전자주식회사 | 센서, 이의 동작 방법, 및 이를 포함하는 거리 측정 장치 |
| JP2012023207A (ja) * | 2010-07-14 | 2012-02-02 | Toshiba Corp | 裏面照射型固体撮像装置 |
| JP2012084608A (ja) * | 2010-10-07 | 2012-04-26 | Sony Corp | 固体撮像装置とその製造方法、並びに電子機器 |
| JP2015012126A (ja) * | 2013-06-28 | 2015-01-19 | ソニー株式会社 | 固体撮像素子および駆動方法、並びに電子機器 |
| JP2015026708A (ja) * | 2013-07-26 | 2015-02-05 | 株式会社東芝 | 固体撮像装置および固体撮像装置の製造方法 |
| TWI753351B (zh) * | 2013-11-29 | 2022-01-21 | 日商索尼半導體解決方案公司 | 攝像元件及電子機器 |
| EP2960952B1 (en) * | 2014-06-27 | 2019-01-02 | Sony Depthsensing Solutions SA/NV | Majority carrier current assisted radiation detector device |
| JP6396775B2 (ja) * | 2014-12-03 | 2018-09-26 | ルネサスエレクトロニクス株式会社 | 撮像装置 |
| JP2017054966A (ja) * | 2015-09-10 | 2017-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| US10886309B2 (en) * | 2015-11-06 | 2021-01-05 | Artilux, Inc. | High-speed light sensing apparatus II |
| EP3193190B1 (en) | 2016-01-15 | 2023-04-12 | Sony Depthsensing Solutions N.V. | A detector device with majority current and a circuitry for controlling the current |
| JP6691101B2 (ja) * | 2017-01-19 | 2020-04-28 | ソニーセミコンダクタソリューションズ株式会社 | 受光素子 |
| WO2018135320A1 (ja) * | 2017-01-19 | 2018-07-26 | ソニーセミコンダクタソリューションズ株式会社 | 受光素子、撮像素子、および、撮像装置 |
| US10312275B2 (en) * | 2017-04-25 | 2019-06-04 | Semiconductor Components Industries, Llc | Single-photon avalanche diode image sensor with photon counting and time-of-flight detection capabilities |
| CN109729759B (zh) * | 2017-08-30 | 2021-09-17 | 索尼半导体解决方案公司 | 成像元件和成像装置 |
| US10594965B2 (en) * | 2017-09-13 | 2020-03-17 | Semiconductor Components Industries, Llc | Avalanche photodiode image sensors |
| WO2019065291A1 (ja) * | 2017-09-28 | 2019-04-04 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子および撮像装置 |
| JP7146483B2 (ja) * | 2018-06-27 | 2022-10-04 | ソニーセミコンダクタソリューションズ株式会社 | 受光装置およびその制御方法、並びに電子機器 |
| JP2020013906A (ja) * | 2018-07-18 | 2020-01-23 | ソニーセミコンダクタソリューションズ株式会社 | 受光素子および測距モジュール |
| CN210325802U (zh) * | 2018-07-18 | 2020-04-14 | 索尼半导体解决方案公司 | 受光元件以及测距模块 |
| US11573320B2 (en) * | 2019-02-20 | 2023-02-07 | Sony Semiconductor Solutions Corporation | Light receiving element and ranging module |
-
2018
- 2018-07-18 JP JP2018135351A patent/JP2020013907A/ja active Pending
-
2019
- 2019-07-04 CN CN201980003594.2A patent/CN110959195B/zh active Active
- 2019-07-04 US US16/631,940 patent/US11670664B2/en active Active
- 2019-07-04 EP EP19832538.3A patent/EP3640989A4/en active Pending
- 2019-07-04 WO PCT/JP2019/026574 patent/WO2020017339A1/ja unknown
- 2019-07-11 TW TW108124454A patent/TWI834685B/zh active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128296A (ja) * | 2002-10-04 | 2004-04-22 | Sony Corp | 固体撮像素子及びその製造方法 |
| JP2010103547A (ja) * | 2009-12-11 | 2010-05-06 | Sony Corp | 固体撮像素子及びその制御方法 |
| CN102891969A (zh) * | 2011-07-21 | 2013-01-23 | 三星电子株式会社 | 图像感测设备和操作其的方法 |
| EP3193369A1 (en) * | 2016-01-15 | 2017-07-19 | Softkinetic Sensors N.V. | A detector device with majority current and isolation means |
| US20180106892A1 (en) * | 2016-10-14 | 2018-04-19 | Infineon Technologies Ag | Optical sensor device with deep and shallow control electrodes |
| JP2018088488A (ja) * | 2016-11-29 | 2018-06-07 | ソニーセミコンダクタソリューションズ株式会社 | センサチップおよび電子機器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114914319A (zh) * | 2021-02-08 | 2022-08-16 | 香港科技大学 | 低功率光子解调器 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202013755A (zh) | 2020-04-01 |
| JP2020013907A (ja) | 2020-01-23 |
| US20210225907A1 (en) | 2021-07-22 |
| CN110959195B (zh) | 2024-08-13 |
| TWI834685B (zh) | 2024-03-11 |
| EP3640989A1 (en) | 2020-04-22 |
| EP3640989A4 (en) | 2020-10-21 |
| WO2020017339A1 (ja) | 2020-01-23 |
| US11670664B2 (en) | 2023-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109844952B (zh) | 光接收元件、成像元件和成像装置 | |
| CN210575955U (zh) | 受光元件和测距模块 | |
| CN113764449B (zh) | 光接收元件 | |
| CN110959195B (zh) | 光接收元件和测距模块 | |
| TWI845517B (zh) | 受光元件及測距模組 | |
| US11916154B2 (en) | Light receiving element and ranging module having a plurality of pixels that each includes voltage application units and charge detection units | |
| JPWO2020017337A1 (ja) | 受光素子および測距モジュール | |
| JPWO2020017340A1 (ja) | 受光素子および測距モジュール | |
| TWI822807B (zh) | 受光元件及測距模組 | |
| JP2021176154A (ja) | 受光素子および測距モジュール | |
| JPWO2020017343A1 (ja) | 受光素子および測距モジュール | |
| JPWO2020017342A1 (ja) | 受光素子および測距モジュール | |
| TWI850238B (zh) | 受光元件及測距模組 | |
| KR102715182B1 (ko) | 수광 소자 및 거리측정 모듈 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |