CN112420803A - 碳化硅衬底及其制备方法和半导体器件 - Google Patents
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- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 189
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 187
- 239000000758 substrate Substances 0.000 title claims abstract description 80
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000013078 crystal Substances 0.000 claims abstract description 128
- 239000010410 layer Substances 0.000 claims abstract description 98
- 239000002346 layers by function Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 48
- 238000005229 chemical vapour deposition Methods 0.000 claims description 34
- 239000012495 reaction gas Substances 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 10
- 230000000737 periodic effect Effects 0.000 claims description 3
- 238000002360 preparation method Methods 0.000 abstract description 5
- 230000007547 defect Effects 0.000 description 27
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 20
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 230000000052 comparative effect Effects 0.000 description 12
- 238000005530 etching Methods 0.000 description 11
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 10
- 238000009616 inductively coupled plasma Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 9
- 229910052757 nitrogen Inorganic materials 0.000 description 8
- 238000001514 detection method Methods 0.000 description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910000077 silane Inorganic materials 0.000 description 6
- HSFWRNGVRCDJHI-UHFFFAOYSA-N alpha-acetylene Natural products C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 125000002534 ethynyl group Chemical group [H]C#C* 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 239000001294 propane Substances 0.000 description 5
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 5
- 239000005052 trichlorosilane Substances 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 229910001873 dinitrogen Inorganic materials 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 239000003513 alkali Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
- C30B23/02—Epitaxial-layer growth
- C30B23/025—Epitaxial-layer growth characterised by the substrate
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/10—Inorganic compounds or compositions
- C30B29/36—Carbides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02027—Setting crystal orientation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02035—Shaping
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Materials Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
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Abstract
本发明提供了碳化硅衬底及其制备方法和半导体器件，该碳化硅衬底包括：本体，所述本体具有第一表面，所述第一表面与所述本体的
晶向或者所述
晶向的等价晶向平行；功能层，所述功能层包括多个周期性排列的凸起部，多个所述凸起部位于所述第一表面上，每个所述凸起部的至少一个面与所述
晶向或者
晶向的等价晶向之间具有预定夹角α。该碳化硅衬底中，功能层的结构可以保证在本体上生长得到晶体质量较佳、电学性能优异的外延层，且碳化硅衬底的产出率较高，生产成本较低，具有广阔的应用前景。
Description
技术领域
本发明涉及半导体技术领域，具体的，涉及碳化硅衬底及其制备方法和半导体器件。
背景技术
碳化硅作为第三代半导体材料具有宽禁带、高热导率、高临界击穿场强和高载流子饱和速度等优点，已成为当今半导体行业发展关注的焦点。碳化硅通常采用物理气相传输(PVT)的方法在碳化硅籽晶片上缓慢沉积得到碳化硅晶锭，再经过晶体定向、滚圆、切割、研磨、抛光等工艺加工，然后采用高温化学气相沉积的方法，在衬底上进行单层或多层n型(或p型)碳化硅的生长制备外延片，最后再经过光刻、显影、电极沉积等工艺制备碳化硅器件。
相关技术中，普遍采用偏4°或8°的衬底(结构示意图参照图1)进行生长碳化硅晶体，可以在外延表面形成高密度的纳米级外延台阶，可以得到均一相的外延层，晶圆级外延水平，与无偏角衬底比较起来，偏角衬底的外延表面有很高的台阶密度，可以实现台阶流生长，降低了缺陷密度，并外延生长完成后表面非常光滑，极大地提高了晶体质量，使碳化硅晶圆的制备成为了可能，且偏角越大，台阶密度越高，对晶体质量的改善越明显。但偏角衬底虽然改善了晶体质量，但碳化硅晶体的厚度比较薄，带偏角的衬底需要进行斜切，严重影响了衬底的产出率，浪费了原料，增加了衬底的制造成本，尤其是在衬底尺寸越大的时候成本增加越明显。
因而，目前碳化硅衬底的相关工艺仍有待改进。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种晶体质量好、产出率高或者成本较低的碳化硅衬底。
在本发明的一个方面，本发明提供了一种碳化硅衬底。根据本发明的实施例，该碳化硅衬底包括：本体，所述本体具有第一表面，所述第一表面与所述本体的
晶向或者所述
晶向的等价晶向平行；功能层，所述功能层包括多个周期性排列的凸起部，多个所述凸起部位于所述第一表面上，每个所述凸起部的至少一个面与所述
晶向或者
晶向的等价晶向之间具有预定夹角α。该碳化硅衬底中，功能层的结构可以保证在本体上生长得到晶体质量较佳、电学性能优异的外延层，而本体的第一表面与
晶向或其等价晶向平行，加工时不需要斜切，可以对碳化硅晶体进行无偏角切片，大大提高了碳化硅衬底的产出率，降低了生产成本，具有广阔的应用前景。
在本发明的另一方面，本发明提供了一种制备前面所述的碳化硅衬底的方法。根据本发明的实施例，该方法包括：对碳化硅晶棒进行切片，切片方向与所述碳化硅晶棒的
晶向或者所述
晶向的等价晶向平行，得到碳化硅衬底的本体；在所述本体的第一表面上形成所述凸起部。该方法中，对碳化硅晶棒进行切片时，不需要斜切，可以沿着
晶向或者所述
晶向的等价晶向进行切割，如此，可以使得碳化硅衬底的产出率大大提高，成本显著降低，而通过在本体上形成凸起部，则可以在本体上形成缺陷密度低、晶体质量高、电学行性能好的外延层，由此，本方法在保证外延层晶体质量的前提下，大大减低了碳化硅衬底的成本。
在本发明的再一方面，本发明提供了一种半导体器件。根据本发明的实施例，该半导体器件包括前面所述的碳化硅衬底。由此，该半导体器件中的外延层的晶体质量高，使用性能好，且制备成本大大降低。
附图说明
图1是相关技术中碳化硅衬底的结构示意图。
图2是本发明一个实施例的碳化硅衬底的结构示意图。
图3是本发明另一个实施例的碳化硅衬底的结构示意图。
图4是本发明另一个实施例的碳化硅衬底的结构示意图。
图5是本发明另一个实施例的碳化硅衬底的结构示意图。
图6是本发明另一个实施例的碳化硅衬底的结构示意图。
图7是本发明另一个实施例的碳化硅衬底的结构示意图。
图8是本发明一个实施例的制备碳化硅衬底的方法的流程示意图。
图9是本发明另一个实施例的制备碳化硅衬底的方法的流程示意图。
图10是本发明另一个实施例的制备碳化硅衬底的方法的流程示意图。
图11是本申请实施例的碳化硅衬底的AFM照片。
图12是本申请对比例的碳化硅衬底的AFM照片。
具体实施方式
下面详细描述本发明的实施例。下面描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。
在本发明的一个方面，本发明提供了一种碳化硅衬底。根据本发明的实施例，参照图2至图5，该碳化硅衬底包括：本体10，所述本体10具有第一表面11，所述第一表面11与所述本体10的
晶向或者所述
晶向的等价晶向平行；功能层20，所述功能层20包括多个周期性排列的凸起部21，多个所述凸起部21位于所述第一表面11上，每个所述凸起部21的至少一个面与所述
晶向或者
晶向的等价晶向之间具有预定夹角α。该碳化硅衬底中，功能层的结构可以保证在本体上生长得到晶体质量较佳、电学性能优异的外延层，而本体的第一表面与
晶向或其等价晶向平行，加工时不需要斜切，可以对碳化硅晶体进行无偏角切片，大大提高了碳化硅衬底的产出率，降低了生产成本，具有广阔的应用前景。
根据本发明的实施例，上述本体可以为本征碳化硅，也可以为掺杂碳化硅，具体如n型掺杂碳化硅和p型掺杂碳化硅，具体可以根据实际使用需要进行选择，在此不再过多赘述。
根据本发明的实施例，上述预定夹角的具体大小可以根据实际情况调整，一些具体实施例中，所述预定夹角α为4～10度(具体如4度、5度、6度、7度、8度、9度、10度等)。在该角度范围内，在功能层上生长得到的外延层的晶体质量较好，外延层表面台阶密度高，电学性能更好，且加工方便，易于实现，衬底产出率高，成本较低。
根据本发明的实施例，只要凸起部的至少一个面与
晶向或其等价晶向之间具有预定夹角α，以保证能够获得晶体质量较高的外延层，凸起部的具体形状没有特别限制。一些具体实施例中，参照图2至图5，所述凸起部21的形状包括三棱柱、三棱锥和六棱锥中的至少一种。由此，上述形状可以使得凸起部中尽量多的面与
晶向或其等价晶向之间具有预定夹角α，使得在功能层上能够生长得到晶体质量高、电学性能更好的外延层。
具体的，参照图2，凸起部21的形状为三棱柱，三棱柱的底面为直角三角形，且底面直角三角形的一个直角边所在的侧面与第一表面相接触，底面直角三角形的斜边所在的侧面与
晶向或其等价晶向之间具有预定夹角α，此时多个凸起部在第一表面上形成台阶状图形。参照图3，凸起部21的形状为三棱柱，三棱柱的底面为非直角三角形，一个侧面与第一表面相接触，其他两个未与第一表面相接触的侧面均与
晶向或其等价晶向之间具有预定夹角α，此时，多个凸起部在第一表面上形成锯齿状图形。参照图4，凸起部21的形状为三棱锥，三棱锥的一个面与第一表面相接触，另外三个面均与
晶向或其等价晶向之间具有预定夹角α。由此，生长得到的外延层的晶体质量更好，电学性能更佳。参照图5，凸起部21的形状为六棱锥，六棱锥呈六边形的底面与第一表面相接触，另外六个呈三角形的面均与
晶向或其等价晶向之间具有预定夹角α。由此，生长得到的外延层的晶体质量更好，电学性能更佳。
根据本发明的实施例，凸起部21的尺寸、分布周期等均可以根据要获得的外延层的晶体质量灵活调整。一些具体实施例中，所述凸起部21满足以下条件中的至少之一：所述凸起部的高度H为0.5～2微米(具体如0.5微米、0.8微米、1微米、1.2微米、1.5微米、1.8微米、2微米等)；所述凸起部的周期宽度W为3～60微米(具体如3微米、5微米、10微米、15微米、20微米、25微米、30微米、35微米、40微米、45微米、50微米、55微米、60微米等)。具体的，凸起部可以仅满足上述一个条件，即可以仅满足高度H为0.5～2微米，或者仅满足周期宽度为3～60微米，也可以同时满足高度H为0.5～2微米和周期宽度为3～60微米。在上述高度和周期宽度范围内，在功能层的表面生长得到的外延层表面台阶密度很高，可以实现台阶流生长，缺陷密度较低，且生长完成后表面非常光滑，能够极大提高外延层的晶体质量。
需要说明的是，本文中的描述方式“凸起部的高度”是指凸起部与第一表面之间的距离最大的点与第一表面之前的距离，“凸起部的周期”是指凸起部的一个分布周期的宽度，具体的，如果可以一个凸起部为一个周期，也可以多个凸起部为一个周期，本发明图中仅示出了一个凸起部为一个周期的情形。
根据本发明的实施例，参照图6，所述功能层20还可以包括：掺杂碳化硅缓冲层22，所述掺杂碳化硅缓冲层22位于所述第一表面11未被所述凸起部21覆盖的区域上和所述凸起部21的外表面上。通过设置缓冲层，使得后续形成的外延层中的BPD(基底面位错)缺陷转换为良性的TED(贯通刃状位错)缺陷，转换率可以达到90％以上，进一步改善外延层的晶体质量。
根据本发明的实施例，为了进一步提高外延层的晶体质量，所述掺杂碳化硅缓冲层满足以下条件中的至少之一：所述掺杂碳化硅缓冲层的厚度为0.5～1微米(具体如0.5微米、0.6微米、0.7微米、0.8微米、0.9微米、1.0微米等)；所述掺杂碳化硅缓冲层的掺杂浓度为1×1018～1×1019/cm3(具体如1×1018/cm3、2×1018/cm3、3×1018/cm3、4×1018/cm3、5×1018/cm3、6×1018/cm3、7×1018/cm3、8×1018/cm3、9×1018/cm3、1×1019/cm3等)；可以理解，掺杂碳化硅缓冲层可以仅满足上述任意一个条件，可以同时满足上述任意两个条件，也可以同时满足上述三个条件，在此不再一一赘述。掺杂碳化硅缓冲层在上述厚度范围内，既能够很好的起到改善晶体质量的效果，也不会过厚而导致材料浪费，浓度太高则会影响影响碳化硅的晶体质量，导致新的缺陷产生，浓度太低，则会影响BPD转换为TED的效率。
根据本发明的实施例，掺杂碳化硅缓冲层的掺杂类型可以为n型掺杂，也可以为p型掺杂，具体可以根据实际使用需要灵活选择。具体的n型掺杂元素包括但不限于氮元素、磷元素等，p型掺杂元素包括但不限于铝元素、硼元素和镓元素等。
根据本发明的实施例，参照图7，该碳化硅衬底还可以包括：掺杂碳化硅外延层30，所述掺杂碳化硅外延层30设置在所述功能层20远离所述本体10的表面上。该外延层可以与形成半导体器件的各种结构，且晶体质量高，电学性能好。
根据本发明的实施例，为了实现更好的使用效果，所述掺杂碳化硅外延层满足以下条件中的至少之一：所述掺杂碳化硅外延层的厚度为5～100微米(具体如5微米、10微米、20微米、30微米、40微米、50微米、60微米、70微米、80微米、90微米、100微米等)；所述掺杂碳化硅外延层的掺杂浓度为1×1015～1×1017/cm3(具体如1×1015/cm3、5×1015/cm3、1×1016/cm3、5×1016/cm3、1×1017/cm3等)。在上述厚度范围内，可以有效地控制碳化硅器件的击穿电压和导通电阻等特性，太高则导致击穿电压降低，太低则会使导通电阻增加。
根据本发明的实施例，掺杂碳化硅外延层的掺杂类型可以为n型掺杂，也可以为p型掺杂，具体可以根据实际使用需要灵活选择。具体的n型掺杂元素包括但不限于氮元素、磷元素等，p型掺杂元素包括但不限于铝元素、硼元素和镓元素等。
在本发明的另一方面，本发明提供了一种制备前面所述的碳化硅衬底的方法。根据本发明的实施例，参照图8，该方法包括：对碳化硅晶棒进行切片，切片方向与所述碳化硅晶棒的
晶向或者所述
晶向的等价晶向平行，得到碳化硅衬底的本体；在所述本体的第一表面上形成所述凸起部。该方法中，对碳化硅晶棒进行切片时，不需要斜切，可以沿着
晶向或者所述
晶向的等价晶向进行切割，如此，可以使得碳化硅衬底的产出率大大提高，成本显著降低，而通过在本体上形成凸起部，则可以在本体上形成缺陷密度低、晶体质量高、电学行性能好的外延层，由此，本方法在保证外延层晶体质量的前提下，大大减低了碳化硅衬底的成本。
根据本发明的实施例，切片采用的碳化硅晶棒可以为本领域常规的碳化硅晶棒，例如可以采用物理气相传输(PVT)的方法在碳化硅籽晶片上缓慢沉积得到碳化硅晶棒，具体的切片操作可以按照本领域的常规切割碳化硅晶棒的方法进行，在此不再一一赘述。
根据本发明的实施例，在所述本体的第一表面上形成所述凸起部可以通过光刻工艺进行，具体的，可以在碳化硅本体的第一表面上涂覆光刻胶，然后对光刻胶进行曝光和显影，形成图案化的光刻胶，然后对未被光刻胶覆盖的碳化硅本体进行刻蚀(如ICP(inductively couple plasma)刻蚀，即电感耦合等离子体刻蚀)，以在碳化硅本体的第一表面上刻蚀出凸起部。由此，操作简单，方便，良率高。
根据本发明的实施例，参照图9，该方法还可以包括：在所述第一表面未被所述凸起部覆盖的区域上和所述凸起部的外表面上形成掺杂碳化硅缓冲层。具体的，所述掺杂碳化硅缓冲层可以通过第一高温化学气相沉积方法形成的，且所述第一高温化学气相沉积方法满足以下条件中的至少之一：温度为1500～1700摄氏度(具体如1500摄氏度、1600摄氏度、1700摄氏度等)；压力为50～800mbar(具体如50mbar、100 mbar、200 mbar、300 mbar、400 mbar、500 mbar、600 mbar、700 mbar、800 mbar等)；反应气体中的C/Si原子数比为0.5～3.0，具体如0.5、1、1.5、2、2.5、3等。由此，可以减少晶体缺陷，提高晶体质量，进一步提高碳化硅衬底的使用效果。具体的，在上述温度范围、压力范围和原子数比范围内，可以很好地控制碳化硅材料的晶体质量，得到均匀的4H-SiC单晶，降低缺陷密度。
根据本发明的一些具体实施例，采用第一高温化学气相沉积(CVD)的方法，以硅烷(或三氯氢硅)为Si源，丙烷(或乙炔)气为C源，氮气为n型掺杂源(具体为在SiC里掺入一定量的氮(N)元素，使其成为n型半导体)，在碳化硅本体的第一表面生长掺杂碳化硅缓冲层，厚度为0.5～1.0微米，掺杂浓度为1×1018～1×1019/cm3，以改善晶体质量，进一步通过对缓冲层采用N元素的高掺杂以及缓冲层生长温度、压力、Si/C元素原子数比的调整(具体可以通过调整通入化学气相沉积设备的Si源和C源的量进行调整)，可以有效促进后续形成的外延层中的BPD缺陷转换为良性的TED缺陷，进一步提高晶体质量和使用性能。可以理解，缓冲层的掺杂类型也可以为p型掺杂，例如可以以铝作为掺杂源，其他与n型掺杂类似，在此不再一一赘述。
需要说明的是，本文中所采用的术语“高温化学气相沉积”是指沉积温度在1500℃以上的化学气相沉积方法。
根据本发明的实施例，参照图10，该方法还可以包括：在所述碳化硅衬底的功能层远离所述本体的表面上形成掺杂碳化硅外延层。具体的，所述掺杂碳化硅外延层是通过第二高温化学气相沉积方法形成的，且所述第二高温化学气相沉积方法满足以下条件中的至少之一：生长温度为1500～1800℃(具体如1500摄氏度、1600摄氏度、1700摄氏度、1800摄氏度等)，压力为50～800mbar(具体如50mbar、100 mbar、200 mbar、300 mbar、400 mbar、500mbar、600 mbar、700 mbar、800 mbar等)；反应气体中的C/Si原子数比为0.5～3.0(具体如0.5、1、1.5、2.0、2.5、3.0等)；由此，可以减少晶体缺陷，提高晶体质量，进一步提高碳化硅衬底的使用效果。具体的，在上述温度范围内，可以很好地控制碳化硅材料的晶体质量，得到均匀的4H-SiC单晶，在上述压力范围内，可以较好低控制碳化硅的晶体质量，降低缺陷密度，同理在上述的C/Si比值氛围下可以较好低控制碳化硅晶体质量，降低缺陷密度。
根据本发明的一些具体实施例，采用第二高温CVD的方法在缓冲层上生长n型掺杂碳化硅外延层，生长厚度为5～100微米，掺杂浓度为1×1015～1×1017/cm3，生长温度为1500～1800℃，压力为50～800mbar；反应气体中的C/Si比值为0.5～3.0；由此，可以得到晶体质量较高的外延层，进一步通过温度、压力、反应气体比例的控制，可以使得晶体质量进一步提高，外延层表面更加平整，使用效果更加理想。
在本发明的再一方面，本发明提供了一种半导体器件。根据本发明的实施例，该半导体器件包括前面所述的碳化硅衬底。由此，该半导体器件中的外延层的晶体质量高，使用性能好，且制备成本大大降低。
根据本发明的实施例，该半导体器件的具体种类没有特别限制，可以为任何可以采用碳化硅制备的半导体器件，具体包括但不限于碳化硅二极管(具体如肖特基势垒二极管、PIN二极管等)和碳化硅开关管(具体如MOSFET、JFET、IGBT等)。
下面详细描述本发明的具体实施例。
实施例1：
提供了本发明碳化硅衬底的制作方法，包括以下几个步骤：
(1)对碳化硅晶棒进行无偏角切片；
(2)对得到的碳化硅本体的第一表面进行抛光，该本体为非掺杂的本征碳化硅；
(3)在本体的第一表面上涂覆光刻胶；
(4)对光刻胶进行曝光和显影，形成图案化的光刻胶；
(5)刻蚀，对未被图案化光刻胶刻蚀的碳化硅本体进行ICP刻蚀，以在碳化硅本体的第一表面上刻蚀出周期性排布的台阶状图形的凸起部，得到的碳化硅衬底的结构示意图参照图2，倾斜角度α为4°，倾斜的方向为
晶向及其等价晶向；凸起部的高度H为1微米，周期宽度W为60微米；
(6)采用高温化学气相沉积(CVD)的方法以硅烷为Si源，丙烷气为C源，氮气为n型掺杂源，在第一表面和凸起部的外表面生长n型掺杂碳化硅缓冲层，厚度为0.5微米，掺杂浓度为1×1018/cm3，温度为1600℃左右，压力为200mbar左右，反应气体中的Si/C原子数比为1.5；
(7)采用高温CVD的方法在缓冲层上生长n型掺杂碳化硅外延层，以硅烷为Si源，丙烷气为C源，氮气为n型掺杂源，温度为1600℃左右。压力为200mbar左右，反应气体中的Si/C比为1.5，生长厚度为5微米，掺杂浓度为1×1017/cm3。
实施例2：
提供了本发明碳化硅衬底的制作方法，包括以下几个步骤：
(1)对碳化硅晶棒进行无偏角切片；
(2)对得到的碳化硅本体的第一表面进行抛光，该本体为n型掺杂碳化硅，掺杂浓度为5×1018/cm3。
(3)在本体的第一表面上涂覆光刻胶；
(4)对光刻胶进行曝光和显影，形成图案化的光刻胶；
(5)刻蚀，对未被图案化光刻胶刻蚀的碳化硅本体进行ICP刻蚀，以在碳化硅本体的第一表面上刻蚀出周期性排布的锯齿状图形的凸起部，得到的碳化硅衬底的结构示意图参照图3，倾斜角度α为4°，倾斜的方向为
晶向及其等价晶向；凸起部的高度H为2微米，周期宽度W为30微米；
(6)采用高温化学气相沉积(CVD)的方法以三氯氢硅为Si源，乙炔气为C源，氮气为n型掺杂源，在在第一表面和凸起部的外表面生长n型掺杂碳化硅缓冲层，厚度为1.0微米，掺杂浓度为1×1018/cm3，温度为1600℃左右，压力为200mbar左右，反应气体中的Si/C比为1.5。
(7)采用高温CVD的方法在缓冲层上生长n型掺杂碳化硅外延层，以三氯氢硅为Si源，乙炔气为C源，氮气为N型掺杂源，温度为1600℃左右，压力为200mbar左右，反应气体中的Si/C比为1.5，生长厚度为12微米，掺杂浓度为7.5×1015/cm3。
实施例3：
提供了本发明碳化硅衬底的制作方法，包括以下几个步骤：
(1)对碳化硅晶棒进行无偏角切片；
(2)对得到的碳化硅本体的第一表面进行抛光，该本体为p型掺杂的碳化硅，掺杂浓度为1×1014/cm3。
(3)在本体的第一表面上涂覆光刻胶；
(4)对光刻胶进行曝光和显影，形成图案化的光刻胶；
(5)刻蚀，对未被图案化光刻胶刻蚀的碳化硅本体进行ICP刻蚀，以在碳化硅本体的第一表面上刻蚀出周期性排布的三棱锥图形的凸起部，得到的碳化硅衬底的结构示意图参照图4，倾斜角度α为6°，倾斜的方向为
晶向及其等价晶向；凸起部的高度H为0.5微米，周期宽度W为3微米；
(6)采用高温化学气相沉积(CVD)的方法以硅烷为Si源，乙炔气为C源，Al为p型掺杂源，在第一表面和凸起部的外表面生长p型掺杂碳化硅缓冲层，厚度为0.8微米，掺杂浓度为5×1018/cm3，温度为1600℃左右，压力为200mbar左右，反应气体中的Si/C原子数比为1.5；
(7)采用高温CVD的方法在缓冲层上生长n型碳化硅外延层，硅烷为Si源，乙炔气为C源，氮气为n型掺杂源，温度为1600℃左右，压力为200mbar左右，反应气体中的Si/C原子数比为1.5，生长厚度为100微米，掺杂浓度为1×1016/cm3。
实施例4：
提供了本发明碳化硅衬底的制作方法，包括以下几个步骤：
(1)对碳化硅晶棒进行无偏角切片；
(2)对得到的碳化硅本体的第一表面进行抛光，该本体为n型掺杂碳化硅，掺杂浓度为2×1016/cm3。
(3)在本体的第一表面上涂覆光刻胶；
(4)对光刻胶进行曝光和显影，形成图案化的光刻胶；
(5)刻蚀，对未被图案化光刻胶刻蚀的碳化硅本体进行ICP刻蚀，以在碳化硅本体的第一表面上刻蚀出周期性排布的六棱锥图形的凸起部，得到的碳化硅衬底的结构示意图参照图5，倾斜角度α为8°，倾斜的方向为
晶向及其等价晶向；凸起部的高度H为1.5微米，周期宽度W为20微米；
(6)采用高温化学气相沉积(CVD)的方法以三氯氢硅为Si源，丙烷气为C源，氮气为n型掺杂源，在在第一表面和凸起部的外表面生长n型掺杂碳化硅缓冲层，厚度为0.6微米，掺杂浓度为2×1018/cm3，温度为1600℃左右，压力为200mbar左右，反应气体中的Si/C原子数比为1.5。
(7)采用高温CVD的方法在缓冲层上生长n型碳化硅外延层，三氯氢硅为Si源，丙烷气为C源，氮气为n型掺杂源，温度为1600℃左右，压力为200mbar左右，反应气体中的Si/C原子数比为1.5，生长厚度为30微米，掺杂浓度为5×1015/cm3。
实施例5：
与实施例2相同，差别在于没有形成缓冲层。
实施例6：
与实施例2相同，差别在于形成缓冲层的高温化学气相沉积的温度为1650℃。
实施例7：
与实施例2相同，差别在于形成缓冲层的高温化学气相沉积的压力为300mbar。
实施例8：
与实施例2相同，差别在于形成缓冲层的高温化学气相沉积时Si/C原子数比值为2.0。
实施例9：
与实施例2相同，差别在于形成外延层的高温化学气相沉积的温度为1680℃。
实施例10：
与实施例2相同，差别在于形成外延层的高温化学气相沉积的压力为400mbar。
实施例11：
与实施例2相同，差别在于形成外延层的高温化学气相沉积时Si/C原子数比值为2.5。
实施例12
与实施例4相同，差别在于倾斜角为10度。
实施例13
与实施例4相同，差别在于凸起部高度为0.8微米。
实施例14
与实施例4相同，差别在于凸起部周期宽度为40微米。
实施例15
与实施例4相同，差别在于缓冲厚度为1微米。
实施例16
与实施例4相同，差别在于缓冲层掺杂浓度为1×1019/cm3。
实施例17
与实施例4相同，差别在于外延层厚度为50微米。
实施例18
与实施例4相同，差别在于外延层掺杂浓度为1×1017/cm3。
对比例1
提供了本发明碳化硅衬底的制作方法，包括以下几个步骤：
(1)对碳化硅晶棒进行偏角切片；
(2)对得到的碳化硅本体的第一表面进行抛光，该本体为n型掺杂的碳化硅，掺杂浓度为5×1018/cm3。
(3)采用高温CVD的方法在第一表面上生长n型碳化硅外延层，以硅烷为Si源，乙炔气为C源，氮气为n型掺杂源，温度为1600℃左右、压力为200mbar、反应气体中的Si/C原子数比为1.5，生长厚度为12微米，掺杂浓度为7.5×1015/cm3。
性能检测：
1、表面形貌观察：
采用原子力显微镜(AFM)观察上述实施例和对比例获得的碳化硅衬底中外延层的表面形貌，实施例1(图11中A)、实施例3(图11中B)和实施例4(图11中C)的AFM照片见图11，对比例1的AFM照片见图12，从照片可见，实施例中的外延层比对比例1的外延层具有更好的表面形貌，而实施例3和实施例4中功能层具有三角锥和六角锥形状时，外延层相对具有更好的表面形貌，表面平整度更高，表面粗糙度更小。其中，表面形貌等级分类如下：优：Ra：＜0.15nm；良：Ra：0.15～0.20nm；一般：Ra：＞0.20nm。
2、耐压性能测试：
利用上述实施例和对比例中得到的碳化硅衬底制作常见的1200V MOSFET器件，该器件含有碳化硅衬底、外延层以及外延层上的电极和沟道结构，然后采用I-V测试仪测试器件的耐压性能，具体测试结果见表1。结果表明，实施例2、6-11的耐压性能均可达到1650V，而对比例1的耐压性能在1600V左右，说明本发明的碳化硅衬底利于提高器件的耐压性能。
3、缺陷检测
利用熔融强碱腐蚀的方法检测上述实施例和对比例中的外延层的缺陷，检测结果见表1，其中，缺陷检测等级分类如下：优：BPD：＜5×102/cm2；良：BPD：5×102/cm2～1×103/cm2；一般：BPD：＞1×103/cm2；具体的，根据检测结果，不形成缓冲层(如实施例5和对比例1)时，缺陷的种类为BPD、TED、TSD、微管等，其中BPD缺陷的数量在103/cm2数量级，TED缺陷的数量在103～104/cm2数量级，形成缓冲层(如实施例1-4、6-18)后，缺陷的种类为TED、TSD、BPD、微管等，但BPD缺陷的数量为102/cm2数量级，TED缺陷的数量增加了10～20％，增加的TED缺陷来源于外延过程中部分BPD缺陷转换为了TED缺陷。
4、产出率检测
通过批量制作，计算上述实施例和对比例中的产出率(产出率＝所产出碳化硅衬底的总体厚度/碳化硅晶棒厚度)，具体的，切片步骤中一个碳化硅晶棒可以切割得到多个碳化硅本体，产出率即为一个碳化硅晶棒切割后得到的多个碳化硅本体的厚度的和/切割前该碳化硅晶棒的厚度，采用不同厚度的多个晶棒进行批量制作的产出率测试结果见表1。通过表1结果可知，与斜切(对比例1)的产出率相比，采用不斜切(实施例1-18)的方法可以碳化硅晶片的产出率高出5～10％，产出率的提高有效降低了成本。
测试结果：
| 表面形貌 | 缺陷检测 | 产出率检测 | |
| 实施例1 | 一般 | 一般 | 90～95％ |
| 实施例2 | 良 | 良 | 90～95％ |
| 实施例3 | 优 | 优 | 90～95％ |
| 实施例4 | 优 | 优 | 90～95％ |
| 实施例5 | 良 | 一般 | 90～95％ |
| 实施例6 | 良 | 良 | 90～95％ |
| 实施例7 | 良 | 良 | 90～95％ |
| 实施例8 | 良 | 良 | 90～95％ |
| 实施例9 | 良 | 良 | 90～95％ |
| 实施例10 | 良 | 良 | 90～95％ |
| 实施例11 | 良 | 良 | 90～95％ |
| 实施例12 | 优 | 一般 | 90～95％ |
| 实施例13 | 优 | 优 | 90～95％ |
| 实施例14 | 优 | 优 | 90～95％ |
| 实施例15 | 优 | 优 | 90～95％ |
| 实施例16 | 优 | 优 | 90～95％ |
| 实施例17 | 优 | 优 | 90～95％ |
| 实施例18 | 优 | 优 | 90～95％ |
| 对比例1 | 一般 | 一般 | 85～90％ |
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (14)
1.一种碳化硅衬底，其特征在于，包括：
本体，所述本体具有第一表面，所述第一表面与所述本体的
晶向或者所述
晶向的等价晶向平行；
功能层，所述功能层包括多个周期性排列的凸起部，多个所述凸起部位于所述第一表面上，每个所述凸起部的至少一个面与所述
晶向或者所述
晶向的等价晶向之间具有预定夹角。
2.根据权利要求1所述的碳化硅衬底，其特征在于，所述预定夹角为4～10度。
3.根据权利要求1所述的碳化硅衬底，其特征在于，所述凸起部的形状包括三棱柱、三棱锥和六棱锥中的至少一种。
4.根据权利要求1所述的碳化硅衬底，其特征在于，所述凸起部满足以下条件中的至少之一：
所述凸起部的高度为0.5～2微米；
所述凸起部的周期宽度为3～60微米。
5.根据权利要求1所述的碳化硅衬底，其特征在于，所述功能层还包括：
掺杂碳化硅缓冲层，所述掺杂碳化硅缓冲层位于所述第一表面未被所述凸起部覆盖的区域上和所述凸起部的外表面上。
6.根据权利要求5所述的碳化硅衬底，其特征在于，所述掺杂碳化硅缓冲层满足以下条件中的至少之一：
所述掺杂碳化硅缓冲层的厚度为0.5～1微米；
所述掺杂碳化硅缓冲层的掺杂浓度为1×1018～1×1019/cm3。
7.根据权利要求1～6中任一项所述的碳化硅衬底，其特征在于，其特征在于，还包括：
掺杂碳化硅外延层，所述掺杂碳化硅外延层设置在所述功能层远离所述本体的表面上。
8.根据权利要求7所述的碳化硅衬底，其特征在于，所述掺杂碳化硅外延层满足以下条件中的至少之一：
所述掺杂碳化硅外延层的厚度为5～100微米；
所述掺杂碳化硅外延层的掺杂浓度为1×1015～1×1017/cm3。
9.一种制备权利要求1～8中任一项所述的碳化硅衬底的方法，其特征在于，包括：
对碳化硅晶棒进行切片，切片方向与所述碳化硅晶棒的
晶向或者所述
晶向的等价晶向平行，得到碳化硅衬底的本体；
在所述本体的第一表面上形成所述凸起部。
10.根据权利要求9所述的方法，其特征在于，还包括：
在所述第一表面未被所述凸起部覆盖的区域上和所述凸起部的外表面上形成掺杂碳化硅缓冲层。
11.根据权利要求10所述的方法，其特征在于，所述掺杂碳化硅缓冲层是通过第一高温化学气相沉积方法形成的，且所述第一高温化学气相沉积方法满足以下条件中的至少之一：
温度为1500～1700摄氏度；
压力为50～800mbar；
反应气体中的C/Si原子数比为0.5～3.0。
12.根据权利要求9所述的方法，其特征在于，还包括：
在所述碳化硅衬底的功能层远离所述本体的表面上形成掺杂碳化硅外延层。
13.根据权利要求12所述的方法，其特征在于，所述掺杂碳化硅外延层是通过第二高温化学气相沉积方法形成的，且所述第二高温化学气相沉积方法满足以下条件中的至少之一：
温度为1500～1800摄氏度；
压力为50～800mbar；
反应气体中的C/Si原子数比为0.5～3.0。
14.一种半导体器件，其特征在于，包括权利要求1～8中任一项所述的碳化硅衬底。
Priority Applications (1)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20210226 |