CN112420735A - 像素阵列基板 - Google Patents

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郑圣谚
陈品妏
钟岳宏
徐雅玲
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Abstract

一种像素阵列基板，其包括基板、多条数据线、多条扫描线、多个子像素、第一以及第二辅助线。多个子像素排列成在第一方向上排列的多个第一排以及在第二方向上排列的多个第二排。第一辅助线与多条扫描线属于第一导电层。第二辅助线与多条数据线属于第二导电层。第一辅助线位于两条扫描线之间。第一辅助线的第一端与所述两条扫描线中的一条连接。第一辅助线的第二端与所述两条扫描线中的另一条分离。第二辅助线与第一辅助线在第二端处通过导电贯孔而电性连接。

Description

像素阵列基板
技术领域
本发明是有关于一种像素阵列基板。
背景技术
为了因应电子装置的多种需求，有时需要通过纵向的辅助线路连接横向的扫描线，来让栅极驱动电路与数据驱动电路设置在显示区的同一侧。然而，在这样的设计架构下，相邻于辅助线路的多个子像素的像素电压可能因为栅极信号的开启或关闭而受到耦合效应的影响，造成所述多个子像素的灰阶或亮度变异，使画面表现不佳。
发明内容
本发明提供一种像素阵列基板，其有助于改善耦合效应的影响。
本发明的一实施例提供一种像素阵列基板，其包括基板、多条数据线、多条扫描线、多个子像素、第一辅助线以及第二辅助线。多条数据线设置在基板上且在第一方向上排列。多条扫描线设置在基板上且在第二方向上排列，其中第二方向与第一方向相交。多个子像素设置在基板上并排列成在第一方向上排列的多个第一排以及在第二方向上排列的多个第二排。每一个第一排与至少一条数据线电性连接，且每一个第二排与一条扫描线电性连接。第一辅助线设置在基板上，其中第一辅助线与多条扫描线属于第一导电层。第二辅助线设置在基板上，其中第二辅助线与多条数据线属于第二导电层。第一辅助线位于两条扫描线之间。第一辅助线具有第一端以及与第一端相对的第二端。第一端与所述两条扫描线中的一条连接。第二端与所述两条扫描线中的另一条分离。第二辅助线与第一辅助线在第二端处通过导电贯孔而电性连接。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1是本发明的一个实施例的像素阵列基板的局部俯视示意图。
图2是图1中区域R的一种俯视示意图。
图3至图11分别是图1中布线单元C2、C3、C4、C1、A、SS、SM、E、A1的俯视示意图。
附图标记
1:像素阵列基板
A、A1、C1、C2、C3、C4、E、SM、SS:布线单元
AL1:第一辅助线
AL2:第二辅助线
AL3:第三辅助线
AL4:第四辅助线
AL5:第五辅助线
CH:半导体层
CL1、CL1A、CL1B:第一共用电极线
CL2、CL2A、CL2B:第二共用电极线
CL3:第三共用电极线
CV1、CV2、CV3、CV4:导电贯孔
D1:第一方向
D2:第二方向
D3:法线方向
DE:漏极
DL:数据线
DL1:第一数据线
DL2:第二数据线
E1:第一端
E2:第二端
GE:栅极
P1:第一部分
P2:第二部分
R1、R1-1至R1-8:第一排
R2、R2-1至R2-12:第二排
SE:源极
SL:扫描线
SL1:第一扫描线
SL2:第二扫描线
SP:子像素
SP1:主动元件
SP2:像素电极
SUB:基板
WAL1、WAL2、WAL3、WAL5:线宽
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。
应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
应理解，在附图中，各图式绘示的是特定实施例中所使用的方法、结构或材料的通常性特征。然而，这些图式不应被解释为界定或限制由这些实施例所涵盖的范围或性质。举例来说，为了清楚起见，各膜层、区域或结构的相对尺寸、厚度及位置可能缩小或放大，或者可能省略绘示出部分膜层或元件。
图1是本发明的一个实施例的像素阵列基板的局部俯视示意图。请参照图1，像素阵列基板1包括基板SUB、多个子像素SP以及多个布线单元(如布线单元A、布线单元A1、布线单元C1、布线单元C2、布线单元C3、布线单元C4、布线单元E、布线单元SS及布线单元SM)。
基板SUB主要用以承载像素阵列基板1中的膜层或元件。举例来说，基板SUB的材质可以是玻璃、石英、有机聚合物、如晶圆、陶瓷或是其它可适用的材料。
多个子像素SP设置在基板SUB上。多个子像素SP排列成在第一方向D1上排列的多个第一排R1以及在第二方向D2上排列的多个第二排R2。第二方向D2与第一方向D1相交。举例来说，第二方向D2可垂直于第一方向D1，但不限于此。图1示意性绘示出八个第一排R1(如R1-1至R1-8)以及十二个第二排R2(如R2-1至R2-12)，其中每个第一排R1中有十二个子像素SP，且每个第二排R2中有八个子像素SP。然而，子像素SP的数量及其排列方式可依需求改变。
多个子像素SP可包括多种颜色的子像素，如多个红色子像素、多个绿色子像素以及多个蓝色子像素，但不限于此。各个第一排R1中的多个(如十二个)子像素SP可具有相同的颜色，且各个第二排R2中的多个(如八个)子像素SP可包括在第一方向D1上交替排列的多种颜色的子像素。然而，多个子像素SP的颜色种类以及排列方式可依需求改变。
多个布线单元设置在基板SUB上且对应多个子像素SP设置。举例来说，多个布线单元与多个子像素SP可在第一方向D1上交替地排列。多个布线单元可包括多种线路，如用于传递栅极信号的辅助线路、用于稳压的线路、修补线路或其他线路。依据布线结构(如线路的相对设置关系、连接关系或其他结构设计)的不同，位于多个子像素SP周边的线路可划分出多种布线单元。图1示意性绘示出九种布线单元，如布线单元A、布线单元A1、布线单元C1、布线单元C2、布线单元C3、布线单元C4、布线单元E、布线单元SS及布线单元SM。然而，像素阵列基板1中的布线单元的种类可依需求增加或减少。
多个布线单元与多个子像素SP之间的相对设置关系及细部结构可参照图2至图11。图2是图1中区域R的一种俯视示意图。图3至图11分别是图1中布线单元C2、C3、C4、C1、A、SS、SM、E、A1的俯视示意图。为便于理解，图3至图11还绘示出布线单元左右两侧的两个子像素SP。
以下搭配图2至图11说明像素阵列基板1的一种实施例。在此实施例中，像素阵列基板1包括适用于两条数据线半条栅极线(two data lines and half gate line，2DHG)的驱动方式的线路结构(包括子像素结构以及布线结构)。然而，应理解，像素阵列基板1的线路结构在进行些许调整后也可适用于其他种驱动方式，如一条数据线一条栅极线(onedata lines and one gate line，1D1G)的驱动方式，但不以此为限。
请先参照图1及图2，除了基板SUB、多个子像素SP以及多个布线单元之外，像素阵列基板1可进一步包括多条数据线DL、多条扫描线SL、第一辅助线AL1以及第二辅助线AL2。
多条数据线DL以及多条扫描线SL设置在基板SUB上，其中多条数据线DL在第一方向D1上排列，且多条扫描线SL在第二方向D2上排列。
多条数据线DL以及多条扫描线SL属于不同的导电层，且多条数据线DL以及多条扫描线SL可通过至少一层绝缘层而间隔开。举例来说，多条扫描线SL属于第一导电层，而多条数据线DL属于第二导电层。
基于导电性的考量，多条数据线DL以及多条扫描线SL可使用金属材料。然而，多条数据线DL以及多条扫描线SL也可以使用其他导电材料，如合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆栈层。
每一个子像素SP可包括一个或多个主动元件SP1以及一个或多个像素电极SP2。图2至图11示意性绘示出每一个子像素SP包括一个主动元件SP1以及一个像素电极SP2。然而，子像素SP所包括的主动元件SP1的数量、像素电极SP2的数量、或主动元件SP1与像素电极SP2的相对设置关系不限于此。
以薄膜晶体管为例，如图3至图11所示，主动元件SP1可包括栅极GE、栅绝缘层(未绘示)、半导体层CH、绝缘层(未绘示)、源极SE以及漏极DE。栅极GE设置在基板SUB上且例如属于第一导电层。栅绝缘层设置在基板SUB上并覆盖栅极GE。半导体层CH设置在栅绝缘层上且位于栅极GE上方。源极SE以及漏极DE设置在半导体层CH上且例如属于第二导电层。绝缘层覆盖栅绝缘层、半导体层CH以及第二导电层。像素电极SP2设置在绝缘层上且例如属于第三导电层。像素电极SP2可通过位于绝缘层中的导电贯孔CV1而与漏极DE电性连接。第三导电层例如为透明导电层。透明导电层的材质可包括金属氧化物，如铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、其它合适的氧化物、或者是上述至少二者的堆栈层，但不限于此。
请参照图2，每一个子像素SP的主动元件SP1与像素电极SP2例如在第二方向D2上排列。此外，每一个第一排R1包括在第二方向D2上排列的多个子像素SP。每一个第一排R1与至少一条数据线DL电性连接。换句话说，每一个第一排R1可与一条数据线DL电性连接，或者每一个第一排R1可与多条数据线DL(如位于第一排R1相对两侧的两条数据线DL)电性连接。第一排R1与数据线DL电性连接是指所述第一排R1中的多个子像素SP的多个源极SE与数据线DL电性连接。
另外，每一个第二排R2包括在第一方向D1上排列的多个子像素SP。每一个第二排R2与一条扫描线SL电性连接。第二排R2与扫描线SL电性连接是指位于所述第二排R2中的多个子像素SP的多个栅极GE与扫描线SL电性连接。
以2DHG的驱动方式(即相邻两个第二排R2中的多个主动元件SP1同时被开启且数据信号依序输出至多个第一排R1)为例，如图2所示，多条扫描线SL可包括多条第一扫描线SL1以及多条第二扫描线SL2。多条第一扫描线SL1以及多条第二扫描线SL2在第二方向D2上交替排列并分别与多个第二排R2电性连接。每一条第一扫描线SL1与对应的一条第二扫描线SL2在相同时序下接收到扫描信号，使得相邻两个第二排R2中的多个主动元件SP1同时被开启。多条数据线DL可包括多条第一数据线DL1以及多条第二数据线DL2。多条第一数据线DL1以及多条第二数据线DL2在第一方向D1上交替排列，其中在任两个相邻的第一排R1之间有一条第一数据线DL1以及一条第二数据线DL2。每一个第一排R1中的一部分子像素SP与相邻的一条第一数据线DL1电性连接，且每一个第一排R1中的另一部分子像素SP与相邻的一条第二数据线DL2电性连接。
以图1及图2为例，像素阵列基板1可包括至少8个第一排R1(如第一排R1-1至第一排R1-8)，且每一个第一排R1包括由上而下排列(即沿第二方向D2的反方向排列)的至少12个子像素SP。在第一排R1-1、第一排R1-2、第一排R1-5或第一排R1-6中，第9及第12个子像素SP与相邻的第一数据线DL1电性连接，且第10及第11个子像素SP与相邻的第二数据线DL2电性连接。另一方面，在第一排R1-3、第一排R1-4、第一排R1-7或第一排R1-8中，第9及第12个子像素SP与相邻的第二数据线DL2电性连接，且第10及第11个子像素SP与相邻的第一数据线DL1电性连接。
第一辅助线AL1以及第二辅助线AL2设置在基板SUB上，其中第一辅助线AL1与多条扫描线SL属于第一导电层，而第二辅助线AL2与多条数据线DL属于第二导电层。
第一辅助线AL1设置在两条相邻的第一排R1(如第一排R1-4及第一排R1-5)之间，且第一辅助线AL1在第二方向D2上可位于两条扫描线SL之间。所述两条扫描线SL可以是相邻两条扫描线SL，或者所述两条扫描线SL之间可以有其他的扫描线SL。如图11所示，第一辅助线AL1可位于两条相邻的第一扫描线SL1之间，且所述两条相邻的第一扫描线SL1之间例如有一条第二扫描线SL2。
第一辅助线AL1具有第一端E1以及与第一端E1相对的第二端E2。第一端E1与所述两条扫描线SL(如两条第一扫描线SL1)中的一条连接(或接触)。第二端E2与所述两条扫描线SL(如两条第一扫描线SL1)中的另一条分离(即不相连)。换句话说，所述两条扫描线SL没有被第一辅助线AL1连接或电性连接。
第二辅助线AL2也位于第一排R1-4与第一排R1-5之间。在一些实施例中，第二辅助线AL2在基板SUB的法线方向D3上可重叠于第一辅助线AL1，以缩减第一排R1-4与第一排R1-5之间的间距，但不限于此。
第二辅助线AL2与第一辅助线AL1在第二端E2处通过导电贯孔CV2而电性连接。在一些实施例中，第二辅助线AL2可包括第一部分P1以及第二部分P2。第一部分P1以及第二部分P2在第二方向D2上排列。第一部分P1例如连接至栅极信号端，且第一部分P1从栅极信号端朝第二端E2处延伸且横越位于第一辅助线AL1相对两侧的所述两条扫描线SL中与第一辅助线AL1分离的扫描线SL(如第一扫描线SL1)，并且第一部分P1在第二端E2处通过导电贯孔CV2而与第一辅助线AL1电性连接。第二部分P2与第一部分P1在第二端E2处分离。换句话说，第二部分P2未与第一部分P1连接或电性连接。第二部分P2在基板SUB的法线方向D3上可重叠于第一辅助线AL1并横越连接于第一辅助线AL1的所述一条扫描线SL(如第一扫描线SL1)，且第二部分P2电性绝缘于第一辅助线AL1以及连接于第一辅助线AL1的所述一条扫描线SL(如第一扫描线SL1)。
藉由上述设计，栅极信号依序藉由第二辅助线AL2的第一部分P1以及第一辅助线AL1而传递至对应的一条扫描线SL。由于第一辅助线AL1终止于所述对应的一条扫描线SL而没有必要进一步延伸至与所述对应的一条扫描线SL电性连接的相邻两个子像素SP(如位于布线单元C4相对两侧的两个子像素SP)之间，因此可避免位于布线单元C4相对两侧的两个子像素SP因受到横向的扫描线SL(如第一扫描线SL1)及纵向的辅助线路(第一辅助线AL1)的耦合效应的影响所造成的灰阶或亮度变异。
此外，在栅极信号传递至对应的一条扫描线SL的过程中，栅极信号在第二端E2处被传递至位于第一导电层中的第一辅助线AL1。在栅极信号被第一辅助线AL1传递的过程中，设置在第一辅助线AL1上方的第二辅助线AL2的第二部分P2可屏蔽第一辅助线AL1，从而有助于降低相邻于第一辅助线AL1的多个子像素SP(如位于布线单元C2相对两侧的两个子像素SP及位于布线单元C3相对两侧的两个子像素SP)所受到电容耦合的影响。在一些实施例中，如图3及图4所示，在第二辅助线AL2的第二部分P2与第一辅助线AL1的重叠范围中，第二部分P2的线宽WAL2可大于或等于第一辅助线AL1的线宽WAL1，以进一步提升屏蔽效果。在本文中，某一元件的线宽指的是所述元件在垂直于其延伸方向上的最大宽度。在一些实施例中，第二部分P2可连接至直流信号端(未绘示)，以提供稳压的效果。在另一些实施例中，第二部分P2的电位可以是浮置(floating)的。
应理解，虽然图2示意性绘示出一条第一辅助线AL1以及一条第二辅助线AL2，但像素阵列基板1可包括多条第一辅助线AL1以及多条第二辅助线AL2。所述多条第一辅助线AL1可分别连接至多条扫描线SL(如多条第一扫描线SL1)，而所述多条第二辅助线AL2可对应所述多条第一辅助线AL1设置。
依据不同的需求，像素阵列基板1还可包括其他元件或膜层。如图2所示，像素阵列基板1还可包括多条第一共用电极线CL1、多条第二共用电极线CL2以及多条第三共用电极线CL3。多条第一共用电极线CL1、多条第二共用电极线CL2以及多条第三共用电极线CL3设置在基板SUB上且例如属于第一导电层。
多条第一共用电极线CL1以及多条第二共用电极线CL2在第二方向D2上交替排列，其中任两条相邻的扫描线SL(如一条第一扫描线SL1及相邻的一条第二扫描线SL2)之间有一条第一共用电极线CL1以及一条第二共用电极线CL2。每一条第三共用电极线CL3连接于一条第一共用电极线CL1以及相邻的一条第二共用电极线CL2之间(参见布线单元C4及布线单元SM)。换句话说，一条第一共用电极线CL1以及相邻的一条第二共用电极线CL2通过第三共用电极线CL3而电性连接。
在一些实施例中，位于第一辅助线AL1的相对两端的所述两条扫描线SL之间可有至少一条第一共用电极线CL1以及至少一条第二共用电极线CL2。图2示意性绘示出位于第一辅助线AL1的相对两端的所述两条扫描线SL之间有两条第一共用电极线CL1(如第一共用电极线CL1A)、两条第二共用电极线CL2(如第二共用电极线CL2A)以及一条第二扫描线SL2。由于第一辅助线AL1、第一共用电极线CL1A、第二共用电极线CL2A以及第二扫描线SL2属于同一导电层(第一导电层)，因此两条第一共用电极线CL1A、两条第二共用电极线CL2A以及第二扫描线SL2各自在第一辅助线AL1的行经处须断开(参见布线单元C2及布线单元C3)，以避免与第一辅助线AL1短接。断开的每一条第一共用电极线CL1以及断开的每一条第二共用电极线CL2可通过多条第三共用电极线CL3而电性连接(参见布线单元SM)，而断开的第二扫描线SL2可通过多条辅助线(未绘示)而与对应的一条第一扫描线SL1电性连接。在一些实施例中，第一辅助线AL1在第一方向D1上的相对两侧可各有至少一条第三共用电极线CL3，以将断开的第一共用电极线CL1以及断开的第二共用电极线CL2电性连接。
在一些实施例中，像素阵列基板1还可包括多条第三辅助线AL3。多条第三辅助线AL3设置在基板SUB上且例如属于第二导电层。
第三辅助线AL3可用于稳压或修补用，但不以此为限。每一条第三辅助线AL3例如在第二方向D2上延伸，且至少一条第三辅助线AL3位于两个相邻的第一排R1之间。如图2所示，每一条第三辅助线AL3可横越多条扫描线SL并与多条扫描线SL电性绝缘。
在一些实施例中，每一条第三共用电极线CL3在基板SUB的法线方向D3上可与一条第三辅助线AL3重叠(参见布线单元SM)。另外，与第三辅助线AL3重叠的第三共用电极线CL3的数量可大于或等于一。藉由导线叠置的设计，可缩减两个相邻的第一排R1之间的间距，从而有助于体积微型化或分辨率的提升。
在一些实施例中，多条第三共用电极线CL3中的至少一条可电性连接于与其重叠的第三辅助线AL3(参见布线单元SM)，以降低导线阻值。举例来说，第三共用电极线CL3可通过导电贯孔CV3而与第三辅助线AL3电性连接。图2示意性绘示出位于第二辅助线AL2相对两侧的两条第三辅助线AL3中的每一者在基板SUB的法线方向D3上重叠于多条(如两条)第三共用电极线CL3，并与所述多条第三共用电极线CL3电性连接，但本发明不限于此。
在一些实施例中，像素阵列基板1还可包括多条第四辅助线AL4(参见布线单元SS、布线单元A和布线单元A1)。多条第四辅助线AL4设置在基板SUB上且例如属于第一导电层。
每一条第四辅助线AL4在第二方向D2上位于一条第一共用电极线CL1以及相邻的一条第二共用电极线CL2之间，并与所述一条第一共用电极线CL1以及所述相邻的一条第二共用电极线CL2分离。换句话说，第四辅助线AL4没有接触第一共用电极线CL1以及第二共用电极线CL2。
第四辅助线AL4例如用于降低导线阻值。在一些实施例中，多条第三辅助线AL3中的至少一条在法线方向D3上重叠于多条第四辅助线AL4并与所述多条第四辅助线AL4电性连接(参见布线单元SS、A和A1)。举例来说，第三辅助线AL3可通过导电贯孔CV4而与第四辅助线AL4电性连接。
在一些实施例中，第二辅助线AL2在法线方向D3上重叠于多条第四辅助线AL4(参见布线单元A)并与所述多条第四辅助线AL4电性连接。
在一些实施例中，像素阵列基板1还可包括第五辅助线AL5(参见布线单元E)。第五辅助线AL5设置在基板SUB上且例如属于第一导电层。图2示意性绘示出两条第五辅助线AL5，但像素阵列基板1所包括的第五辅助线AL5的数量可依需求改变。
第五辅助线AL5例如用于将两条相邻的扫描线SL(如一条第一扫描线SL1以及相邻的一条第二扫描线SL2)连接，以实现2DHG的驱动方式。如图2所示，第五辅助线AL5在第一方向D1上例如位于两个相邻的第一排R1之间(如第一排R1-1与R1-2之间以及第一排R1-7与R1-8之间)。此外，第五辅助线AL5与第一辅助线AL1在第二方向D2上分别位于与第一辅助线AL1电性连接的一条第一扫描线SL1的相对侧，且第五辅助线AL5将与第一辅助线AL1电性连接的所述一条第一扫描线SL1与相邻的一条第二扫描线SL2连接(参见布线单元E及布线单元A1)。
在一些实施例中，第五辅助线AL5在基板SUB的法线方向D3上可与第三辅助线AL3重叠。在栅极信号被第五辅助线AL5传递的过程中，设置在第五辅助线AL5上方的第三辅助线AL3可屏蔽第五辅助线AL5，从而有助于降低相邻于第五辅助线AL5的多个子像素SP(如位于布线单元E相对两侧的两个子像素SP)所受到电容耦合的影响。在一些实施例中，如图10所示，第三辅助线AL3的线宽WAL3可大于或等于第五辅助线AL5的线宽WAL5，以进一步提升屏蔽效果。
再参照图2，被第五辅助线AL5连接的第一扫描线SL1与第二扫描线SL2之间有一条第一共用电极线CL1(如第一共用电极线CL1B)以及一条第二共用电极线CL2(如第二共用电极线CL2B)。由于第五辅助线AL5、第一共用电极线CL1B以及第二共用电极线CL2B属于同一导电层(如第一导电层)，因此第一共用电极线CL1B以及第二共用电极线CL2B各自在第五辅助线AL5的行经处须断开，以避免与第五辅助线AL5短接。在一些实施例中，断开的第一共用电极线CL1B以及断开的第二共用电极线CL2B可通过至少一条第三共用电极线CL3而电性连接(参见布线单元C4)，。在一些实施例中，所述至少一条第三共用电极线CL3在基板SUB的法线方向D3上可重叠于第二辅助线AL2并与第二辅助线AL2电性绝缘。
由图1及图2可知，在第一辅助线AL1以及第二辅助线AL2所在的第一排R1-4及相邻的第一排R1-5之间的多个布线单元例如包括四种以上的布线结构。在图1及图2中，在第一辅助线AL1以及第二辅助线AL2所在的第一排R1-4及相邻的第一排R1-5之间的多个布线单元例如包括五种布线结构A、C1、C2、C3及C4。然而，在其他实施例中，在第一辅助线AL1以及第二辅助线AL2所在的第一排R1-4及相邻的第一排R1-5之间的布线单元的种类可依实际需求(如驱动方式)而改变。此外，像素阵列基板所包括的布线单元的种类也可实际需求(如驱动方式)而改变。
举例来说，在一条数据线一条栅极线1D1G的驱动方式下，位于同一个第一排R1中的多个主动元件SP1可与同一条数据线DL电性连接。此外，位于第一辅助线AL1的相对两端的两条扫描线SL可以是相邻两条扫描线SL，即所述两条扫描线SL之间没有其他扫描线SL，因此，像素阵列基板可省略布线单元C3。另外，位于第一辅助线AL1的相对两端的所述两条扫描线SL之间的第一共用电极线CL1的数量以及第二共用电极线CL2的数量可皆为一，且所述一条第一共用电极线CL1以及所述一条第二共用电极线CL2在第一辅助线AL1的行经处断开。再者，在1D1G的驱动方式下，像素阵列基板可省略第五辅助线，因此像素阵列基板可省略布线单元E及A1。
另外，本文中的像素阵列基板例如可应用于显示装置(未绘示)中。显示装置除了像素阵列基板之外，可进一步包括对向基板、位于对向基板与像素阵列基板1之间的显示介质以及用以驱动像素阵列基板1的驱动元件。举例来说，驱动元件可包括芯片。芯片可藉由晶粒-软片接合制程(Chip On Film，COF)、晶粒-玻璃接合制程(Chip On Glass，COG)、软片式晶粒接合(Tape Automated Bonding，TAB)或其它方式与像素阵列基板1接合。
综上所述，在本发明的实施例中，由于第一辅助线终止于对应的一条扫描线而没有必要进一步延伸至与所述对应的一条扫描线电性连接的相邻两个子像素之间，因此可避免所述相邻两个子像素因受到横向的扫描线及纵向的辅助线路的耦合效应的影响所造成的灰阶或亮度变异。此外，在栅极信号传递至对应的一条扫描线的过程中，栅极信号在第二端处被传递至位于第一导电层中的第一辅助线，且在栅极信号在第一辅助线传递的过程中，设置在第一辅助线上方的第二辅助线的第二部分可屏蔽第一辅助线，从而有助于降低相邻于第一辅助线的多个子像素所受到电容耦合的影响。
在一些实施例中，在第二辅助线的第二部分与第一辅助线的重叠范围中，第二辅助线的第二部分的线宽可大于或等于第一辅助线的线宽，以进一步提升屏蔽效果。在一些实施例中，第二部分例如连接至直流信号端，以提供稳压的效果。在另一些实施例中，第二部分的电位可以是浮置的。在一些实施例中，断开的第一共用电极线以及断开的第二共用电极线可通过多条第三共用电极线而电性连接。在一些实施例中，第三共用电极线与第三辅助线可采用叠置的设计，以利体积微型化或分辨率的提升。在一些实施例中，第三共用电极线可电性连接于与其重叠的第三辅助线，以降低导线阻值。在一些实施例中，可通过第三辅助线与第四辅助线重叠且电性连接的设计来降低导线阻值。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (20)

1.一种像素阵列基板，其特征在于，包括：
基板；
多条数据线，设置在所述基板上且在第一方向上排列；
多条扫描线，设置在所述基板上且在第二方向上排列，其中所述第二方向与所述第一方向相交；
多个子像素，设置在所述基板上并排列成在所述第一方向上排列的多个第一排以及在所述第二方向上排列的多个第二排，其中每一个所述第一排与至少一条所述数据线电性连接，且每一个所述第二排与一条所述扫描线电性连接；
第一辅助线，设置在所述基板上，其中所述第一辅助线与所述多条扫描线属于第一导电层；以及
第二辅助线，设置在所述基板上，其中所述第二辅助线与所述多条数据线属于第二导电层，
其中所述第一辅助线位于两条所述扫描线之间，所述第一辅助线具有第一端以及与所述第一端相对的第二端，所述第一端与所述两条扫描线中的一条连接，所述第二端与所述两条扫描线中的另一条分离，且所述第二辅助线与所述第一辅助线在所述第二端处通过导电贯孔而电性连接。
2.如权利要求1所述的像素阵列基板，其特征在于，其中所述第二辅助线包括第一部分以及第二部分，所述第一部分与所述第二部分在所述第二方向上排列，其中所述第一部分横越所述两条扫描线中与所述第一辅助线分离的扫描线，并在所述第二端处通过所述导电贯孔而与所述第一辅助线电性连接，所述第二部分与所述第一部分在所述第二端处分离，所述第二部分在所述基板的法线方向上重叠于所述第一辅助线并横越连接于所述第一辅助线的所述一条扫描线，且所述第二部分电性绝缘于所述第一辅助线以及连接于所述第一辅助线的所述一条扫描线。
3.如权利要求2所述的像素阵列基板，其特征在于，其中所述第二部分的线宽大于或等于所述第一辅助线在所述第二端处以外的线宽。
4.如权利要求2所述的像素阵列基板，其特征在于，其中所述第一部分连接至栅极信号端，且所述第二部分连接至直流信号端。
5.如权利要求1所述的像素阵列基板，其特征在于，还包括：
多条第一共用电极线以及多条第二共用电极线，设置在所述基板上且在所述第二方向上交替排列，其中任两条相邻的所述扫描线之间有一条所述第一共用电极线以及一条所述第二共用电极线；以及
多条第三共用电极线，设置在所述基板上，其中每一条所述第三共用电极线连接于一条所述第一共用电极线以及相邻的一条所述第二共用电极线之间，
其中所述多条第一共用电极线、所述多条第二共用电极线以及所述多条第三共用电极线属于所述第一导电层，且
其中位于所述第一辅助线的相对两端的所述两条扫描线之间有至少一条所述第一共用电极线以及至少一条所述第二共用电极线，所述至少一条第一共用电极线以及所述至少一条第二共用电极线中的每一条在所述第一辅助线的行经处断开，且断开的所述至少一条第一共用电极线以及断开的所述至少一条第二共用电极线通过所述多条第三共用电极线而电性连接。
6.如权利要求5所述的像素阵列基板，其特征在于，其中所述第一辅助线在所述第一方向上的相对两侧各有至少一条所述第三共用电极线。
7.如权利要求5所述的像素阵列基板，其特征在于，其中所述第二辅助线在所述基板的法线方向上重叠于至少一条所述第三共用电极线，并与所述至少一条第三共用电极线电性绝缘。
8.如权利要求5所述的像素阵列基板，其特征在于，还包括：
多条第三辅助线，设置在所述基板上，其中至少一条所述第三辅助线位于两个相邻的所述第一排之间，每一条所述第三辅助线横越所述多条扫描线并与所述多条扫描线电性绝缘。
9.如权利要求8所述的像素阵列基板，其特征在于，其中所述多条第三辅助线属于所述第二导电层。
10.如权利要求8所述的像素阵列基板，其特征在于，其中每一条所述第三共用电极线在所述基板的法线方向上与一条所述第三辅助线重叠，且所述多条第三共用电极线中的至少一条电性连接于与其重叠的所述第三辅助线。
11.如权利要求8所述的像素阵列基板，其特征在于，其中邻近所述第二辅助线的至少一条所述第三辅助线在所述基板的法线方向上重叠于所述多条第三共用电极线，并与所述多条第三共用电极线电性连接。
12.如权利要求8所述的像素阵列基板，其特征在于，还包括：
多条第四辅助线，设置在所述基板上，其中每一条所述第四辅助线位于一条所述第一共用电极线以及相邻的一条所述第二共用电极线之间，并与所述一条第一共用电极线以及所述相邻的一条第二共用电极线分离。
13.如权利要求12所述的像素阵列基板，其特征在于，其中所述多条第四辅助线属于所述第一导电层。
14.如权利要求12所述的像素阵列基板，其特征在于，其中所述多条第三辅助线中的至少一条在所述基板的法线方向上重叠于所述多条第四辅助线并与所述多条第四辅助线电性连接。
15.如权利要求12所述的像素阵列基板，其特征在于，其中所述第二辅助线在所述基板的法线方向上重叠于所述多条第四辅助线并与所述多条第四辅助线电性连接。
16.如权利要求1所述的像素阵列基板，其特征在于，其中所述多条扫描线包括多条第一扫描线以及多条第二扫描线，所述多条第一扫描线以及所述多条第二扫描线在所述第二方向上交替排列并分别与所述多个第二排电性连接，所述多条数据线包括多条第一数据线以及多条第二数据线，所述多条第一数据线以及所述多条第二数据线在所述第一方向上交替排列，其中在任两个相邻的所述第一排之间有一条所述第一数据线以及一条所述第二数据线，每一个所述第一排中的一部分子像素与相邻的一条所述第一数据线电性连接，且每一个所述第一排中的另一部分子像素与相邻的一条所述第二数据线电性连接。
17.如权利要求16所述的像素阵列基板，其特征在于，其中所述第一辅助线位于两条相邻的所述第一扫描线之间，所述第一辅助线的所述第一端与所述两条相邻的第一扫描线中的一条连接，所述第一辅助线的所述第二端与所述两条相邻的第一扫描线中的另一条分离，所述两条相邻的第一扫描线之间有一条所述第二扫描线，且所述一条第二扫描线在所述第一辅助线的行经处断开。
18.如权利要求17所述的像素阵列基板，其特征在于，还包括：
第五辅助线，设置在所述基板上且位于两个相邻的所述第一排之间，其中所述第五辅助线与所述第一辅助线在所述第二方向上分别位于与所述第一辅助线电性连接的所述一条第一扫描线的相对侧，且所述第五辅助线将与所述第一辅助线电性连接的所述一条第一扫描线与相邻的一条所述第二扫描线连接。
19.如权利要求18所述的像素阵列基板，其特征在于，其中所述第五辅助线属于所述第一导电层。
20.如权利要求1所述的像素阵列基板，其特征在于，还包括：
多个布线单元，对应所述多个子像素设置，其中在所述第一辅助线以及所述第二辅助线所在的两个相邻的所述第一排之间的多个布线单元包括四种以上的布线结构。
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