CN112416690B - 用于测试的集成主板和测试装置 - Google Patents

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Abstract

本发明提供一种用于测试的集成主板和测试装置。所述集成主板集成有：符合第一通信协议的待测试链路和连接器，所述待测试链路根据待验证的布线方案走线，所述待测试链路的第一端用于连接中央处理器或者加速处理器，第二端连接所述连接器；至少一根标准校准线，所述标准校准线用于获取中央处理器或者加速处理器输入待测试链路的信号，以校准待测试链路的测试数据。本发明能够对待测试中央处理器或者加速处理器的IO接口性能进行摸底测试，为芯片设计或者外围组件设计提供设计参考。

Description

用于测试的集成主板和测试装置
技术领域
本发明涉及计算机技术领域，尤其涉及一种用于测试的集成主板和测试装置。
背景技术
随着当前CPU(central processing unit，中央处理器)和加速处理器芯片性能的提升，信号速率随之升高。进行芯片设计或者外围组件设计时，有时需要对芯片高速IO接口性能进行摸底测试，以便提供准确的高速信号设计指导。目前缺少相关的测试装置。当前没有加速处理器、CPU与加速处理器高速互连电气性能测试装置。高速IO接口包括CPU高速接口，如PCIE、SATA、USB等，加速处理器高速接口如XGMI、PCIE等。
发明内容
本发明提供的用于测试的集成主板，能够对测试CPU的IO接口性能进行摸底测试，为芯片设计或者外围组件设计提供设计参考。
第一方面，本发明提供一种用于测试的集成主板，所述集成主板集成有：
符合第一通信协议的待测试链路和连接器，所述待测试链路根据待验证的布线方案走线，所述待测试链路的第一端用于连接中央处理器或者加速处理器，所述待测试链路的第二端连接所述连接器；
至少一根标准校准线，所述标准校准线用于获取所述中央处理器或者加速处理器输入所述待测试链路的信号，以校准所述待测试链路的测试数据。
可选地，所述中央处理器或者所述加速处理器设置在所述集成主板上。
可选地，所述集成主板设置有用于插设所述中央处理器或者所述加速处理器的插槽。
可选地，所述标准校准线的第一端与所述待测试链路的第一端连接相同的中央处理器或加速处理器的端口，所述标准校准线的第二端形成有测试转接头。
可选地，所述集成主板设置有与所述中央处理器连接的下述链路中的一项或多项：串行高速信号Sata链路和Sata标准校准线；互连高速PCI-E链路和PCI-E标准校准线；通用串行总线USB链路和USB标准校准线；用于连接小型热插拔光模块的XGBE端口链路；第四代高速CMOS动态随机访问DDR4通道。
可选地，所述串行高速信号Sata链路包括：第一Sata链路，所述第一Sata链路的第二端形成有连接器Mini SAS HD；第二Sata链路，所述第二Sata链路的第二端形成有连接器M.2；所述Sata标准校准线的第二端形成有测试转接头SMP；
所述互连高速PCI-E链路包括：第一PCI-E链路，所述第一PCI-E链路的第二端形成有PCI-E X8插槽；第二PCI-E链路，所述第二PCI-E链路的第二端形成有PCI-E X4插槽；第三PCI-E链路，所述第三PCI-E链路的第二端形成连接器M.2；第四PCI-E链路，所述第四PCI-E链路的第二端形成有连接器Slimline；所述PCI-E标准校准线的第二端形成有测试转接头SMP；
所述通用串行总线USB链路包括：第一USB 3.0链路，所述第一USB 3.0链路的第二端形成有连接器USB TYPE-A，第二USB 3.0链路，所述第二USB 3.0链路的第二端连接USB线，USB2.0链路，所述USB 2.0链路的第二端形成有连接器USB TYPE-A；USB 3.0标准校准线的第二端形成有测试转接头SMA；
所述XGBE端口链路的第二端用于连接SFP+光模块，所述DDR4通道包括两个DDR4通道，每个DDR4通道的第二端形成有两个用于插设DDR4内存条的插槽。
可选地，所述集成主板设置有与所述加速处理器连接的下述链路中至少一项：第一互连高速PCI-E 4.0链路和PCI-E 4.0标准校准线，所述第一PCI-E 4.0链路的第二端形成有PCI-E X8插槽，所述PCI-E 4.0标准校准线的第二端形成有测试转接头SMP；全局存储接口xGMI链路和xGMI标准校准线，所述xGMI链路的第二端形成有PCI-E X16插槽，所述xGMI标准校准线的第二端形成有测试转接头SMP。
可选地，所述中央处理器与所述加速处理器通过第二PC I-E 4.0链路连接。
第二方面，本发明提供一种测试装置，包括：上述任一项所述的集成主板。
本发明实施例提供的用于测试的集成主板集成有符合第一通信协议的待测试链路和连接器，至少一根标准校准线，待测试链路根据待验证的布线方案走线，标准校准线用于获取中央处理器或者加速处理器输入待测试链路的信号，以校准待测试链路的测试数据。本发明实施例提供的集成主板可以对中央处理器或者加速处理器的接口性能进行测试，为芯片设计或者外围组件设计提供设计参考。
附图说明
图1为本发明一实施例的集成主板的结构示意图；
图2为本发明另一实施例的集成主板的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本文描述中使用的缩略语和关键术语
CPU:Central Processing Unit，中央处理器，其功能主要是解释计算机指令以及处理计算机软件中的数据，一般由逻辑运算单元、控制单元和存储单元组成。
Sata：Serial Advanced Technology Attachment，串行高速信号，是一种基于行业标准的串行硬件驱动器接口总线标准，负责主板和大容量存储设备(如硬盘及光盘驱动器)之间的数据传输。
PCI-E：Peripheral Component Interconnect Express，互连高速，是一种高速串行计算机扩展总线标准。
USB：Universal Serial Bus，通用串行总线，是一个外部总线标准，用于规范电脑与外部设备的连接和通讯。USB接口有三种:USB1.1和USB2.0，usb3.0。
xGMI:x Global Memory Interface，全局存储接口，是一种点对点高速互连总线标准，包含4组X16总线。PCI-E有多种不同速度的接口模式，包括了1X、2X、4X、8X、16X以及更高速的32X。
SFP+光纤模块(10Gigabit Small Form Factor Pluggable)是一种可热插拔的，独立于通信协议的光学收发器，SFP是SMALL FORM PLUGGABLE的缩写。SFP+光纤模块工作速率是10G，可以满足以太网10G的应用。
SFP+光纤模块用的链路是XGBE接口链路，10G光口链路。CPU使用XGBE接口连SFP+光模块，可以走10GBE光口链路，遵守协议规范参考https://www.doc88.com/p-8932234780681.html。
Mini SAS HD：Mini SAS HD插座组件是下一代SAS高密度，高速I/O接口。该接口适用于SAS 2.1标准，并针对SAS 3.0标准提出，旨在支持6G和未来的12G SAS应用，符合SFF-8644和SAS 2.1标准，适用于SAS 3.0。
M.2：M.2SSD
SSD就是固态硬盘的英文缩写。常见的2.5寸的SSD采用的是SATA Mode，而M.2SSD不仅支持SATA Mode，还支持PCIE Mode，支持PCIE Mode的M.2，平时简称为NVME。
PCIE SLOT用来插PCI Express卡，具体可以分为X4 X8 X16的插槽。
Slimline符合SFF8654协议，通过cable接硬盘。
DIMM全称Dual-Inline-Memory-Modules，中文名叫双列直插式存储模块，是指奔腾CPU推出后出现的新型内存条。
USB TYPE-A，USB Type A是目前应用最广泛的接口标准，该标准一般用于个人电脑PC中。通过接口，可以将从鼠标、键盘、U盘、硬盘、打印机等各种设备连接到计算机上进行操作。
SMP/SMA一种测试转接头，SMP连接器作为终端与同轴电缆或印刷电路板(PCB)连接。
本发明实施例提供一种用于测试的集成主板。该集成主板集成有：符合第一通信协议的待测试链路和连接器，待测试链路根据待验证的布线方案走线，待测试链路的第一端用于连接中央处理器或者加速处理器，待测试链路的第二端连接连接器；至少一根标准校准线，标准校准线用于获取中央处理器或者加速处理器输入待测试链路的信号，以校准待测试链路的测试数据。
中央处理器或者加速处理器可以设置在上述集成主板上。集成主板也可以仅设置有用于插设中央处理器或者加速处理器的插槽。进行测试时，再将中央处理器或者加速处理器插入相应的插槽。
所述第一通信协议可以是目前已知的任意通信协议。符合第一通信协议的待测试链路例如可以是串行高速信号Sata链路、互连高速PCI-E链路和通用串行总线USB链路和USB标准校准线等。连接器例如可以是符合对应协议的Sata、PCI-E和USB端口。
标准校准线的布线特征例如线长、线宽等符合一定的标准。当标准校准线直接连到测试仪器例如矢量网络分析仪上。矢量网络分析仪可以把集成主板上特定长度走线的参数给去嵌掉，这样能获取CPU输出的地方的信号性能。再测量CPU输出信号经过待测试链路和连接器的信号，结合上述通过标准校准线获取的信号输入端即CPU输出的地方的信号性能，既可以获得待测试链路和连接器的电学性能。可以知道待验证的布线方案走线是否满足要求。待验证的布线方案走线可以通过仿真试验得到。本发明实施例提供的集成主板可以对CPU的接口性能进行测试，为芯片设计或者外围组件设计提供设计参考。
标准校准线的第一端与待测试链路的第一端连接相同的CPU端口，或者相同的加速处理器端口。所述标准校准线的第二端形成有测试转接头。标准校准线的末端形成有测试转接头，便于测试时与测量仪器连接。
可选地，集成主板可以设置有与所述中央处理器CPU连接的下述链路中的一项或多项：串行高速信号Sata链路和Sata标准校准线；互连高速PCI-E链路和PCI-E标准校准线；通用串行总线USB链路和USB标准校准线；用于连接小型热插拔光模块的XGBE端口链路；第四代高速CMOS动态随机访问DDR4通道。集成主板可以设置一个或多个与中央处理器CPU连接的常用链路。
可选地，集成主板设置有与加速处理器连接的下述链路中至少一项：第一互连高速PCI-E 4.0链路和PCI-E 4.0标准校准线；全局存储接口xGMI链路和xGMI标准校准线。集成主板可以设置一个或多个与加速处理器连接的常用链路。
示例性地，如图1所示，本发明实施例提供的一种集成主板设置有CPU。该集成主板还集成有：串行高速信号Sata链路2、3和Sata标准校准线1；互连高速PCI-E链路6、7、9、10和PCI-E标准校准线5；通用串行总线USB链路12、13、14和USB标准校准线11；用于连接小型热插拔光模块的XGBE端口链路4；第四代高速CMOS动态随机访问DDR4通道15。其中，XGBE端口链路4的第二端用于连接SFP+光模块，DDR4通道15包括两个DDR4通道，每个DDR4通道的第二端形成有两个用于插设DDR4内存条的插槽。
上述串行高速信号Sata链路包括：第一Sata链路2，第一Sata链路2的第二端形成有连接器Mini SAS HD；第二Sata链路3，第二Sata链路3的第二端形成有连接器M.2；Sata标准校准线1的第二端形成有测试转接头SMP。Sata标准校准线1为一根走线。
上述互连高速PCI-E链路包括：第一PCI-E链路6，第一PCI-E链路6的第二端形成有PCI-E X8插槽(PCI-E X8 SLOT)；第二PCI-E链路7，第二PCI-E链路7的第二端形成有PCI-EX4插槽(PCI-E X4 SLOT)；第三PCI-E链路9，第三PCI-E链路9的第二端形成连接器M.2；第四PCI-E链路10，第四PCI-E链路10的第二端形成有连接器Slimline；PCI-E标准校准线5的第二端形成有测试转接头SMP。PCI-E标准校准线5包括两条走线。
上述通用串行总线USB链路包括：第一USB 3.0链路12，第一USB 3.0链路12的第二端形成有连接器USB TYPE-A，第二USB 3.0链路14，第二USB 3.0链路14的第二端连接USB线，USB2.0链路13，USB 2.0链路15的第二端形成有连接器USB TYPE-A；USB 3.0标准校准线11的第二端形成有测试转接头SMA。USB 3.0标准校准线11包括一条走线。
本发明实施例提供的集成主板可以对CPU的各输出/输出接口进行测试。
示例性地，如图2所示，本发明实施例提供的集成主板设置有CPU和加速处理器。
该集成主板还集成有：串行高速信号Sata链路2、3和Sata标准校准线1；互连高速PCI-E链路6、7、9、10和PCI-E标准校准线5；通用串行总线USB链路12、13、14和USB标准校准线11；用于连接小型热插拔光模块的XGBE端口链路4和XGBE端口；第四代高速CMOS动态随机访问DDR4通道15。该些链路与上面描述的相同，在此不再赘述。
集成主板设置有与加速处理器连接的：第一互连高速PCI-E 4.0链路和PCI-E 4.0标准校准线，第一PCI-E 4.0链路的第二端形成有PCI-E X8插槽，PCI-E 4.0标准校准线的第二端形成有测试转接头SMP；全局存储接口xGMI链路和xGMI标准校准线，xGMI链路的第二端形成有PCI-E X16插槽，xGMI标准校准线的第二端形成有测试转接头SMP。
测试转接头SMP或SMA例如可以连接至矢量分析仪。
中央处理器CPU与加速处理器通过第二PC I-E 4.0链路连接。
上述集成主板的CPU支持4条UDIMM/RDIMM/LRDIMM DDR4(15)；可支持3200MT/s，可对CPU的内存控制器接口进行测试验证。CPU设计不同协议走线包括Sata/PCIE/USB校准链路链路(1、5、11)，用于校准测试数据。CPU这三种接口通过主板上特定长度走线连着一种专用测试转接头例如SMP或SMA头，这个SMP或SMA接头直接连到矢量网络分析仪。矢量网络分析仪上可以把PCB上特定长度走线的参数给去嵌掉，可获取CPU输出的地方的性能。
CPU设计X8 PCIE GEN4插槽/X4 PCIE GEN4插槽/Mini SAS HD/M.2/Slimline/USB/SFP+链路拓扑(2、3、4、6、7、9、10、12、13、14)，可以按照仿真极限链路设计PCB，摸底使用不同连接器不同引用场景下，PCIE信号/SATA信号/USB等信号高速接口性能。
CPU与加速处理器互连X4 PCIE GEN4拓扑极限长度链路(8)，用于摸底CPU和加速处理器互连时高速接口性能。
加速处理器设计PCIE和XGMI高速接口校准线(16、18)，用于校准测试数据。
加速处理器设计X8 PCIE GEN4插槽/X16 XGMI信号的插槽(17、19)，按照仿真极限链路设计PCB，摸底加速处理器高速接口性能。
此集成主板给出了详细的IO接口和测试校准接口，同时覆盖所有CPU、加速处理器及CPU和加速处理器互连接口。本技术方案可以为CPU、加速处理器及CPU与加速处理器之间互连实现电气性能的验证，提供一种实际可行的实施方案，通过此方案可以进一步验证CPU和加速处理器各个接口的极限能力，并校准仿真数据，进一步指导客户设计产品。
本发明的实施例还提供一种测试装置，包括：上述任一项所述的集成主板。
本申请的测试装置包括上述任一项所述的集成主板，还可以包括矢量分析仪等测试设备，可以验证CPU和加速处理器各个接口的极限能力，并校准仿真数据，进一步指导客户设计产品。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (7)

1.一种用于测试的集成主板，其特征在于，所述集成主板集成有：
符合第一通信协议的待测试链路和连接器，所述待测试链路根据待验证的布线方案走线，所述待测试链路的第一端用于连接中央处理器或者加速处理器，所述待测试链路的第二端连接所述连接器；
至少一根标准校准线，所述标准校准线用于获取所述中央处理器或者加速处理器输入所述待测试链路的信号，以校准所述待测试链路的测试数据；
其中，所述中央处理器或者所述加速处理器设置在所述集成主板上；所述集成主板设置有用于插设所述中央处理器或者所述加速处理器的插槽。
2.根据权利要求1所述的集成主板，其特征在于，所述标准校准线的第一端与所述待测试链路的第一端连接相同的中央处理器或加速处理器的端口，所述标准校准线的第二端形成有测试转接头。
3.根据权利要求2所述的集成主板，其特征在于，所述集成主板设置有与所述中央处理器连接的下述链路中的一项或多项：
串行高速信号Sata链路和Sata标准校准线；
互连高速PCI-E链路和PCI-E标准校准线；
通用串行总线USB链路和USB标准校准线；
用于连接小型热插拔光模块的XGBE端口链路；
第四代高速CMOS动态随机访问DDR4通道。
4.根据权利要求3所述的集成主板，其特征在于，所述串行高速信号Sata链路包括：
第一Sata链路，所述第一Sata链路的第二端形成有连接器Mini SAS HD，
第二Sata链路，所述第二Sata链路的第二端形成有连接器M.2；
所述Sata标准校准线的第二端形成有测试转接头SMP；所述互连高速PCI-E链路包括：
第一PCI-E链路，所述第一PCI-E链路的第二端形成有PCI-E X8插槽，
第二PCI-E链路，所述第二PCI-E链路的第二端形成有PCI-E X4插槽，
第三PCI-E链路，所述第三PCI-E链路的第二端形成连接器M.2，
第四PCI-E链路，所述第四PCI-E链路的第二端形成有连接器Slimline；
所述PCI-E标准校准线的第二端形成有测试转接头SMP；
所述通用串行总线USB链路包括：
第一USB 3.0链路，所述第一USB 3.0链路的第二端形成有连接器USB TYPE-A，
第二USB 3.0链路，所述第二USB 3.0链路的第二端连接USB线，
USB2.0链路，所述USB 2.0链路的第二端形成有连接器USB TYPE-A；
USB 3.0标准校准线的第二端形成有测试转接头SMA；
所述XGBE端口链路的第二端用于连接SFP+光模块，所述DDR4通道包括两个DDR4通道，每个DDR4通道的第二端形成有两个用于插设的DDR4内存条的插槽。
5.根据权利要求2-4任一项所述的集成主板，其特征在于，所述集成主板设置有与所述加速处理器连接的下述链路中至少一项：
第一互连高速PCI-E 4.0链路和PCI-E 4.0标准校准线，所述第一PCI-E 4.0链路的第二端形成有PCI-E X8插槽，所述PCI-E 4.0标准校准线的第二端形成有测试转接头SMP；
全局存储接口xGMI链路和xGMI标准校准线，所述xGMI链路的第二端形成有PCI-E X16插槽，所述xGMI标准校准线的第二端形成有测试转接头SMP。
6.根据权利要求5所述的集成主板，其特征在于，所述中央处理器与所述加速处理器通过第二PC I-E 4.0链路连接。
7.一种测试装置，其特征在于，包括：权利要求1-6任一项所述的集成主板。
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