CN112309991A - 芯片及其制备方法、电子设备 - Google Patents

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Abstract

本申请提供一种芯片及其制备方法、电子设备，涉及芯片技术领域，用于解决裸芯片上出现裂纹，导致裸芯片失效的问题。芯片，包括功能区和位于功能区外围的非功能区，芯片包括：半导体基底；多层介电层，设置于半导体基底上，且介电层的一部分位于非功能区；至少一个第一加强件，位于非功能区；第一加强件嵌入至少两层介电层，且第一加强件与其嵌入的介电层相连接。

Description

芯片及其制备方法、电子设备
技术领域
本申请涉及芯片技术领域，尤其涉及一种芯片及其制备方法、电子设备。
背景技术
电子系统通常是指由电子元器件或部件组成，能够产生、传输、采集或处理电信号及信息的客观实体。随着信息化和智能化的深入发展，电子系统越来越广泛地应用到手机、电脑以及汽车电子、工业控制等电子设备上。
电子系统中的核心部件则为裸芯片，裸芯片结构的稳定性决定了电子系统的稳定性。然而，在现有技术中，制备裸芯片，或对裸芯片进行封装时，因受热或受压后容易出现裸芯片中膜层与膜层之间开裂，或者膜层断裂，导致裸芯片失效的问题。
发明内容
本申请实施例提供一种芯片及其制备方法、电子设备，用于解决裸芯片上出现裂纹，导致裸芯片失效的问题。
为达到上述目的，本实施例采用如下技术方案：
第一方面，提供一种芯片，包括功能区和位于功能区外围的非功能区，芯片包括：半导体基底；多层介电层，设置于半导体基底上，且介电层的一部分位于非功能区；至少一个第一加强件，位于非功能区；第一加强件嵌入至少两层介电层，且第一加强件与其嵌入的介电层相连接。通过在芯片的非功能区设置有第一加强件。这样一来，当在相邻介电层的接触面之间出现裂纹后，裂纹由非功能区向功能区延伸时，如果遇到第一加强件，第一加强件会对裂纹的延伸起到阻挡作用。裂纹若持续延伸，需绕过第一加强件，这样会改变裂纹的扩散轨迹，增加了裂纹向功能区延伸的难度。因此，通过在非功能区设置第一加强件，可减缓裂纹向功能区延伸的速度，从而延长芯片的寿命。此外，在芯片的非功能区设置第一加强件后，相比不设置第一加强件，第一加强件附近的热应力明显下降，可下降约30％。热应力减小后，可降低相邻介电层的接触面之间出现裂纹的概率，也可降低介电层断裂的概率，从而进一步提高芯片的使用寿命。再者，在芯片的非功能区设置第一加强件后，相比不设置第一加强件，第一加强件附近的拉应力明显下降，可下降约26％。拉应力减小后，可降低相邻介电层的接触面之间裂纹扩展的速度，从而进一步提高芯片的使用寿命。
可选的，多层介电层包括多层第一介电层；芯片还包括：多层金属图案层，设置于半导体基底上，且相邻两层金属图案层之间具有一层第一介电层；第一加强件至少嵌入两层第一介电层。对于任意一种芯片结构，均可适用于本申请提供的结构。
可选的，多层介电层还包括第二介电层和多层第一介电层，第二介电层设置在多层第一介电层远离半导体基底一侧；芯片还包括：多层金属图案层，设置于半导体基底上，且相邻两层金属图案层之间具有一层第一介电层；多个感光器件，位于功能区；多个感光器件设置在第二介电层与多层第一介电层中最远离半导体基底的第一介电层之间；第一加强件嵌入第二介电层和至少一层第一介电层。在芯片的非功能区设置第一加强件的方式，可应用于感光芯片中，提升感光芯片的可靠性。
可选的，第一加强件还嵌入半导体基底，且与半导体基底相连接。可阻挡介电层与半导体基底的交界面处的裂纹的扩散。
可选的，功能区的周边均设置有第一加强件。这样一来，芯片的每一侧都设置有第一加强件，可以阻止任意侧的裂纹扩展。
可选的，第一加强件为围绕功能区一周设置的闭合框架结构。通过在功能区外围的任意位置处均形成有第一加强件，可提高第一加强件对裂纹的阻挡效果。
可选的，第一加强件为柱状；芯片包括多个第一加强件，多个第一加强件分为至少两组，同一组中的每个第一加强件到功能区的距离相等，相邻两组中的第一加强件交错设置。这样一来，在第一加强件起到裂纹阻挡作用的同时，可保证介电层的连续性，不中断介电层，保证介电层的绝缘效果。
可选的，金属图案层包括导电部，多层金属图案层中的导电部构成芯片的电路结构；构成第一加强件的材料为导电材料，且第一加强件与电路结构绝缘；芯片还包括设置在第一加强件与半导体基底之间的离子扩散阻挡层和种子层，种子层位于离子扩散阻挡层靠近第一加强件一侧。这样一来，通过万用表检测两个第一加强件之间的漏电流，若检测得到的是漏电流在允许的范围内，则两个第一加强件之间没有连通两个第一加强件的裂纹。若有检测得到漏电流超出允许的范围，则说明两个第一加强件之间有连通两个第一加强件的裂纹。可在芯片制备完毕后对芯片是否为良品进行检测。
可选的，金属图案层包括至少一条测试导线，测试导线的两端分别与位于功能区同一侧的两个第一加强件电连接。这样一来，能够检测相邻第一介电层的交界面上是否有裂纹存在。
可选的，芯片包括多根测试导线，每一层金属图案层包括至少一条测试导线。这样一来，能够检测任意相邻第一介电层的交界面上是否有裂纹存在。
第二方面，提供一种芯片的制备方法，包括：在半导体基底上的每一个组建区域内制作多层介电层和至少一个第一加强件，形成芯片晶圆；组建区域包括功能区和位于功能区外围的非功能区；介电层的一部分和第一加强件位于非功能区；第一加强件嵌入至少两层介电层，且与其嵌入的介电层相连接；半导体基底包括由横纵交叉的切割道界定的多个组建区域；沿切割道对芯片晶圆进行分离，获得多个芯片。
可选的，在沿切割道切割之前，芯片的制备方法还包括：在组建区域内制作多个感光器件，多个感光器件位于功能区，多个感光器件设置在多层介电层中最远离半导体基底的一层介电层的，靠近半导体基底一侧。
第三方面，提供一种芯片，包括功能区和位于功能区外围的非功能区，芯片包括：半导体基底；多层介电层，设置于半导体基底上，且介电层的一部分位于非功能区；至少一个第二加强件，位于非功能区；第二加强件嵌入半导体基底和至少一层介电层，且第二加强件与其嵌入的介电层和半导体基底相连接。可阻挡介电层与半导体基底的交界面处的裂纹的扩散。
可选的，多层介电层包括多层第一介电层；芯片还包括：多层金属图案层，设置于半导体基底上，且相邻两层金属图案层之间具有一层第一介电层。
可选的，多层介电层还包括第二介电层，第二介电层设置在多层第一介电层远离半导体基底一侧；多个感光器件，位于功能区；多个感光器件设置在第二介电层与多层第一介电层中最远离半导体基底的第一介电层之间；第一加强件嵌入第二介电层和多层第一介电层。
可选的，功能区的周边均设置有第二加强件。
可选的，第二加强件为围绕功能区一周设置的闭合框架结构。
可选的，第二加强件为柱状；芯片包括多个第二加强件，多个第二加强件分为至少两组，同一组中的每个第二加强件到功能区的距离相等，相邻两组中的第二加强件交错设置。
可选的，金属图案层包括导电部，多层金属图案层中的导电部构成芯片的电路结构；构成第二加强件的材料为导电材料，且第二加强件与电路结构绝缘；芯片还包括设置在第二加强件与半导体基底之间的离子扩散阻挡层和种子层，种子层位于离子扩散阻挡层靠近第二加强件一侧。
可选的，金属图案层包括至少一条测试导线，测试导线的两端分别与位于功能区同一侧的两个第二加强件电连接。
可选的，芯片包括多根测试导线，每一层金属图案层包括至少一条测试导线。
第四方面，提供一种电子设备，包括印刷电路板和与印刷电路板电连接的如第一方面任一项的芯片或者如第三方面任一项的芯片。
可选的，芯片包括感光器件；电子设备还包括镜头组，镜头组的采光面背离芯片；芯片的设置有感光器件的一侧朝向镜头组。
附图说明
图1a为本申请实施例提供的一种芯片的俯视示意图；
图1b为一种沿图1a中A-A′向的剖视示意图；
图1c为另一种沿图1a中A-A′向的剖视示意图；
图2a为本申请实施例提供的一种芯片裂纹位置示意图；
图2b为本申请实施例提供的一种芯片裂纹扩散轨迹示意图；
图2c为本申请实施例提供的一种芯片受到的热应力的示意图；
图2d为本申请实施例提供的一种芯片受到的拉应力的示意图；
图3a为又一种沿图1a中A-A′向的剖视示意图；
图3b-图3e为本申请实施例提供的一种芯片的制备过程示意图；
图4a为又一种沿图1a中A-A′向的剖视示意图；
图4b-图4f为本申请实施例提供的一种芯片的制备过程示意图；
图5a-图5c为又一种沿图1a中A-A′向的剖视示意图；
图6a-图6b为又一种沿图1a中A-A′向的剖视示意图；
图7a-图7c为又一种沿图1a中A-A′向的剖视示意图；
图8a-图8f为又一种沿图1a中A-A′向的剖视示意图；
图9a-图9c为又一种沿图1a中A-A′向的剖视示意图；
图10a-图10j为本申请实施例提供的一种芯片的制备过程示意图；
图11为本申请实施例提供的一种芯片的制备过程示意图；
图12a-图12f为本申请实施例提供的一种芯片的制备过程示意图；
图13为本申请实施例提供的一种第一加强件在非功能区的排布方式示意图；
图14a为本申请实施例提供的一种第一加强件的结构示意图；
图14b为本申请实施例提供的一种第一加强件在非功能区的排布方式示意图；
图14c为一种沿图14b中B-B′向的剖视示意图；
图15a为本申请实施例提供的一种第一加强件在非功能区的排布方式示意图；
图15b为一种沿图15a中C-C′向的剖视示意图；
图15c为本申请实施例提供的一种第一加强件在非功能区的排布方式示意图；
图15d为一种沿图15c中D-D′向的剖视示意图；
图16为本申请实施例提供的一种第一加强件在非功能区的排布方式示意图；
图17a为本申请实施例提供的一种漏电流检测方式示意图；
图17b为本申请实施例提供的另一种漏电流检测方式示意图；
图18a为本申请实施例提供的一种电阻检测方式示意图；
图18b为本申请实施例提供的另一种电阻检测方式示意图；
图19a为本申请实施例提供的一种芯片的结构示意图；
图19b为本申请实施例提供的另一种芯片的结构示意图；
图20为本申请实施例提供的一种芯片的制备流程示意图；
图21为本申请实施例提供的一种芯片晶圆的结构示意图；
图22为本申请实施例提供的另一种芯片的制备流程示意图；
图23a为本申请实施例提供的又一种芯片的结构示意图；
图23b为本申请实施例提供的又一种芯片的结构示意图；
图24为本申请实施例提供的又一种芯片的结构示意图；
图25a为本申请实施例提供的一种电子设备的结构示意图；
图25b为本申请实施例提供的另一种电子设备的结构示意图；
图25c为本申请实施例提供的又一种电子设备的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
此外，本申请中，“上”、“下”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。
在本申请中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。
本申请实施例提供一种芯片。本申请实施例提供的芯片可以广泛地应用到手机、电脑以及汽车电子、工业控制、摄像头等需要芯片控制的电子设备上。其中，本申请实施例提供的芯片可以为裸芯片(die)。
以下，对本申请实施例提供的芯片进行举例说明。
如图1a所示，芯片20包括功能区A和位于功能区A外围的非功能区B。
可以理解的是，此处芯片20的功能区A是指设置有用于实现芯片20功能的执行部件的区域，执行部件在工作时可以使得芯片20具有特定的功能。以芯片20具有图像感测功能为例，芯片20的功能区A内设置的执行部件为感光器件和与感光器件电连接的，用于驱动感光器件工作的电路结构。非功能区B是指设置在功能区A外围，未设置上述执行部件的区域。
关于芯片20的结构，如图1b(沿图1a中A-A′向的剖视图)所示，芯片20包括：半导体基底21。其中，构成半导体基底21的材料例如可以是硅(Si)和锗(Ge)等。
在此基础上，芯片20还包括多层介电层。介电层22设置于半导体基底21上，且介电层22的一部分位于非功能区B。也就是说，介电层22的一部分位于功能区A，另一部分延伸至非功能区B。构成介电层22的材料例如可以为半固化片、聚酰亚胺(polyimide，PI)、聚苯并噁唑(polybenzoxazole，PBO)、双马来酰亚胺-三嗪树脂(bismaleimide triazine，BT)、陶瓷粉增强改性环氧树脂(ajinomoto build up film，ABF)等中的至少一种。
此处，需要说明的是，由于用于实现芯片20功能的执行部件23位于芯片20的功能区A，非功能区B不设置有执行部件23。因此，如图1b所示，对于介电层22来讲，在功能区A中，相邻两层介电层之间设置有执行部件23。在非功能区B中，相邻两层介电层中间不设置其他膜层，远离半导体基底21的一层介电层22直接覆盖在靠近半导体基底21的一层介电层22的表面上。
可以理解的是，在制备过程中，先形成靠近半导体基底21的一层介电层22后，再形成执行部件23，然后再形成远离半导体基底21的一层介电层22。因此，即使两层介电层22的材料相同，且在非功能区B中远离半导体基底21的一层介电层22直接覆盖在靠近半导体基底21的一层介电层22的表面上，但由于两层介电层22是在不同时刻制备的，两个介电层22的交界面处也有明显的界面线，两层介电层22也会有分裂的风险。
基于此，如图1c所示，芯片20还包括至少一个第一加强件24。图1c中以芯片20的A-A′截面上包括两个第一加强件24且第一加强件24为柱状为例进行示意，但并不做任何限定。
第一加强件24位于非功能区B，第一加强件24嵌入至少两层介电层22，且第一加强件24与其嵌入的介电层22相连接。
第一加强件24嵌入至少两层介电层22，是指，在一些实施例中，如图1b所示，第一加强件24嵌入两层介电层22。在这种情况下，一种可选的，如图1b的左侧的第一加强件24所示，沿介电层22的厚度方向，第一加强件24只嵌入每层介电层22中的部分，相当于第一加强件24埋设在两层介电层22中。另一种可选的，如图1b的右侧的第一加强件24所示，沿介电层22的厚度方向，第一加强件24贯穿每层介电层22。
第一加强件24嵌入至少两层介电层22，是指，在另一些实施例中，如图1c所示，在第一加强件24嵌入至少三层介电层22。在这种情况下，一种可选的，如图1c的左侧的第一加强件24所示，沿介电层22的厚度方向，第一加强件24贯穿位于中间的几层介电层22，并且埋入位于两端的两层电层22中。另一种可选的，如图1c的右侧的第一加强件24所示，沿介电层22的厚度方向，第一加强件24贯穿每层介电层22。
此外，在一些实施例中，如图1b所示，第一加强件24位于各层介电层22中的部分为一体结构。
在另一些实施例中，如图1c所示，第一加强件24包括位于最靠近半导体基底21的一层介电层22中的第一部分241，位于最远离半导体基底21的一层介电层22中的第三部分243，以及位于中间层介电层22中的第二部分242，但第一部分241、第二部分242以及第三部分243相互连接。
在此基础上，为了提高第一加强件24的第一部分241、第二部分242以及第三部分243之间的连接效果，在一些实施例中，第一加强件24的第一部分241、第二部分242以及第三部分243的材料相同。
再者，不对第一加强件24的材料进行限定。为了提高第一加强件24的加强效果，使第一加强件24在受到拉力，压力等外界作用力的情况下不断裂。在一些实施例中，构成第一加强件24的材料的韧性大于构成介电层22的材料为韧性。例如，构成第一加强件24的材料为金属材料，例如为铜、镍、锡、金、银、铜合金或铜锡合金等材料中的至少一种。
由于在从芯片晶圆上切割分离出多个芯片20，或者在对芯片20进行后续封装的过程中，芯片20会受到各种外界应力，并且非功能区B处受到的应力强度大于功能区A受到的应力强度。如图2a所示，这就导致非功能区B区处的膜层与膜层之间(例如相邻介电层22之间)容易出现裂纹，或者膜层直接在应力作用下断裂。
本申请实施例中提供的芯片20，在芯片20的非功能区B设置有第一加强件24。这样一来，如图2a所示，当在相邻介电层22的接触面之间出现裂纹后，裂纹由非功能区B向功能区A延伸时，如果遇到第一加强件24，由于第一加强件24贯穿了相邻两层介电层22的交界面，且与介电层22相连接。因此，第一加强件24对相邻介电层22起到连接作用，第一加强件24会阻挡裂纹的延伸。并且，如图2b所示，裂纹若持续延伸，需绕过第一加强件24，这样会改变裂纹的扩散轨迹。而裂纹扩散轨迹变化后，一方面，裂纹要想继续扩展，需要更大的外界应力作用，增加了裂纹扩散的难度。另一方面，裂纹的扩散轨迹可能会变换到不朝向功能区A延伸，降低了裂纹扩散到功能区A的肯能行。因此，通过在非功能区B设置第一加强件24，可减缓裂纹向功能区A延伸的速度，从而延长芯片的寿命。
此外，当芯片20所处的环境的温度改变后，芯片20中的各膜层因材料不同(也就是热膨胀系数不同)、受到的热不同等因素，导致各膜层受到的热应力(也称为温冲应力)不同。因此，如图2c所示，在非功能区B的不同位置处，膜层上会受到一定的热应力，图2c为非功能区B各位置处受到的热应力的示意图。图2c中横坐标是指测试点距芯片20非功能区B边缘的距离，横坐标是指热应力的大小。从图2c可以看出，在芯片20的非功能区B设置第一加强件24后，相比不设置第一加强件24，芯片20中的介电层22上的热应力明显下降。热应力减小后，可降低相邻介电层22的接触面之间出现裂纹的概率，也可降低介电层22断裂的概率，从而进一步提高芯片20的使用寿命。
再者，在后续对芯片20进行封装、组装的过程中，芯片20会受到不同程度的压力，会对芯片20中的各膜层产生拉应力。在拉应力的作用下，相邻介电层22的接触面之间的裂纹会快速扩展。因此，如图2d所示，在非功能区B的不同位置处，膜层上会受到一定的拉应力，图2d为非功能区B各位置处受到的拉应力的示意图。图2d中横坐标是指测试点距芯片20非功能区B边缘的距离，横坐标是指拉应力的大小。从图2d可以看出，在芯片20的非功能区B设置第一加强件24后，相比不设置第一加强件24，芯片20中的介电层22上的拉应力明显下降。拉应力减小后，可降低相邻介电层22的接触面之间裂纹扩展的速度，从而进一步提高芯片20的使用寿命。
以下，以几个示例对本申请实施例提供的芯片20的结构进行详细举例说明。
示例一
如图3a所示，芯片20包括半导体基底21以及位于半导体基底21上的具有电路结构的线路层250；电路结构即为芯片20的执行部件，用于实现芯片20的特定功能。
线路层250包括多层第一介电层212和多层金属图案层25，金属图案层25构成芯片20的电路结构。相邻两层金属图案层25之间具有一层第一介电层212，第一介电层212用于将线路层250中位于不同层的金属图案层25间隔开。不同层的金属图案层25可以通过第一介电层212上的导通孔电连接。
在此情况下，由上述可知，为了实现上述阻挡相邻第一介电层212之间的交界面处的裂纹扩散的作用，芯片20还包括多个位于芯片20的非功能区B的第一加强件24，第一加强件24至少嵌入两层第一介电层212，且第一加强件24与其嵌入的第一加强件24相连接。
第一加强件24至少嵌入两层第一介电层212，是指，在本申请实施例提供的一些实施例中，第一加强件24嵌入多层第一介电层212中的任意两层第一介电层212。
在这种情况下，在一些示例中，如图3a所示，第一加强件24埋设在多层第一介电层212中的任意两层第一介电层212中。
以下对形成如图3a所示的芯片20的制作方法进行说明，示例的，首先，如图3b所示，在半导体基底21上形成第一介电薄膜2121。其次，如图3c所示，通过激光打孔工艺，或者刻蚀工艺(例如干法刻蚀，也叫气体刻蚀)，或者构图工艺(包括曝光、显影)在第一介电薄膜2121上形成第一凹槽2122，以得到第一介电层212。然后，如图3d所示，在第一凹槽2122中形成第一加强件24。最后，交替形成金属图案层25和第一介电层212(第一介电薄膜2121中未嵌入有第一加强件24时，第一介电薄膜2121作为第一介电层212)，以制备得到如图3a所示的芯片20。
在一些实施例中，第一加强件24的材料和金属图案层25的材料相同。此时，如图3e所示，在第一凹槽2122中形成第一加强件24的同时，形成金属图案层25。
在另一些示例中，为了能够直接在第一介电层212上形成开口，来制备第一加强件24，以简化制备工艺。如图4a所示，第一加强件24贯穿多层第一介电层212中的任意两层第一介电层212。
以下对形成如图4a所示的芯片20制作方法进行说明，方法一，首先，如图4b所示，在半导体基底21上形成两层第一介电薄膜2121，以及位于两层第一介电薄膜2121之间的金属图案层25。其次，如图4c所示，通过激光打孔工艺，或者刻蚀工艺，形成贯穿两层第一介电薄膜2121的第一开口2123，以得到两层第一介电层212。然后，如图4d所示，在第一开口2123中形成第一加强件24。其中，第一开口2123的形状和第一加强件24的形状相匹配。最后，交替形成金属图案层25和第一介电薄膜2121(第一介电薄膜2121中为嵌入第一加强件24时，第一介电薄膜2121作为第一介电层212)，以制备得到如图4a所示的芯片20。此时，形成的第一加强件24为一体结构。
此处，需要说明的是，在形成第一加强件24时，应是多个第一加强件24同步形成。图4d中示意的形成第一加强件24时，有一个第一开口2123中未形成第一加强件24，仅是为了在同一幅图中可以同时示意出第一开口2123和第一加强件24，并非是多个第一开口2123中的第一加强件24不同步形成。
以下对形成如图4a所示的芯片20制作方法进行说明，方法二，首先，如图4e所示，在半导体基底21上形成一层第一介电薄膜，然后，在第一介电薄膜2121上形成贯穿一层第一介电薄膜的第二开口2124，以得到第一介电层212。其次，在第二开口2124中形成第一加强件24中的第一部分241。在次，如图4f所示，在第一介电层212上形成金属图案层25。随后，形成一层第一介电薄膜，然后在第一介电薄膜上形成贯穿一层第一介电薄膜的第二开口2124，以再次得到一层第一介电层212。并在第二开口2124中形成第一加强件24中的第二部分242。最后，交替形成金属图案层25和第一介电层212，以制备得到如图4a所示的芯片20。此时，形成的第一加强件24包括相连接的第一部分241和第二部分242。
第一加强件24至少嵌入两层第一介电层212，是指，在本申请实施例提供的另一些实施例中，为了能够阻挡不同层处的相邻第一介电层212交界面处的裂纹。如图5a所示，第一加强件24嵌入多层第一介电层212中的至少三层第一介电层212。
在这种情况下，在一些示例中，如图5a-图5c所示，第一加强件24埋设在多层第一介电层212中的部分层第一介电层212中。此处，可以理解的是，第一加强件24嵌入的多层第一介电层212中，第一加强件24未贯穿最上层和最下层的第一介电层212，但第一加强件24贯穿位于最上层和最下层之间的第一介电层212。
在另一些示例中，如图6a所示，第一加强件24埋设在多层第一介电层212中的全部第一介电层212。
在另一些示例中，如图6b所示，第一加强件24埋设在多层第一介电层212中的一层第一介电层212中，并贯穿多层其他第一介电层212。
在另一些示例中，如图7a和图7b所示，第一加强件24贯穿多层第一介电层212中的部分第一介电层212。
在另一些示例中，如图7c所示，第一加强件24贯穿多层第一介电层212中的全部第一介电层212。
本示例中提供的芯片20，通过在金属图案层25两侧的第一介电层212中嵌入第一加强件24，可阻挡相邻第一介电层212的接触面处的裂纹扩展，并且可以阻碍第一介电层212断裂，可提高芯片20的寿命。
示例二
本示例中芯片20为具有图像感测功能的芯片，与示例一相同之处在于包括上述具有电路结构的线路层250，不同之处在于还包括感光器件。
如图8a所示，芯片20包括半导体基底21，设置在半导体基底21上的如示例一中描述的线路层250，设置在线路层250远离半导体基底21一侧的多个感光器件26，设置在感光器件26远离半导体基底21一侧的第二介电层222以及多个第一加强件24。
在此情况下，芯片20包括的多层介电层包括第二介电层222和多层第一介电层212。第二介电层222设置在多层第一介电层212远离半导体基底21一侧。也就是说，第二介电层222设置在多层第一介电层212中最远离半导体基底21的一层第一介电层212的，远离半导体基底21一侧。
多个感光器件26位于芯片20的功能区A，多个感光器件26设置在第二介电层222与多层第一介电层212中最远离半导体基底21的第一介电层212之间。也就是说，半导体基底21上设置有多层第一介电层212，将多层第一介电层212看作一个整体，多层第一介电层212远离半导体基底21一侧设置有多个感光器件26，多个感光器件26远离半导体基底21一侧设置有第二介电层222。
其中，感光器件26可以包括光敏二极管、光电阻、光电二极管、光敏三极管中的任意一种。
多个第一加强件24位于芯片20的非功能区B，第一加强件24嵌入第二介电层222和至少一层第一介电层212。
第一加强件24嵌入第二介电层222和至少一层第一介电层212，是指，在本申请实施例提供的一些实施例中，如图8a所示，第一加强件24嵌入第二介电层222和一层第一介电层212。
也就是说，第一加强件24嵌入第二介电层222和多层第一介电层212中最远离半导体基底21的第一介电层212，以对第二介电层222和多层第一介电层212中最远离半导体基底21的第一介电层212的接触面处的连接效果起到加强作用。
在这种情况下，在一些示例中，如图8a所示，第一加强件24埋设在第二介电层222和一层第一介电层212中。
在另一些示例中，如图8b所示，第一加强件24贯穿第二介电层222和一层第一介电层212。
第一加强件24嵌入第二介电层222和至少一层第一介电层212，是指，在本申请实施例提供的另一些实施例中，如图8c所示，第一加强件24嵌入第二介电层222和多层第一介电层212中的部分。
可以理解的是，第一加强件24嵌入多层第一介电层212中的部分，自然是沿第二介电层222到半导体基底21的方向依次嵌入部分第一介电层212。
在这种情况下，在一些示例中，如图8c所示，第一加强件24埋设在第二介电层222和部分第一介电层212中。
在另一些示例中，如图8d所示，第一加强件24贯穿第二介电层222和部分第一介电层212。
第一加强件24嵌入第二介电层222和至少一层第一介电层212，是指，在本申请实施例提供的另一些实施例中，如图8e所示，第一加强件24嵌入第二介电层222和多层第一介电层212中的全部。
在这种情况下，在一些示例中，如图8e所示，第一加强件24埋设在第二介电层222和多层第一介电层212中。
在另一些示例中，如图8f所示，第一加强件24贯穿第二介电层222和多层第一介电层212中的全部。
本示例中提供的芯片20，通过在第二介电层222和多层第一介电层212中的至少一层中嵌入第一加强件24，可阻挡第二介电层222和第一介电层212的接触面处的裂纹扩展，并且可以阻碍第二介电层222和第一介电层212断裂，可提高芯片20的寿命。
在上述示例一和示例二提供的芯片20的基础上，为了阻挡第一介电层212和半导体基底21的接触面处的裂纹扩展，在一些实施例中，如图9a所示，第一加强件24还嵌入半导体基底21，且与半导体基底21相连接。
此处，应当明白的是，第一加强件24还嵌入半导体基底21，那么，无论是如图9a所示，对于示例一提供的芯片20结构，还是如图9c所示，对于示例二提供的芯片20结构，第一加强件24必然是在示例一和示例二中示意的贯穿最靠近半导体基底21的第一介电层212的基础上，还嵌入半导体基底21。
也就是说，第一加强件24是在示例一中示意的如图7b和图7c所示的芯片20结构的基础上，还嵌入半导体基底21，在此情况下，芯片20的结构分别如图9a和图9b所示。第一加强件24是在示例二中示意的如图8f所示的芯片20结构的基础上，还嵌入半导体基底21，在此情况下，芯片20的结构如图9c所示。
图9a-图9c是以第一加强件24埋设在半导体基底21中为例进行示意，当然，第一加强件24也可以根据需要贯穿半导体基底21。
以下，对图9c所示的芯片20的制备方法进行举例说明。
示例的，方法一：首先，如图10a所示，在半导体基底薄膜211上形成多层第一介电薄膜2121、金属图案层25、感光器件26以及第二介电薄膜2221。其次，如图10b所示，在第二介电薄膜2221远离半导体基底薄膜211一侧放置掩模板M，掩模板M在对应需要形成第一加强件24的位置处设置有开口。通过气体刻蚀工艺先形成第三开口2226，第三开口2226贯穿第二介电薄膜2221。再次，如图10c所示，通过气体刻蚀工艺再形成第四开口2126，第四开口2126贯穿多层第一介电薄膜2121。再次，如图10d所示，通过气体刻蚀工艺再在半导体基底薄膜211上形成第三凹槽216。其中，第三开口2226、第四开口2126以及第三凹槽216连通，作为第二凹槽27。然后，在第二凹槽27中形成第一加强件24。其中，在形成第一加强件24之前，可对第二凹槽27进行化学抛光，以去除第二凹槽27中的毛刺。最后，去除掩模板S，形成如图9c所示的芯片20结构。
此处，需要说明的是，在第一介电薄膜2121和第二介电薄膜2221材料相同的情况下，气体刻蚀工艺刻蚀第一介电薄膜2121和第二介电薄膜2221时所用的气体相同，并且第三开口2226和第四开口2126可以通过同一次刻蚀工艺制备得到。此外，由于半导体基底薄膜211与第一介电薄膜2121和第二介电薄膜2221的材料不同，因此采用的刻蚀气体也不同。
其中，根据第一加强件24的材料不同，形成第一加强件24的方法不同。以第一加强件24的材料为导电材料为例。第一加强件24的制备方式可以与穿过硅片通道(throughsilicon vias，TSV)结构的制备方式可以相同。
由于金属离子很容易扩散到半导体基底21中，而影响半导体基底21的导电性，从而影响芯片20的性能。因此，在第一凹槽216上必须先覆盖一层离子扩散阻挡层(barrier)来阻止金属离子的扩散，也就是说，第一加强件24与半导体基底21之间形成有离子扩散阻挡层。而第一介电层212和第二介电层222均为绝缘材料，因此，第一加强件24与第一介电层212和第二介电层222之间可以不形成离子扩散阻挡层。此处，离子扩散阻挡层的材料例如可以是绝缘材料。
基于此，形成第一加强件24包括：首先，形成如图10d所示的第二凹槽27后，如图10e所示，使用物理气相沉积的方法形成离子扩散阻挡层28，离子扩散阻挡层28至少覆盖第三凹槽216。当然，为了制备方便，如图10f所示，离子扩散阻挡层28也可以覆盖整个第二凹槽27。其次，如图10g和图10h所示，在离子扩散阻挡层28的表面使用物理气相沉积的方法形成种子层(seed)29，种子层29覆盖离子扩散阻挡层28，种子层29的材料为导电材料。再者，将种子层29作为阳极，半导体基底薄膜211作为阴极，如图10i和图10j所示，通过电镀工艺形成第一加强件24。
这样一来，如图10i和图10j所示，芯片20还包括设置在第一加强件24与半导体基底21之间的离子扩散阻挡层28和种子层29，种子层29位于离子扩散阻挡层28靠近第一加强件24一侧。
需要说明的是，如图10i和图10j所示，金属图案层25包括导电部251，多层金属图案层25中的导电部251构成芯片20的电路结构。第一加强件24为导电材料，第一加强件24应与导电部251构成的电路结构绝缘。
方法二：首先，如图10a所示，在半导体基底薄膜211上形成多层第一介电薄膜2121、金属图案层25、感光器件26以及第二介电薄膜2221。其次，如图11所示，在第二介电薄膜2221远离半导体基底薄膜211一侧放置掩模板M，掩模板M在对应需要形成第一加强件24的位置处设置有开口。通过激光打孔工艺形成第二凹槽27，第二凹槽27贯穿第二介电薄膜2221和多层第一介电薄膜2121，并且伸入半导体基底薄膜211。随后，在第二凹槽27中形成第一加强件24，形成第一加强件24的方法可以与方法一中相同。去除掩模板S，形成如图9c所示的芯片20结构。
方法三：首先，通过刻蚀工艺、激光打孔工艺或者构图工艺中的任一种，如图12a所示，在半导体基底薄膜211上形成第三凹槽216。其次，如图12b所示，在第三凹槽216中形成第一加强件24的第三部分243。再次，如图12c所示，形成多层第一介电薄膜2121和多层金属图案层25，并形成第四开口2126，第四开口2126贯穿多层第一介电薄膜2121。再次，如图12d所示，在第四开口2126中形成第一加强件24的第四部分244。其中，第一加强件24的第四部分244和第三部分243相连接。再次，如图12e所示，在第一介电薄膜2121上形成感光器件26和第二介电薄膜2221，并在第二介电薄膜2221上形成第三开口2226，第三开口2226贯穿第二介电薄膜2221。再次，如图12f所示，在第三开口2226中形成第一加强件24的第五部分245，从而制备得到第一加强件24。其中，第一加强件24的第四部分244和第五部分245相连接。
可以理解的是，若第一加强件24的材料为导电材料，若想通过方法一中的电镀工艺形成第一加强件24，则分别在形成第一加强件24的第三部分243、第四部分244和第五部分245之前，应先形成离子扩散阻挡层28和种子层29。
可以理解的是，若需要制备得到如图9b所示的芯片20，可参考制备如图9c所示的芯片20的方法，去除制备第二介电层222的相关步骤即可。也就是说，在介电层22(无论是第一介电层212，还是第二介电层222)的方法，可以适用上述三种方法中的任一种，制备第一加强件24的方法，也可以参考上述关于制备第一加强件24的方法。
上述，是结合第一加强件24与芯片20中的介质层22和半导体基底21的位置关系，对第一加强件24的结构进行举例说明。以下，对第一加强件24在非功能区B的排布方式进行举例说明。可以理解的是，下述的第一加强件24，可以是上述示意的任一种第一加强件24。在芯片20包括多个第一加强件24的情况下，同一芯片20中可以包括多种结构的第一加强件24。
从俯视图上来看，如图13所示，功能区A的周边均设置有第一加强件24。
也可以理解为，功能区A为封闭的多边形，多边形的每条边所在侧均设置有第一加强件24。这样一来，芯片20的每一侧都设置有第一加强件24，可以阻止任意侧的裂纹扩展。
在一些实施例中，如图14a所示，第一加强件24为围绕功能区A一周设置的闭合框架结构。通过在功能区A外围的任意位置处均形成有第一加强件24，可提高第一加强件24对裂纹的阻挡效果。
示例的，如图14a所示，芯片20可以仅包括一个第一加强件24，第一加强件24可以是上述图3a、图4a、图5a、图5b、图5c、图6a、图6b、图7a、图7b、图7c、图8a、图8b、图8c、图8d、图8e、图8f、图9a、图9b、图9c、图10i、图10j中示意的任一种第一加强件24。
示例的，如图14b所示，芯片20可以包括多个第一加强件24。如图14c(沿图14b中B-B′向的剖视图)所示，多个第一加强件24的结构不同。
在一些实施例中，如图13所示，第一加强件24为柱状；芯片20包括多个第一加强件24。这样一来，在第一加强件24起到裂纹阻挡作用的同时，可保证介电层22的连续性，不中断介电层22，保证介电层22的绝缘效果。
其中，第一加强件24的横截面形状可以是如图15a所示的圆形，也可以是矩形，或者是任意形状的封闭图形。第一加强件24的纵截面可以是如图15b所示的矩形，也可以是梯形。横截面是指平行于半导体基底21的截面，纵截面是指垂直于半导体基底21的截面。
示例的，第一加强件24的横截面形状为圆形，考虑到第一加强件24的直径太小，制备难度较高，第一加强件24的直径太大，会增加非功能区B的面积(非功能区B的宽度一般为30-80μm)。因此，选择第一加强件24的直径为1-20μm。直径例如为6μm、10μm、14μm、18μm。多个第一加强件24的结构包括上述示意的任一种或几种第一加强件24。
示例的，如图15a所示，多个第一加强件24绕功能区A一圈分布,每个第一加强件24到功能区A的距离相等。如图15b(沿图15a中C-C′向的剖视图)所示，以多个第一加强件24的结构相同为例进行示意。
示例的，如图15c所示，多个第一加强件24分为至少两组，同一组中的每个第一加强件24到功能区A的距离相等，相邻两组中的第一加强件24交错设置。图15c中同一种填充图案的第一加强件24为一组，靠近功能区A的一组第一加强件24与远离功能区A的一组第一加强件24中的相邻两个第一加强件24之间的间隙对应。如图15d(沿图15c中D-D′向的剖视图)所示，以两组第一加强件24的结构不相同为例进行示意。这样一来，即使裂纹从远离功能区A的一组第一加强件24中的相邻两个第一加强件24之间的间隙处向功能区A延伸，第二组中的第一加强件24可对裂纹起到阻挡作用，从而可提高第一加强件24对裂纹的阻挡效果。
在一些实施例中，如图16所示，芯片20包括多个第一加强件24，多个第一加强件24分为至少两组，至少一组中的第一加强件24为围绕功能区A一周设置的闭合框架结构，至少一组中的第一加强件24为柱状，并绕功能区A一圈分布。
在上述任一种排布方式中，若芯片20中包括的多个第一加强件24中，具有贯穿多层介电层22且嵌入半导体基底21中的第一加强件24且第一加强件24的材料为导电材料时。示例的，芯片20为示例二提供的芯片20，多个第一加强件24中，包括如图17a中所示的第一加强件24时。由于半导体基底21为半导体材料，当两个第一加强件24之间有位于半导体基底21和第一介电层212交界面上的裂纹时，随着裂纹的扩展，第一加强件24外围的离子扩散阻挡层28会破裂，导致两个第一加强件24之间有导电离子游走，会使两个第一加强件24上有漏电流存在。
因此，通过万用表检测两个第一加强件24之间的漏电流，若检测得到的是漏电流在允许的范围内，则两个第一加强件24之间没有连通两个第一加强件24的裂纹。若有检测得到漏电流超出允许的范围，则说明两个第一加强件24之间有连通两个第一加强件24的裂纹。也就是说，第一介电层212和半导体基底21的交界面处有裂纹。
同理，芯片20为示例一提供的芯片20，多个第一加强件24中，包括如图17b中所示的第一加强件24时，通过万用表检测两个第一加强件24之间的漏电流，可得到两个第一加强件24之间有连通两个第一加强件24的裂纹。
基于此，可以理解的是，只要芯片20中的第一加强件24嵌入半导体基底21中，并且贯穿芯片20的最远离半导体基底21的一层介电层22，则可采用通过万用表检测两个第一加强件24之间的漏电流的方式，判断第一介电层212和半导体基底21的交界面处是否有裂纹。
在此基础上，为了能够检测相邻介电层22的交界面上是否有裂纹存在，在一些实施例中，如图18a和图18b所示，无论是基于示例二还是示例一提供的芯片20，芯片20中的金属图案层25还包括至少一条测试导线252，测试导线252的两端分别与位于功能区A同一侧的两个第一加强件24电连接。
由于第一加强件24为导电结构，两个第一加强件24之间通过测试导线252电连接后，两个第一加强件24形成一条通路。而如果相邻两层第一介电层212的交界面上形成裂纹后，裂纹如果导致测试导线252断裂，两个第一加强件24之间就会断路。
因此，通过万用表检测两个第一加强件24之间的电阻，若检测得到的电阻无穷大，则说明两个第一加强件24之间断路，相邻两层第一介电层212的交界面上形成有裂纹。若检测得到的电阻在允许范围内，则说明两个第一加强件24之间为通路，相邻两层第一介电层212的交界面上没有形成裂纹，或者裂纹没有扩散到导致测试导线252断裂的程度。
可以理解的是，测试导线252与第一加强件24电连接，而第一加强件24与导电部251构成的电路结构绝缘，因此，位于同一层金属图案层25中的导电部251和测试导线252绝缘，测试导线252位于非功能区B。
为了对任意相邻两层第一介电层212的交界面上是否有裂纹进行检测，在一些实施例中，如图19a和图19b所示，芯片20包括多根测试导线252，每一层金属图案层25包括至少一条测试导线252。
此处，任意两个第一加强件24之间设置有一条测试导线252，并且多个测试导线252不完全同层，通过对不同的两个第一加强件24进行检测，可测得两个第一加强件24之间是否具有使导致测试导线252断裂的裂纹，从而可确定位于测试导线252两侧的两层第一介电层212的交界面上是否有裂纹。
本申请实施例还提供一种芯片的制备方法，如图20所示，芯片的制备方法包括：
S10、如图21所示，在半导体基底21上的每一个组建区域内制作多层介电层22和至少一个第一加强件24，形成芯片晶圆；组建区域包括功能区A和位于功能区A外围的非功能区B；介电层22的一部分和第一加强件24位于非功能区B；第一加强件24嵌入至少两层介电层22，且与其嵌入的介电层22相连接；半导体基底21包括由横纵交叉的切割道界定的多个组建区域。
S20、沿切割道对芯片晶圆进行分离，获得多个芯片20。
在一些实施例中，如图22所示，在执行步骤S20之前，芯片的制备方法还包括：
S30、在组建区域内制作多个感光器件26，多个感光器件26位于功能区A，多个感光器件26设置在多层介电层22中最远离半导体基底21的一层介电层22的，靠近半导体基底21一侧。
本申请实施例提供的芯片的制备方法的有益效果与上述芯片20的有益效果相同，此处不再赘述。
本申请实施例还提供一种芯片20，如图23a所示，芯片20包括功能区A和位于功能区A外围的非功能区B，芯片20包括：半导体基底21；多层介电层22，设置于半导体基底21上，且介电层22的一部分位于非功能区B。至少一个第二加强件30，位于非功能区B；第二加强件30嵌入半导体基底21和至少一层介电层22，且与其嵌入的介电层22和半导体基底21相连接。
其中，在一些实施例中，如图23a所示，多层介电层22包括多层第一介电层212。芯片20还包括设置于半导体基底21上的多层金属图案层25，相邻两层金属图案层25之间具有一层第一介电层212。
在这种情况下，在一些示例中，如图23a和图23b所示，第二加强件30仅嵌入半导体基底21和最靠近半导体基底21的一层第一介电层212中。
在一些示例中，如图9a所示，第二加强件30嵌入半导体基底21和多层第一介电层212中的部分第一介电层212中。
在一些示例中，如图9b所示，第二加强件30嵌入半导体基底21和多层第一介电层212中的全部第一介电层212中。
在此基础上，如图24所示，多层介电层22还包括第二介电层222。芯片20还包括设置于半导体基底21上且位于非功能区B的多个感光器件26，感光器件26位于第二介电层222与多层第一介电层212之间。
在一些实施例中，如图9c所示，第二加强件30还嵌入第二介电层222。
其中，本申请实施例中，第二加强件30在非功能区B的排布方式与上述第一加强件24在非功能区B的排布方式可以相同，此处不再赘述。
同理，如图17a和图17b所示，可以通过万用表检测两个第二加强件30之间的漏电流，来判断两个第二加强件30之间是否具有连通两个第二加强件30的裂纹，具体的检测原理可参考上述关于图17a和图17b的描述。
如图18a、图18b、图19a和图19b所示，可以通过万用表检测两个第二加强件30之间的电阻，来判断两个第二加强件30之间是否具有使测试导线252断裂的裂纹，具体的检测原理可参考上述关于图18a、图18b、图19a和图19b的描述。
基于上述，本申请实施例提供的电子设备包括上述任一种芯片20，还包括印刷电路板(printed circuit board，PCB)，芯片20与印刷电路板电连接。
在芯片20包括感光器件26的情况下，芯片20可实现图像感测。基于此，包括芯片20的电子设备也可以实现图像感测。
在一些实施例中，如图25a所示，电子设备还包括镜头组401，镜头组401的采光面a背离芯片20；芯片20的设置有感光器件26的一侧朝向镜头组401。
在此基础上，如图25b所示，电子设备还包括镜头支架402，镜头组401位于镜头支架远离芯片20一侧。在镜头支架402的中部开设有通光403，在通光孔403远离芯片20一侧，并位于镜头组401与镜头支架402之间设置有滤光片404，在与通光孔403与PCB之间设置有芯片20，芯片20的功能区A与通光孔403对应，用于接收通光孔403透过的光线。此时，电子设备为摄像头。
在一些实施例中，如图25c所示，电子设备还包括显示屏501，显示屏501设置在镜头组401远离PCB一侧。
显示屏501可以为液晶显示屏(liquid crystal display，LCD)，显示屏501也可以为有机发光二极管(organic light emitting diode，OLED)显示屏。
此时，该电子设备可以为手机、显示器、平板电脑、车载电脑、智能手表、智能手环等具有拍摄功能的电子产品。
以上，仅为本申请的具体实施方式，但申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种芯片，包括功能区和位于所述功能区外围的非功能区，其特征在于，所述芯片包括：
半导体基底；
多层介电层，设置于所述半导体基底上，且所述介电层的一部分位于所述非功能区；
至少一个第一加强件，位于所述非功能区；所述第一加强件嵌入至少两层所述介电层，且所述第一加强件与其嵌入的所述介电层相连接。
2.根据权利要求1所述的芯片，其特征在于，所述多层介电层包括多层第一介电层；
所述芯片还包括：
多层金属图案层，设置于所述半导体基底上，且相邻两层所述金属图案层之间具有一层所述第一介电层；
所述第一加强件至少嵌入两层所述第一介电层。
3.根据权利要求1所述的芯片，其特征在于，所述多层介电层还包括第二介电层和多层第一介电层，所述第二介电层设置在所述多层第一介电层远离所述半导体基底一侧；
所述芯片还包括：
多层金属图案层，设置于所述半导体基底上，且相邻两层所述金属图案层之间具有一层所述第一介电层；
多个感光器件，位于所述功能区；所述多个感光器件设置在所述第二介电层与所述多层第一介电层中最远离所述半导体基底的所述第一介电层之间；
所述第一加强件嵌入所述第二介电层和至少一层所述第一介电层。
4.根据权利要求2或3所述的芯片，其特征在于，所述第一加强件还嵌入所述半导体基底，且与所述半导体基底相连接。
5.根据权利要求1所述的芯片，其特征在于，所述功能区的周边均设置有所述第一加强件。
6.根据权利要求1所述的芯片，其特征在于，所述第一加强件为围绕所述功能区一周设置的闭合框架结构。
7.根据权利要求1所述的芯片，其特征在于，所述第一加强件为柱状；所述芯片包括多个第一加强件，所述多个第一加强件分为至少两组，同一组中的每个所述第一加强件到所述功能区的距离相等，相邻两组中的所述第一加强件交错设置。
8.根据权利要求4所述的芯片，其特征在于，所述金属图案层包括导电部，所述多层金属图案层中的所述导电部构成所述芯片的电路结构；
构成所述第一加强件的材料为导电材料，且所述第一加强件与所述电路结构绝缘；
所述芯片还包括设置在所述第一加强件与所述半导体基底之间的离子扩散阻挡层和种子层，所述种子层位于所述离子扩散阻挡层靠近所述第一加强件一侧。
9.根据权利要求8所述的芯片，其特征在于，所述金属图案层包括至少一条测试导线，所述测试导线的两端分别与位于所述功能区同一侧的两个所述第一加强件电连接。
10.根据权利要求9所述的芯片，其特征在于，所述芯片包括多根测试导线，每一层所述金属图案层包括至少一条所述测试导线。
11.一种芯片的制备方法，其特征在于，包括：
在半导体基底上的每一个组建区域内制作多层介电层和至少一个第一加强件，形成芯片晶圆；所述组建区域包括功能区和位于所述功能区外围的非功能区；所述介电层的一部分和所述第一加强件位于所述非功能区；所述第一加强件嵌入至少两层所述介电层，且与其嵌入的所述介电层相连接；所述半导体基底包括由横纵交叉的切割道界定的多个所述组建区域；
沿所述切割道对所述芯片晶圆进行分离，获得多个所述芯片。
12.根据权利要求11所述的制备方法，其特征在于，在沿所述切割道切割之前，所述芯片的制备方法还包括：
在组建区域内制作多个感光器件，所述多个感光器件位于所述功能区，所述多个感光器件设置在所述多层介电层中最远离所述半导体基底的一层所述介电层的，靠近所述半导体基底一侧。
13.一种芯片，包括功能区和位于所述功能区外围的非功能区，其特征在于，所述芯片包括：
半导体基底；
多层介电层，设置于所述半导体基底上，且所述介电层的一部分位于所述非功能区；
至少一个第二加强件，位于所述非功能区；所述第二加强件嵌入所述半导体基底和至少一层所述介电层，且所述第二加强件与其嵌入的所述介电层和所述半导体基底相连接。
14.一种电子设备，其特征在于，包括印刷电路板和与所述印刷电路板电连接的如权利要求1-10任一项所述的芯片或者如权利要求13所述的芯片。
15.根据权利要求14所述的电子设备，其特征在于，所述芯片包括感光器件；所述电子设备还包括镜头组，所述镜头组的采光面背离所述芯片；
所述芯片的设置有感光器件的一侧朝向所述镜头组。
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